JPH117795A - メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 各アドレス毎に与えられた試験パターンに従
って端子の電圧、電流を測定し、測定した電圧値、電流
値が規準値の範囲に入っているか否かを判定して良否を
判定する直流テストを実行するメモリ試験装置において
テストに要する時間を短縮する。 【解決手段】 パターン発生器と、直流テストユニット
と、これらを制御する制御器とを具備して構成されるメ
モリ試験装置において、パターン発生器にホールドモー
ド制御手段と直流テスト開始指令発生器とを設け、直流
テストユニットには判定手段と不良解析メモリを設け、
これらのホールドモード制御手段と直流テスト開始指令
発生器及び判定手段、不良解析メモリが直接信号を授し
て制御動作を実行し、テスト時間を短縮した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は例えばフラッシュ
メモリのようなメモリを試験するメモリ試験装置に関す
る。

【０００２】

【従来の技術】従来より、メモリの試験には機能試験の
他に直流試験も課せられている。直流試験とは被試験Ｉ
Ｃの端子に所定の電圧を印加した状態で、その端子から
所定の電流が取り出せるか否かとか、或は被試験ＩＣの
端子から所定の電流を取り出している状態でその端子の
電圧が所定の電圧を維持することができるか否か等を試
験することを指す。前者を電圧印加電流測定試験、後者
を電流印加電圧測定試験と呼んでいる。

【０００３】図３に直流試験に要するＩＣ試験装置の概
略の構成を示す。図中１は制御器を示す。この制御器１
は一般にコンピュータシステムによって構築され、ＩＣ
試験装置内の複数のユニットの動作を制御バスラインＢ
ＵＳを通して制御する。図３に示す例では制御器１によ
って制御されるユニットとしてパターン発生器２と、直
流テストユニット３とを例示して示す。パターン発生器
２は被試験メモリ４に試験パターンを与え、直流テスト
ユニット３は被試験メモリ４の各端子の電圧又は電流を
測定し直流テストを実行する。

【０００４】直流テストは以下の如くして実行される。 直流テストの開始は制御器１から制御バスラインＢ
ＵＳを通じてパターン発生器２にパターン発生指令ＰＧ
Ｓを与えることから開始される。 パターン発生器２はパターン発生指令ＰＧＳを受け
取ると、被試験メモリ４に初期化パターンを与え被試験
メモリ４の状態を初期化する。

【０００５】 初期化の後、パターン発生器２はパタ
ーンの更新動作を停止し、ホールドモードに入り、制御
器１にホールドモードに入ったことを表わすパターンホ
ールド信号ＰＧＨを返す。 制御器１はパターンホールド信号ＰＧＨを受け取る
と、直流テストユニット３に直流テスト開始指令ＤＣＳ
を与え、直流テストユニット３を起動させ直流テストを
開始させる。

【０００６】 直流テストユニット３は被試験メモリ
４の各端子の電圧、電流を測定し、その測定結果を制御
器１に送り出す。 制御器１は直流テストユニット３から送り込まれた
測定結果を基準値と照合し、良否の判定を行ない、基準
値から外れている場合は不良と判定し、そのアドレスを
記憶する。不良アドレスを記憶してそのアドレスの直流
テストが終了する。

【０００７】 制御器１はパターン発生器２に次のス
テップに進む制御指令ＰＧＣＯＮを与えパターン発生器
２のホールドモードを解除し、被試験メモリ４に与える
アドレス及び試験パターンを更新して再びホールドモー
ドに入る。以上〜の動作を各端子毎にメモリの全て
のアドレスに対して実行する。

【０００８】

【発明が解決しようとする課題】上述したように従来は
ステップを除く全てのステップ、、、、、
で制御器１が制御に介在し、この動作を特にフラッシ
ュメモリの場合は被試験メモリ４の全てのアドレスに対
して実行するから、制御器１の制御動作回数は膨大な数
となり、その制御に要する時間も累積すると長くなる。
この結果直流テストに要する時間が長くなる欠点を持
つ。つまり、直流テストを短時間に済ませることができ
ない不都合がある。

【０００９】この発明の目的は、メモリの直流試験を短
時間に済ませることができるメモリ試験装置を提案する
ものである。

【００１０】

【課題を解決するための手段】この発明の請求項１で提
案するメモリ試験装置ではパターン発生器にホールド時
間設定手段と、ホールドモード制御手段及び直流テスト
開始指令発生手段を設けると共に、直流テストユニット
に測定した電圧値及び電流値が規定の範囲に入っている
か否かを判定する判定手段と、この判定手段で不良を検
出した場合、その不良のアドレスを記憶する不良解析メ
モリを設けた構成としたものである。

【００１１】この発明の構成によれば制御器はパターン
発生器にパターン発生指令を与えるだけで、それ以後の
制御はパターン発生器に設けたホールド時間設定手段、
ホールドモード制御手段、直流テスト開始指令発生手段
及び直流テストユニットに設けた判定手段、不良解析メ
モリ等が独自に動作し、制御器は制御に介在しない。従
ってパターン発生指令から不良解析メモリに不良データ
が書き込まれるまでの時間を短時間に済ませることがで
き全体のテスト時間を短縮できる利点が得られる。

【００１２】この発明の請求項２で提案するメモリ試験
装置では請求項１で提案したメモリ試験装置の構成に加
えて直流テストユニットに各アドレス毎に実行される直
流テストの終了を検出するテスト終了検出手段と、この
テスト終了検出手段がテストの終了を検出すると、テス
トの終了を表わす直流テスト終了信号を出力する直流テ
スト終了信号発生手段とを設け、この直流テスト終了信
号発生手段が発生した直流テスト終了信号をパターン発
生器に与え、ホールドモード制御手段によってホールド
モードに設定されている状態を解除させる構成としたメ
モリ試験装置を提案するものである。

【００１３】請求項１で提案したメモリ試験装置ではホ
ールド時間設定手段に設定する時間は余裕を見て各アド
レス毎に実行される直流テストに要する時間より長目に
設定するが、これに対して請求項２のメモリ試験装置で
は各アドレス毎に実行される直流テストが終了すれば直
ちにホールドモードを解除し、次のステップに移る。従
って各アドレス毎の直流テストに要する時間を短かくす
ることができる。この結果、全体の直流テストの時間を
短かくできる利点が得られる。

【００１４】

【発明の実施の形態】図１にこの発明の請求項１で提案
するメモリ試験装置の一実施例を示す。図１において図
３と対応する部分には同一符号を付して示す。この発明
の請求項１で提案するメモリ試験装置ではパターン発生
器２にホールド時間設定手段２Ａと、ホールドモード制
御手段２Ｂと、直流テスト開始指令発生手段２Ｃと、パ
ターン終了検出手段２Ｄ、終了信号発生手段２Ｅとを設
けた点と、パターン発生器２から直流テストユニット３
に直流テスト開始指令ＤＣＳを送り込む信号線路５を設
けた点と、直流テストユニット３に判定手段３Ａと、不
良解析メモリ３Ｂを設けた構成とした点を特徴とするも
のである。

【００１５】この請求項１で提案するメモリ試験装置に
よれば制御器１は直流テストの開始時にパターン発生器
２にパターン発生指令ＰＧＳを与えればよい。パターン
発生器２はパターン発生指令ＰＧＳを受け取ると、初期
化パターン発生プログラムを実行し、初期化パターンを
発生させる。この初期化パターンが被試験メモリ４に与
えられ、被試験メモリ４を初期化する。初期化プログラ
ムにはホールド時間設定手段２Ａに設定したホールド時
間を読み込む動作が付加されている。ホールド時間設定
手段２Ａに設定する設定時間は例えばプログラム内に設
定時間を記載する部分を設け、この設定時間を読み込ん
でホールド時間の設定を終了する。ホールド時間が設定
されると、ホールドモード制御手段２Ｂが起動され、パ
ターン発生器２をホールドモードに制御する。

【００１６】パターン発生器２がホールドモードに入る
と、ホールドモードで被試験メモリ４は与えられている
試験パターンをそのときアクセスされているアドレスに
書き込み、読み出しを行なう。これと共に直流テスト開
始指令発生手段２Ｃが起動され、直流テスト開始指令Ｄ
ＣＳを、信号線路５を通じて直流テストユニット３に送
り込む。

【００１７】直流テストユニット３は直流テスト開始指
令ＤＣＳを取り込むと、直ちに直流テストモードに切換
る。直流テストモードでは直流テストユニット３は例え
ば読み出し状態にある被試験メモリ４の或る１つの出力
端子の電圧或は電流を測定する。測定により得られた電
圧値或は電流値は直流テストユニット３に設けた判定手
段３Ａに取り込み判定手段３Ａで基準値と照合する。測
定値が基準値の設定範囲に入っていれば良、外れていれ
ば不良と判定する。不良と判定された場合は、そのとき
被試験メモリ４にアクセスされているアドレスを不良解
析メモリ３Ｂに記憶する。

【００１８】尚、不良アドレスの記憶は例えば次のよう
に行なわれる。不良解析メモリ３Ｂは被試験メモリ４と
同一のアドレス空間を持つメモリで構成し、パターン発
生器２から被試験メモリ４に与えるパターン信号に含ま
れるアドレス信号と同一のアドレス信号を不良解析メモ
リ３Ｂに線路６を通じて与え、不良解析メモリ３Ｂを被
試験メモリ４と同一のアドレスでアクセスする。従って
判定手段３Ａで不良が検出された場合、その不良を表わ
す例えば「１」論理の信号を不良解析メモリ３Ｂに与
え、そのときアクセスされているアドレスに書き込むこ
とにより不良アドレスを記憶する。

【００１９】線路７は不良解析メモリ３Ｂを書込を許す
状態と、書込を禁止する状態に制御するための制御信号
を送り込むための信号線路、線路８は試験終了後に不良
解析メモリ３Ｂから不良発生アドレスを制御器１が読み
込むためのデータバスラインを示す。不良解析メモリ３
Ｂへ不良発生アドレスを書き込むまでの動作を１周期と
し、この動作が終了する時点でホールド時間設定手段２
Ａに設定した時間が経過すると、パターン発生器２は次
のステップに進む。次のステップではパターン発生器２
は被試験メモリ４に与えるアドレスを例えば＋１し、試
験パターンを更新して被試験メモリ４にその試験パター
ンを書き込み、読み出す動作を実行する。

【００２０】被試験メモリ４に書き込んだ試験パターン
を読み出した状態で再びホールド制御手段２Ｂがパター
ン発生器２をホールドモードに制御し、これと共に直流
テストユニット３に直流テスト開始指令ＤＣＳを出力
し、直流テストユニット３の動作を起動させる。以上の
動作を繰返し、被試験メモリ４の各端子毎に全てのアド
レスについて直流テストを実行する。

【００２１】パターン発生器２が全てのアドレスについ
て試験パターンを与え全てのアドレスの直流テストを実
行すると、パターン終了検出手段２Ｄは試験の終了を検
出し、その検出により終了信号発生手段２Ｅは制御器１
にパターン終了信号ＰＧＥＮＤを出力する。制御器１は
このパターン終了信号ＰＧＥＮＤの入力を知ってテスト
の終了を検出し、この時点で不良解析メモリ３Ｂから不
良発生アドレスを読み込み、不良発生アドレスの数を計
数して不良救済が可能か否か等を判定する。

【００２２】以上説明したように、この発明の請求項１
で提案したメモリ試験装置によれば制御器１は直流試験
の開始に当ってパターン発生器２にパターン発生指令Ｐ
ＧＳを与えるだけで、それ以後、直流テストが終了する
まで直流テストに係わる制御に全く関与しない。つま
り、直流テストの制御動作はパターン発生器２に設けた
ホールドモード制御手段２Ｂ、直流テスト開始指令発生
手段２Ｃと直流テストユニット３に設けた判定手段３Ａ
と不良解析メモリ３Ｂが直接連動して動作し、制御器１
の制御を介在しないから動作速度を高速化することがで
きる。よって直流テストの全体の時間を短縮できる利点
が得られる。

【００２３】図２にこの発明の請求項２で提案するメモ
リ試験装置の実施例を示す。請求項２で提案するメモリ
試験装置は図１に示した構成に加えて直流テストユニッ
ト３に各アドレス毎の直流テストの終了を検出する終了
検出手段３Ｃと、この終了検出手段３Ｃが直流テストの
終了を検出すると、直流テストの終了を表わす終了信号
を発生する終了信号発生手段３Ｄを設けた点と、この終
了信号発生手段３Ｄが発信する終了信号をパターン発生
器２に送り込む線路９を付加した点を特徴とするもので
ある。

【００２４】この請求項２の構成によれば、直流テスト
ユニット３において、不良解析メモリ３Ｂに不良発生ア
ドレスを書き込む動作或は判定手段３Ａにおいて良と判
定した時点で、終了検出手段３Ｃは各アドレスにおける
直流テストの終了を検出する。この終了の検出により終
了信号発生手段３Ｄに線路９に終了を表わす終了信号Ｄ
ＣＥＮＤを出力し、この終了信号ＤＣＥＮＤをパターン
発生器２に送り込む。

【００２５】パターン発生器２はこの終了信号ＤＣＥＮ
Ｄを受け取ると、ホールドモード制御手段２Ｂはホール
ドモードを解除し次のステップに進む。次のステップで
パターン発生器２は被試験メモリ４に与えるパターン信
号のアドレスとパターンを更新し、次のアドレスにパタ
ーン信号を与える。次のアドレスに新らたなパターンが
与えられ、そのアドレスにパターンの書き込みと読み出
しを実行する。読み出しモードに入るとホールドモード
制御手段２Ｂがパターン発生器２のパターン更新動作を
ホールドし、ホールドモードに入る。

【００２６】ホールドモードに入るのと同時に直流テス
ト開始指令発生手段２Ｃが直流テスト開始指令ＤＣＳを
出力するから、この直流テスト開始指令ＤＣＳが直流テ
ストユニット３に送られ直流テストが実行される。この
ように、請求項２で提案したメモリ試験装置によれば直
流テストユニット３に各アドレス毎に実行する直流テス
トの終了を検出する終了検出手段３Ｃを設け、直流テス
トが終了した時点を検出し、この検出により終了信号発
生器３Ｄから終了信号を発生させて、パターン発生器２
のホールドモードを解除させ、ホールド時間が経過する
前のタイミングで次のステップに制御を進めるから各ア
ドレス毎に行なわれる直流テストの時間を短かくするこ
とができる。よって請求項１で提案したメモリ試験装置
より更に高速化を達することができる利点が得られる。

【００２７】

【発明の効果】以上説明したように、この発明によれば
パターン発生器２と直流テストユニット３の動作を、制
御器１の制御動作を介することなく直接信号の授受を行
なわせて動作させたから、制御器１が介在する時間がな
くなるため、各アドレス毎の直流テストに要する時間を
短縮することができる。この結果全てのアドレスに対し
て直流テストを実施しても、従来のテスト時間より短か
くできる利点が得られ、その効果は実用に供して頗る大
である。

【図面の簡単な説明】

【図１】この発明の請求項１で提案したメモリ試験装置
の一実施例を説明するためのブロック図。

【図２】この発明の請求項２で提案したメモリ試験装置
の一実施例を説明するためのブロック図。

【図３】従来の技術を説明するためのブロック図。

【符号の説明】

１ 制御器 ２ パターン発生器 ２Ａ ホールド時間設定手段 ２Ｂ ホールドモード制御手段 ２Ｃ 直流テスト開始指令発生手段 ２Ｄ パターン終了検出手段 ２Ｅ 終了信号発生手段 ３ 直流テストユニット ３Ａ 判定手段 ３Ｂ 不良解析メモリ ３Ｃ 終了検出手段 ３Ｄ 終了信号発生手段 ４ 被試験メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被試験メモリに試験パターン信号を与え
   るパターン発生器と、 被試験メモリの端子に発生する電圧及び端子に流れる電
   流を測定する直流テストユニットと、 これらパターン発生器及び直流テストユニットの動作を
   制御する制御器とを具備して構成されるメモリ試験装置
   において、 上記パターン発生器に試験パターンの発生をホールドす
   るホールド時間を設定するホールド時間設定手段と、ホ
   ールドモードに制御するホールドモード制御手段と、こ
   のホールドモード制御手段が上記パターン発生器の動作
   をホールドモードに制御した状態で上記直流テストユニ
   ットに直流テスト開始指令を与える直流テスト開始指令
   発生手段とを設けると共に、上記直流テストユニットに
   は測定した電圧値及び電流値が規定の範囲に入っている
   か否かを判定する判定手段と、この判定手段で判定した
   結果を記憶する不良解析メモリとを設けたことを特徴と
   するメモリ試験装置。
2. 【請求項２】 請求項１記載のＩＣ試験装置において、
   上記直流テストユニットに各アドレス毎に実行される直
   流テストの終了を検出するテスト終了検出手段と、この
   テスト終了検出手段が各アドレス毎に実行される直流テ
   ストの終了を検出すると直流テストの終了を表わす直流
   テスト終了信号を出力する直流テスト終了信号発生手段
   とを設け、この直流テスト終了信号発生手段が発生した
   直流テスト終了信号を上記パターン発生器に与え、上記
   ホールド手段によってホールドされているパターン発生
   のホールド状態を解除し、次のステップに動作を進める
   構成としたことを特徴とするメモリ試験装置。