JP2903890B2 - Ｉｃテスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＣテスタに関する。

【０００２】

【従来の技術】従来のＩＣテスタは、被試験ＩＣ（Ｄｅ
ｖｉｃｅ Ｕｕｄｅｒ Ｔｅｓｔ：以下、ＤＵＴと云
う）に電源電圧および信号等を印加して、当該ＤＵＴか
らの出力信号を期待値と比較することにより、その電気
的特性を試験しているのが一般である。図４は、従来の
ＩＣテスタの主要構成を示したブロック図であり、ＤＵ
Ｔ１５に対応して、制御部１と、タイミング発生部２
と、波形形成・比較部１３と、ピンエレクトロニクス部
１４と、フェイルメモリ部１６と、バッファメモリ部１
７と、パタン制御部１８と、パタンメモリ部１９とを備
えて構成される。以下、ＩＣテスタの動作について説明
する。

【０００３】図４において、制御部１は、メモリ部（図
示されていない）に格納されているテストプログラムに
従って、ＩＣテスタ内部の各ハードウェアを制御し、動
作させる。パタン制御部１８においては、タイミング発
生部２より発生するタイミングに基づいて、一例として
図５（ａ）に示されるようなテストパタンを発生し、波
形形成・比較部１３に送出する。このテストパタンは、
ＤＵＴ１５の機能を試験する際に用いるものであり、Ｄ
ＵＴ１５の入出力論理データ、即ち真理値表に相当する
ものである。また、図５（ｂ）は、前記テストパタンを
用いてテストした際におけるＤＵＴの入出力波形信号
と、それ等に対応する判定の概要を示した図である。波
形形成・比較部１３においては、パタンメモリ部１８か
らの信号の波形を所定のタイミングで形成し、ピンエレ
クトロニクス部１４に送出する。ピンエレクトロニクス
部１４においては、波形形成・比較部１３からの信号を
所定の電圧レベルに増幅し、ＤＵＴ１５に印加する。図
５（ｂ）に示される１ピンおよび２ピンの信号波形は、
図５（ａ）のテストパタン・データに基づいて形成され
たものであり、ＤＵＴ１５における１ピンおよび２ピン
に印加される。ＤＵＴ１５においては、これらの入出力
信号に基づいて動作して、対応する信号を出力する。図
５（ｂ）におけるＤＵＴ４ピン出力信号は、ＤＵＴ１５
からの出力信号である。波形形成・比較回路１３におい
ては、ＤＵＴ１５の出力信号とパタンメモリ部１９の期
待値データとを、所定のサンプリング・タイミングで比
較し、その比較結果を整御部１に送出する。これによ
り、制御部１においては、ＤＵＴ１５の特性の良否判定
が行われる。図５（ｂ）の例においては、テストサイク
ル６５，５３４番目において、ＤＵＴ１５の４ピン出力
信号と４ピン期待値とが不一致となり、不良（Ｆ：Ｆａ
ｉｌ）であると判定された例である。

【０００４】最近、ＩＣの高集積化および多機能化に伴
ない、それらのＩＣの電気的特性をテストするＩＣテス
タも、多ピン化および高速化が図られている。テストに
使用されるテストパタンは、ＩＣ内部の回路または機能
ごとに分割されて生成されることが多く、このために、
複数種類のテストパタンを用いてテストし、これらのテ
ストパタンの全容量は、ＩＣの高集積化、多機能化およ
び信頼性向上により、ＩＣテスタの実パタンメモリ部１
９の容量よりも大きくなることが多い。このために、Ｉ
Ｃテスタにおいては、パタンメモリ部１９に格納不可能
なテストパタンを、一時的にバッファメモリ部１７に格
納して、テスト直前にパタンメモリ部１９に送出し、テ
ストに使用している。

【０００５】また、ＩＣテスタのファンクション・デー
タ・ロギング（以下、データロギングと云う）なるツー
ルを用いて、ＩＣのテストパタンに対する動作をモニタ
することがある。このデータロギングは、テストパタン
内の期待値とＩＣの出力信号とを、各ピン、各テストサ
イクルごとに比較して、その結果をフェイルメモリ部１
６に書込み、このフェイルメモリ部１６のデータをコン
ソール、プリンタまたはファイルに出力している。通
常、このデータロギングは、ＩＣの良否判定には用いら
れず、専らＩＣの不良解析および評価等に用いられてい
る。このために、フェイルメモリ部１６の容量は、テス
トパタン部と比較して小さく、数Ｋワードである。

【０００６】図７（ａ）、（ｂ）および（ｃ）は、図６
（ａ）に示されるテストパタンＡに対応するＩＣのデー
タロギングの概要を示している。この場合におけるフェ
ィルメモリ部１６の容量は１Ｋワードであり、データロ
ギングの対象ピンは、３ピンおよび４ピンである。図７
（ａ）はテストパタンＡのデータを示し、図７（ｂ）は
テストパタンＡの先頭アドレスから１Ｋワード分のフェ
イルメモリ部１６内のロギングデータを示しており、デ
ータ０は、期待値とＤＵＴの出力信号とが一致している
こと、データ１は不一致していること、また、その他の
符号はロギング対象外であることを意味している。ま
た、図７（ｃ）は、容量６４ＫワードのテストパタンＡ
を、１Ｋワードのフェィルメモリ部１６でデータロギン
グ処理した場合の概要を示している。ＩＣテスタ内の制
御部１においては、テストパタンＡを先頭から実行し
て、１Ｋワードごとにフェイルメモリ部１６にデータを
採取しながら、全テストパタンＡに対するロギングデー
タを採取する。

【０００７】また、ＩＣの高集積化および多機能化によ
り、一つのＩＣで複数の非同期なクロックにより動作す
るＩＣも開発、実用化されている。代表的なＩＣとして
は、デジタル回路とアナログ回路とが混在したＩＣ、ま
たはビデオ用メモリＩＣ（ＶＲＡＭ）等である。これら
のＩＣをテストする場合には、従来のＩＣテスタにおい
ては、パタン制御部が一つ備えられているに過ぎないた
め、テストパタンの作成およびテストタイミングの設定
等を考慮して、疑似的に非同期なテストパタンを発生さ
せてテストしているのが一般である。

【０００８】

【発明が解決しようとする課題】上述した従来のＩＣテ
スタにおいては、パタン制御部およびパタンメモリ部が
１組だけ設けられているに過ぎないために下記の欠点が
ある。

【０００９】ＩＣのテストに用いるＩＣテスタのピン数
は、当然のことながらＤＵＴのピン数よりも多いピン数
に設定されているが、例えば、２５６ピンのＩＣテスタ
で、１２８ピン以下のＩＣをテストする場合、パタンメ
モリ部の１ピンから１２８ピンまでは、直接テストに関
与してパタンデータを発生するために使用されるが、１
２９ピンから２５６ピンまでのパタンメモリ部領域は全
くテストに関与していない。即ち、ＩＣテスタのパタン
メモリ部の余ったピン数分は冗長的となり、非効率的で
あるという欠点がある。

【００１０】また、データロギングする場合にも、フェ
イルメモリ部の容量がパタンメモリ部の容量よりも小さ
いために、繰返してテストパタンを走行させながらデー
タを収集する必要があり、このために、テストに多大の
時間を要するという欠点がある。

【００１１】更にまた、非同期ＩＣをテストする場合に
は、従来のＩＣテスタにはパタン制御部が一つ設けられ
ているに過ぎないため、テストパタンの作成およびテス
トタイミングの設定を考慮して、疑似的に非同期なテス
トパタンを発生させてテストを行わざるを得ず、正確な
テストを行うことができないという欠点がある。

【００１２】

【課題を解決するための手段】本発明のＩＣテスタは、
所定のタイミングに基づいて、それぞれテストパタンを
生成して出力するｎ個の副パタン制御部と、前記ｎ個の
副パタン制御部に対応して、それぞれ対応する副パタン
制御部より出力されるテストパタンを格納するｎ個のパ
タンメモリ部と、前記ｎ個のパタンメモリ部の内の、空
きメモリ領域を有するパタンメモリ部に対応する副パタ
ン制御部を、次のテストパタンを生成して出力すべき副
パタン制御部として選択し、対応するパタンメモリ部に
対する書込みアドレスを設定して出力する主パタン制御
部と、前記ｎ個のパタンメモリ部より出力されるテスト
パタンを入力し、所定の制御作用を介して選択されるテ
ストパタンを切替えて出力する切替部と、前記切替部よ
り出力されるテストパタンを入力して、所定のタイミン
グにおいてその波形を形成し、被試験対象ＩＣに対する
入力信号として出力するとともに、当該被試験対象ＩＣ
の出力信号と、前記入力信号とを比較照合して、前記入
力信号と前記出力信号との一致・不一致により被試験対
象ＩＣの良否を判定する波形形成・比較回路と、前記波
形形成・比較回路より出力される入力信号を増幅して、
前記被試験対象ＩＣに対して入力するピンエレクトロニ
クス部と、前記波形形成・比較回路より出力される判定
結果を格納するフェィルメモリ部と、データロギングを
実行する際に、前記波形形成・比較回路と前記フェイル
メモリ部との間に、前記波形形成・比較回路より出力さ
れるロギングデータを、テストに関与していないパタン
メモリ部に送出するように機能する切替器を少なくとも
備えて構成される。

【００１３】なお、データロギングを実行する際には、
前記波形形成・比較回路と前記フェイルメモリ部との間
に、前記波形形成・比較回路より出力されるロギングデ
ータを、テストに関与していないパタンメモリ部に送出
するように機能する切替器を備えて構成してもよい。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＤＵ
Ｔ１５に対応して、制御部１と、タイミング発生部２
と、主パタン制御部３と、ＳＰＣ(1) ４と、ＳＰＣ(2)
５と、ＳＰＣ(3) ６と、……、ＳＰＣ(n) ７と、パタン
メモリ部(1) ８と、パタンメモリ部(2) ９と、パタンメ
モリ部(3) １０と、……、パタンメモリ部(n) １１と、
切替部１２と、波形形成・比較部１３と、ピンエレクト
ロニクス部１４と、フェイルメモリ部１６と、バッファ
メモリ部１７とを備えて構成される。上記において、ｎ
は正の整数であり、またＳＰＣと記載されているのは、
副パタン制御部（Ｓｕｂ−Ｐａｔｔｅｒｎ−Ｃｏｎｔｒ
ｏｌｌｅｒ）の略語である。以下においては、図１に記
載される副パタン制御部に限ってＳＰＣという略語を用
いるものとする。なお、本実施例は、パタン制御部とし
て、１個の主パタン制御部と、ｎ個の副パタン制御部お
よびそれぞれの副パタン制御部に付随するｎ個のパタン
メモリ部とを有するＩＣテスタの例である。また、図２
は、前述の図６（ａ）および（ｂ）において説明した従
来のＩＣテスタで、テストのために使用する全テストパ
タン容量が、パタンメモリ部の容量よりも大きく、且つ
ＤＵＴ１５のピン数がＩＣテスタのピン数以下である場
合における、本発明によるパタンメモリ部の使用方法お
よびテスト方法について説明した図である。

【００１６】図１において、制御部１は、テストパタン
ａ（図６（ａ）参照）をパタンメモリ部に書込む際に、
主パタン制御部３に対して格納メモリ領域情報、即ち、
書込むべきパタンメモリ部に対応した副パタン制御部を
選択させる。図２（ａ）および（ｂ）に示される例にお
いては、パタンメモリ部(1) ８およびパタンメモリ部
(2) ９に対応する副パタン制御部(1) ４および副パタン
制御部(2) ５であり、これにより、テストのために最小
限必要なピン数分のメモリ領域が確保されて、テストパ
タンＡが書込まれる。また、制御部１は、次にテストに
使用するテストパタンＢを空いているメモリ領域に書込
められるか否かを判断して、可能の場合には、主パタン
制御部３に対して、空いているメモリ領域の副パタン制
御部を選択させる。この場合には、副パタン制御部(3)
６、……、副パタン制御部（n)７ががこれに対応してお
り、主パタン制御部３においては、これらの副パタン制
御部(3) ６、……、副パタン制御部(n) ７に書込みアド
レスが設定されて、テストパタンＢをパタンメモリ部１
０および１１に書込む。次に、制御部１は、ＤＵＴ１５
にテストパタンａのデータを印加すべく、パタンメモリ
部(1) ８およびパタンメモリ部(2) ９の出力経路を、波
形形成・比較部１３に接続するように切替部１２を制御
し、テストパタンＡにてテストを開始する。また、テス
トパタンＢによるテストを開始する前に、制御部１にお
いては、同様にパタンメモリ部１０および１１の出力経
路を波形形成・比較部１３に接続するように切替部１２
を制御する。

【００１７】次に、本発明の第２の実施例について説明
する。本実施例は、図１において、波形形成・比較部１
３とフエィルメモリ部１６との間に切替部(2) を新たに
挿入接続したＩＣテスタの例であるが、本実施例自体の
構成は図示されていない。図７（ａ）、（ｂ）および
（ｃ）において説明したように、データロギングを実行
する際には、前記切替部(2) を介してテストパタンＡの
ロギングデータをフェイルメモリ部１６に送出すること
なく、制御部１および主パタン制御部３の制御作用を介
して、テストに関与していない１２８ピン以上のパタン
メモリ部(2) １０、…、パタンメモリ部(n) １１に送出
し、これらのパタンメモリ部に前記ロギングデータを書
込む場合の例である。制御部１においては、データロギ
ングを実行する際には、テストに関与していないパタン
メモリ領域に当該ロギングデータを書込むことができる
か否かを判断して、可能な場合には主パタン制御部３に
対して、空いているメモリ領域の副パタン制御部を選択
させる。この場合には、副パタン制御部(3) ６が、これ
に対応している。

【００１８】次に、制御部１においては、ＤＵＴ１５に
テストパタンＡのデータを印加すべく、パタンメモリ部
(1) ８およびパタンメモリ部(2) ９の出力経路を波形形
成・比較部１３に接続するように切替部１２を制御する
とともに、データロギング対象ピン（図３（ａ）におけ
る３ピンおよび４ピン）の波形形成・比較部１３による
比較結果であるロギングデーダを、パタンメモリ部１０
に対して書込みできるように、切替部１２を制御する。
制御部１は、切替部１２の設定が終了した後に、主パタ
ン制御部３、副パタン制御部(1) ４および副パタン制御
部(2) ５に対して、テストパタンＡを走行させ、同時に
主パタン制御部３および副パタン制御部(3) ６に対し
て、ロギングデータをパタンメモリ部１０に書込ませ
る。これにより、テストパタンＡのデータログング・デ
ータは、テストと同時に、且つ１回で採取可能となる。

【００１９】また、非同期ＩＣをテストする場合には、
制御部１は、テスト・プログラムに従い、副パタン制御
部(1) ４、副パタン制御部(2) ５、副パタン制御部(3)
６、……、副パタン制御部(n) ７に対して、それぞれの
テストパタン発生サイクル・タイミングを設定し、各パ
タンメモリ部(1) ８、パタンメモリ部(2) ９、パタンメ
モリ部(3) １０、……、パタンメモリ部(n) １１のパタ
ンデータを発生させ、且つ切替部１２を制御して波形形
成・比較部１３に接続することにより、ピンエレクトロ
ニクス部１４を介してＤＵＴ１５に入力し、当該ＤＵＴ
１５のテストを行う。

【００２０】

【発明の効果】以上説明したように、本発明は、複数の
テストピンのブロックに分割したテストパタンメモリ部
と、これらのテストパタンメモリ部に対応するパタン制
御部と、各テストパタンメモリ部から発生するパタンデ
ータを任意のテストピンに対応した波形形成部／比較部
に対する接続切替制御を行う切替部とを備えることによ
り、テストパタンメモリ部内の余ったピン数分のメモリ
領域を効率よく使用することが可能となり、バッファメ
モリからのテストパタンの転送時間が省略されるととも
に、データロギング時間が短縮され、且つ非同期テスト
パタンの発生が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の実施例におけるテストパタンの格納方
法を示す図である。

【図３】本発明の実施例におけるロギングデータの格納
方法を示す図である。

【図４】従来例を示すブロック図である。

【図５】従来例におけるテストパタンおよびＤＵＴ入出
力波形を示す図である。

【図６】従来例におけるテストパタンを示す図である。

【図７】従来例におけるデータロギング処理を示す図で
ある。

【符号の説明】

１ 制御部 ２ タイミング発生部 ３ 主パタン制御部 ４ 副パタン制御部(1) ５ 副パタン制御部(2) ６ 副パタン制御部(3) ７ 副パタン制御部(n) ８ ハタンメモリ部(1) ９ ハタンメモリ部(2) １０ ハタンメモリ部(3) １１ ハタンメモリ部(n) １２ 切替部 １３ 波形形成・比較部 １４ ピンエレクトロニクス部 １５ ＤＵＴ １６ フェイルメモリ部 １７ バッファメモリ部 １８ パタ制御部 １９ パタンメモリ部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 所定のタイミングに基づいて、それぞれ
   テストパタンを生成して出力するｎ（正整数）個の副パ
   タン制御部と、 前記ｎ個の副パタン制御部に対応して、それぞれ対応す
   る副パタン制御部より出力されるテストパタンを格納す
   るｎ個のパタンメモリ部と、 前記ｎ個のパタンメモリ部の内の、空きメモリ領域を有
   するパタンメモリ部に対応する副パタン制御部を、次の
   テストパタンを生成して出力すべき副パタン制御部とし
   て選択し、対応するパタンメモリ部に対する書込みアド
   レスを設定して出力する主パタン制御部と、 前記ｎ個のパタンメモリ部より出力されるテストパタン
   を入力し、所定の制御作用を介して選択されるテストパ
   タンを切替えて出力する切替部と、 前記切替部より出力されるテストパタンを入力して、所
   定のタイミングにおいてその波形を形成し、被試験対象
   ＩＣに対する入力信号として出力するとともに、当該被
   試験対象ＩＣの出力信号と、前記入力信号とを比較照合
   して、前記入力信号と前記出力信号との一致・不一致に
   より被試験対象ＩＣの良否を判定する波形形成・比較回
   路と、 前記波形形成・比較回路より出力される入力信号を増幅
   して、前記被試験対象ＩＣに対して入力するピンエレク
   トロニクス部と、 前記波形形成・比較回路より出力される判定結果を格納
   するフェィルメモリ部と、データロギングを実行する際に、前記波形形成・比較回
   路と前記フェイルメモリ部との間に、前記波形形成・比
   較回路より出力されるロギングデータを、テストに関与
   していないパタンメモリ部に送出するように機能する切
   替器 を少なくとも備えることを特徴とするＩＣテスタ。