JP2865118B2 - Ｉｃテスタおよびテストパタン最適化方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路（ＩＣ）の試
験を行うＩＣテスタに関し、特にロジックＩＣのテスト
パタン発生に関する。

【０００２】

【従来の技術】従来のＩＣテスタは、被試験ＩＣ（Ｄｅ
ｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：以下、ＤＵＴと略称
する）に電源電圧や信号を印加し、ＤＵＴからの試験結
果信号を期待値信号と比較することにより、ＤＵＴの電
気的特性をテストするものである。

【０００３】図４に従来のＩＣテスタの概要を示す。従
来のＩＣテスタは、主制御部１と、主メモリ部２と、タ
イミング発生部３と、パタン制御部４と、パタンメモリ
部５と、波形形成部６と、ピンエレクトロニクス部（以
下、ピンエレ部と略称する）７と、比較部９とを有す
る。

【０００４】以下、従来のＩＣテスタの動作について説
明する。主制御部１は、主メモリ部２に格納されたテス
トプログラムに従って、ＩＣテスタ内部の各ハードウェ
アを制御し、動作させる。

【０００５】パタン制御部４は、タイミング発生部３よ
り発生するタイミング信号とパタンメモリ部５の制御コ
マンド（後述する）とに従ってパタンアドレスを発生
し、この発生したパタンアドレスをパタンメモリ部５に
送出する。パタンメモリ部５は、このパタンアドレスに
相当するパタンデータ（後述する）を波形形成部６へ送
出する。波形形成部６はパタンメモリ部５から送出され
てきたパタンデータを所定のタイミングで波形形成し、
この形成された波形を表す波形信号をピンエレ部７に送
出する。ピンエレ部７は、波形形成部６からの波形信号
を所定の電圧に増幅し、この増幅した電圧をＤＵＴ８に
印加する。この増幅した電圧に応答して、ＤＵＴ８は試
験結果信号を出力する。この試験結果信号はピンエレ部
７を介して比較部９に取り込まれる。比較部９は、この
取り込まれた試験結果信号とパタンメモリ部５から読み
出された期待値信号（後述する）とを比較し、この比較
結果を表す比較結果信号を主制御部１に送出する。

【０００６】図５（ａ）に、パタンメモリ部５内に格納
されたテストパタンを示す。図５（ａ）において、テス
トパタンの横軸はＤＵＴ８の端子に対応し、縦軸はＤＵ
Ｔ８に印加するテストパタンの順序方向つまり時間方向
に対応する。

【０００７】また、制御コマンドは、テストパタン走行
を制御するものあり、パタン制御部４はこれ等コマンド
に従ってテストパタン走行を制御する。このテストパタ
ン内の図５（ａ）に示すＡ，Ｂ，Ｃは、ＤＵＴ８の端子
ａ，ｂ，ｃ（図示せず）へ印加すべきデータあるいは期
待値データの基になるものである。

【０００８】図５（ｂ）に、これ等Ａ，Ｂ，Ｃのテスト
パタンからのＤＵＴ８への入出力信号波形を示す。但
し、この例では、ＤＵＴ８の端子ｃは出力端子であり、
テストパタンＣは期待値信号である。すなわち、テスト
パタンＣは実際にはＤＵＴ８へは印加されないＩＣテス
タ内部の比較の為の期待値信号である。

【０００９】比較部９における試験結果信号と期待値信
号との比較は、期待値信号の期待値波形ＣとＤＵＴ８の
端子ｃの試験結果信号の波形ｃとを、テストプログラム
で設定されたサンプリング時刻（図ではΔのタイミン
グ）で比較することで行われる。

【００１０】これ等テストパタンは、ＩＣの入出力論理
データつまり真理値表に相当するものであって、通常
は、次のような方法によって生成させる。その１つの方
法は、コンピュータでＩＣの論理回路を疑似動作させ、
つまりシミュレートして生成する。他の方法は、良品の
ＩＣを実際の回路に実装して動作させ、良品のＩＣの入
出力波形をロジックアナライザ等の外部機器で採取し、
この波形信号より論理“０”、論理“１”のテストパタ
ンに変換して生成する。

【００１１】

【発明が解決しようとする課題】上述した従来のＩＣテ
スタは、テストパタンに従って動作するのみであった。
しかしながら、テストパタンは、冗長データを含んでい
ないとは限らない。特に上述した実際の回路に実装した
ＩＣの動作よりテストパタンを生成した場合、例えば、
採取しようとするＩＣ信号波形が人によるキー操作の信
号の場合は、数１００ｍｓの間変化しない波形である。
この信号はＩＣのクロック信号と比較した場合、時間的
には数１０万倍から１００万倍の違いがある。この結
果、クロック信号を基準にテストパタンを生成すると、
数１０万から１００万パタン要することになる。

【００１２】図６にこれ等の概要を示す。図６におい
て、（ａ）内の端子Ｐはキー操作信号であり、（ｂ）は
（ａ）の波形信号より作成したテストパタンである。

【００１３】しかしながら、ＩＣの回路の特性によれ
ば、キー操作の信号は数ステップのパタンで充分に足り
得ることが多い。従って、これ等テストパタンの大部分
は冗長であり、これ等を用いてテストした場合、大容量
のパタンメモリを要し且つテスト時間の長大化を招くと
いった欠点があった。

【００１４】従って、本発明の目的は、テストパタンを
最適化することができるＩＣテスタを提供することにあ
る。

【００１５】本発明の他の目的は、パタンメモリの容量
を軽減できるＩＣテスタを提供することにある。

【００１６】本発明のさらに他の目的は、テスト時間の
短縮を図ることができるＩＣテスタを提供することにあ
る。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のＩＣテスタは、集積回路の試験を行うＩＣ
テスタであって、テストプログラムを格納する主メモリ
部と；該主メモリ部に格納された前記テストプログラム
に従って、当該ＩＣテスタ全体を制御する主制御部と；
パタンアドレスに制御コマンドと期待値信号を含むパタ
ンデータとを格納するパタンメモリ部と；タイミング信
号を発生するタイミング発生部と；該タイミング発生部
より発生した前記タイミング信号と前記パタンメモリ部
の制御コマンドとに従ってパタンアドレスを前記パタン
メモリ部に供給し、前記パタンメモリ部から該供給した
パタンアドレスに相当するパタンデータを発生させるパ
タン制御部と；前記パタンメモリ部から発生されたパタ
ンデータを所定のタイミングで波形形成し、波形形成さ
れた信号を出力する波形形成部と；前記波形形成された
信号を所定の電圧に増幅して、該増幅された電圧を前記
集積回路に印加して、該集積回路から試験結果信号を出
力させるピンエレクトロニクス部と；前記集積回路から
出力された試験結果信号と前記パタンメモリ部から読み
出された期待値信号とを比較し、該比較結果を表わす比
較結果信号を出力する比較部と；を有する前記ＩＣテス
タに於いて、前記主制御部は前記パタン制御部を用いて
前記パタンメモリ部に記憶されたオリジナルテストパタ
ンを順次省略しながらテストパタンを走行させ、テスト
結果により省略したテストパタンが冗長テストパタンで
あるか否かを判定し、オリジナルテストパタンから冗長
テストパタンを排除した最適化テストパタンを生成して
記憶手段に格納することを特徴とする。

【００１８】また、本発明のテストパタン最適化方法
は、集積回路を試験するために必要なテストパタンを最
適化する方法であって、良品の集積回路を用いて、アド
レス単位で、オリジナルテストパタンを順次、省略しな
がら前記良品の集積回路のテストを実行し、該テスト結
果により省略したテストパタンが冗長テストパタンであ
るか否かを判定し、前記冗長テストパタンを削除するこ
とにより、テストパタンを最適化するステップを含むこ
とを特徴とする。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００２０】図１を参照すると、本発明の第１実施例に
よるＩＣテスタは、後述するように、パタン制御部４が
パタン制御部１０に変形され、かつ副パタンメモリ部１
１とアドレス制御部１２とを有している点を除いて図４
に示す従来のものと同様の構成を有する。したがって、
図４に示された従来のＩＣテスタと同様の機能を有する
ものには同一参照符号を付し、説明を簡単にするため
に、それらの説明については省略する。

【００２１】パタン制御部１０は、上述した従来のパタ
ン制御部４と同様の機能を有している他に、さらに主制
御部１の制御のもとで、アドレス単位でオリジナルテス
トパタンを順次、省略しながらテストパタン走行処理を
行う機能をも有している。副パタンメモリ部１１はオリ
ジナルテストパタンから冗長テストパタン（後述する）
を排除した最適化テストパタンを格納する。アドレス制
御部１２は副パタンメモリ部１１のアドレス制御を行
う。

【００２２】図２は図３（ａ）のオリジナルテストパタ
ンの冗長テストパタンを検出、排除した最適化テストパ
タンを生成する処理フローを示したものである。

【００２３】ＤＵＴ８として良品のＩＣを選択する。

【００２４】まず、主制御部１は、パタン制御部１０に
対し、パタンメモリ部５に格納されたオリジナルテスト
パタンの検証アドレスＡを設定する（ステップＳ１）。
そして、主制御部１は、この検証アドレスＡ直前のアド
レス（Ａ−１）のテストパタンの制御コマンドを一時主
メモリ部２に退避し、制御コマンドに検証アドレスＡの
テストパタンを飛び越し走行させる為のコマンドを書き
込む（ステップＳ２）。この例では、このコマンドはジ
ャンプ（ＪＵＭＰ）である。

【００２５】次に、主制御部１はＤＵＴ８のテストを実
行する（ステップＳ３）。このテストパタン走行の結果
フェイルであれば（ステップＳ４のＮ）、主制御部１は
アドレスＡのテストパタンが冗長テストパタンでないと
認識し、パタン制御部１０を介してアドレス（Ａ−１）
のテストパタンの制御コマンドに、主メモリ部２に退避
した制御コマンドを書き込みし元に戻す（ステップＳ
５）。

【００２６】また、主制御部１は、このテストの結果パ
スであれば（ステップＳ４のＹ）、アドレスＡのテスト
パタンが冗長テストパタンであると認識し、直前のテス
トパタンの制御コマンドをジャンプのままにする。

【００２７】次に、主制御部１は、この検証アドレスＡ
が最終アドレスであるか否かを判定する（ステップＳ
６）。検証アドレスＡが最終アドレスでなければ（ステ
ップＳ６のＮ）、主制御部１は検証アドレスを１増加さ
せ（ステップＳ７）、上記ステップＳ２に戻って上述し
た処理を繰り返す。また、検証アドレスＡが最終アドレ
スであれば（ステップＳ６のＹ）、主制御部１はパタン
メモリ部５内のオリジナルテストパタンの冗長検証を終
了し、以下に説明するように、副パタンメモリ部１１を
用いて冗長テストパタンを削除した最適化テストパタン
を生成する。

【００２８】まず、主制御部１は、パタン制御部１０を
介してパタンメモリ部５の読出しアドレスと副パタンメ
モリ部１３の書込みアドレスをアドレス制御部１２に設
定する（ステップＳ８）。次に、パタン制御部１０は、
アドレス制御部１２を同期させてアドレスをカウントア
ップしながら、パタンメモリ部５内のオリジナルテスト
パタンを走行させ、副パタンメモリ部１１へ転送する
（ステップＳ８）。この結果、副パタンメモリ部１１に
は最適化テストパタンが生成される。

【００２９】以降のテストは、副パタンメモリ部１１か
らパタンメモリ部５に再転送した最適化テストパタンを
用いて行う。

【００３０】上述した本発明の第１実施例では、オリジ
ナルテストパタンの最終アドレス迄冗長検証終了後、バ
ッチ処理で副パタンメモリ部１１にオリジナルテストパ
タンから冗長テストパタンを排除した最適化テストパタ
ン（冗長でないテストパタン）を転送している。

【００３１】これに対して、本発明の第２実施例では、
冗長検証中に冗長でないテストパタンを、随時、副パタ
ンメモリ部１１に書込む。次に、第２実施例の処理につ
いて説明する。主制御部１は、第１実施例と同様にパタ
ンメモリ部５の検証アドレスを決定し、ＤＵＴ８をテス
トする。パタン制御部１０は、テスト結果により、フェ
イルの場合、アドレス制御部１２に対しアドレスを１増
加させ、検証アドレスのアストパタンを副パタンメモリ
部１１へ送出し、パスの場合はこの処理を行わない。こ
の処理方法でも、副パタンメモリ部１１には、冗長のな
い最適化したテストパタンを作成することができる。

【００３２】

【発明の効果】以上の説明から明らかなように、本発明
のＩＣテスタは、主制御部の制御のもとで、アドレス単
位で、オリジナルテストパタンを順次省略しながらテス
トパタン走行処理を行うパタン制御部と、オリジナルテ
ストパタンから冗長テストパタンを排除した最適化テス
トパタンを格納する副パタンメモリ部と、この副パタン
メモリ部のアドレス制御を行うアドレス制御部とを有す
ることにより、アドレス単位で、オリジナルテストパタ
ンを順次、省略しながら良品のＩＣのテストを実行し、
且つ、テスト結果により省略したテストパタンが冗長テ
ストパタンであるか否かを判定し、冗長テストパタンを
削除することによりテストパタンの最適化を図り、この
ようにして得られた最適化テストパタンを用いて被試験
ＩＣをテストすることにより、パタンメモリ容量の軽減
とテスト時間の短縮を図ることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例によるＩＣテスタの概要を
示すブロック図である。

【図２】テストパタンの最適化処理フローを示す図であ
る。

【図３】テストパタンの最適化する前と後のテストパタ
ンを示す図である。

【図４】従来のＩＣテスタの概要を示すブロック図であ
る。

【図５】テストパタンとその入出力信号波形を示す図で
ある。

【図６】実際に回路に実装したＩＣの信号波形からテス
トパタンを作成する概要を示す図である。

【符号の説明】

１ 主制御部 ２ 主メモリ部 ３ タイミング発生部 ４ パタン制御部 ５ パタンメモリ部 ６ 波形形成部 ７ ピンエレ部 ８ ＤＵＴ ９ 比較部 １０ パタン制御部 １１ 副パタンメモリ部 １２ アドレス制御部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 集積回路の試験を行うＩＣテスタであっ
   て、テストプログラムを格納する主メモリ部と；該主メ
   モリ部に格納された前記テストプログラムに従って、当
   該ＩＣテスタ全体を制御する主制御部と；パタンアドレ
   スに制御コマンドと期待値信号を含むパタンデータとを
   格納するパタンメモリ部と；タイミング信号を発生する
   タイミング発生部と；該タイミング発生部より発生した
   前記タイミング信号と前記パタンメモリ部の制御コマン
   ドとに従ってパタンアドレスを前記パタンメモリ部に供
   給し、前記パタンメモリ部から該供給したパタンアドレ
   スに相当するパタンデータを発生させるパタン制御部
   と；前記パタンメモリ部から発生されたパタンデータを
   所定のタイミングで波形形成し、波形形成された信号を
   出力する波形形成部と；前記波形形成された信号を所定
   の電圧に増幅して、該増幅された電圧を前記集積回路に
   印加して、該集積回路から試験結果信号を出力させるピ
   ンエレクトロニクス部と；前記集積回路から出力された
   試験結果信号と前記パタンメモリ部から読み出された期
   待値信号とを比較し、該比較結果を表わす比較結果信号
   を出力する比較部と；を有する前記ＩＣテスタに於い
   て、前記主制御部は 前記パタン制御部を用いて前記パタンメ
   モリ部に記憶されたオリジナルテストパタンを順次省略
   しながらテストパタンを走行させ、テスト結果により省
   略したテストパタンが冗長テストパタンであるか否かを
   判定し、オリジナルテストパタンから冗長テストパタン
   を排除した最適化テストパタンを生成して記憶手段に格
   納することを特徴とするＩＣテスタ。
2. 【請求項２】 集積回路を試験するために必要なテスト
   パタンを最適化する方法であって、 良品の集積回路を用いて、アドレス単位で、オリジナル
   テストパタンを順次、省略しながら前記良品の集積回路
   のテストを実行し、 該テスト結果により省略したテストパタンが冗長テスト
   パタンであるか否かを判定し、 前記冗長テストパタンを削除することにより、テストパ
   タンを最適化するステップを含むことを特徴とするテス
   トパタン最適化方法。