JP2002244934A - メモリ監視装置および方法 - Google Patents
メモリ監視装置および方法Info
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- JP2002244934A JP2002244934A JP2001041090A JP2001041090A JP2002244934A JP 2002244934 A JP2002244934 A JP 2002244934A JP 2001041090 A JP2001041090 A JP 2001041090A JP 2001041090 A JP2001041090 A JP 2001041090A JP 2002244934 A JP2002244934 A JP 2002244934A
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Abstract
(57)【要約】
【課題】 小規模なハードウェアで効率のよいメモリ監
視が可能なメモリ監視装置および方法を提供する。 【解決手段】 監視対象メモリ１１２のテストを行うア
ドレス領域を決定するアドレス領域決定手段１０２と、
テストデータを生成するデータ生成手段１０４と、前記
監視対象メモリのテストを行うアドレス領域に書き込ま
れているデータを一時的に記憶する退避レジスタ１０８
と、前記データとテストデータを前記監視対象メモリの
当該アドレス領域に対し書き込み／読み出しする処理を
制御するデータ書き込み／読み出し制御手段１０６と、
前記テストデータと、このテストデータを用いた監視対
象メモリ１１２の当該アドレス領域に対する書き込み／
読み出し処理後の出力結果との一致・不一致を判断する
データ比較手段１１０を備える。
視が可能なメモリ監視装置および方法を提供する。 【解決手段】 監視対象メモリ１１２のテストを行うア
ドレス領域を決定するアドレス領域決定手段１０２と、
テストデータを生成するデータ生成手段１０４と、前記
監視対象メモリのテストを行うアドレス領域に書き込ま
れているデータを一時的に記憶する退避レジスタ１０８
と、前記データとテストデータを前記監視対象メモリの
当該アドレス領域に対し書き込み／読み出しする処理を
制御するデータ書き込み／読み出し制御手段１０６と、
前記テストデータと、このテストデータを用いた監視対
象メモリ１１２の当該アドレス領域に対する書き込み／
読み出し処理後の出力結果との一致・不一致を判断する
データ比較手段１１０を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送装置等に用い
られるメモリ監視装置とこれを用いたメモリ監視方法に
関するものである。
られるメモリ監視装置とこれを用いたメモリ監視方法に
関するものである。
【０００２】
【従来の技術】図４、５は、従来のメモリ監視装置の例
を説明するための図である。図４に示したメモリ監視装
置は、主にハードウェアで処理される主信号データに対
して用いられる。また、図５に示したメモリ監視装置
は、主に制御監視データの保持メモリ等のデータに対し
て用いられるものである。
を説明するための図である。図４に示したメモリ監視装
置は、主にハードウェアで処理される主信号データに対
して用いられる。また、図５に示したメモリ監視装置
は、主に制御監視データの保持メモリ等のデータに対し
て用いられるものである。
【０００３】これらに示すように、従来は、ハードウェ
アまたはファームウェアで生成されたデータに、パリテ
ィ演算回路からの出力データを付加して監視対象メモリ
に書き込み、メモリからの読み出し時にパリティをチェ
ックしてデータの正誤を判定することによって、メモリ
の監視を行っていた。
アまたはファームウェアで生成されたデータに、パリテ
ィ演算回路からの出力データを付加して監視対象メモリ
に書き込み、メモリからの読み出し時にパリティをチェ
ックしてデータの正誤を判定することによって、メモリ
の監視を行っていた。
【０００４】また、図６に示すように、メモリ書き込み
時にＣＲＣ演算を実施し、データ列の末尾にＣＲＣ演算
の結果を付加し、メモリからの読み出し時にＣＲＣ演算
をチェックする方式を採用した装置もある。これは、デ
ータの順序入替えがない連続データとしてハードウェア
で処理される主信号データ等に対して用いられる。
時にＣＲＣ演算を実施し、データ列の末尾にＣＲＣ演算
の結果を付加し、メモリからの読み出し時にＣＲＣ演算
をチェックする方式を採用した装置もある。これは、デ
ータの順序入替えがない連続データとしてハードウェア
で処理される主信号データ等に対して用いられる。
【０００５】
【発明が解決しようとする課題】しかしながら、図４、
５に示したメモリ監視装置では、例えば、８bit ×２５
６wordの元データに対して１bit のパリティを付加する
方式を採用した場合、監視対象メモリとしての容量は９
bit ×２５６wordが必要となり、ハードウェアの規模が
大きくなってしまう。
５に示したメモリ監視装置では、例えば、８bit ×２５
６wordの元データに対して１bit のパリティを付加する
方式を採用した場合、監視対象メモリとしての容量は９
bit ×２５６wordが必要となり、ハードウェアの規模が
大きくなってしまう。
【０００６】特に、図５に示したメモリ監視装置におい
て、ファームウェアとのアクセス時に限ってメモリの監
視を行う方式を採用した場合、メモリの障害はファーム
ウェアが該当するアドレス領域のデータの読み出しを行
うときにしか検出できないという問題がある。
て、ファームウェアとのアクセス時に限ってメモリの監
視を行う方式を採用した場合、メモリの障害はファーム
ウェアが該当するアドレス領域のデータの読み出しを行
うときにしか検出できないという問題がある。
【０００７】また、図６に示したメモリ監視装置は、デ
ータの入出力においてデータ順序の入替えがない場合に
しか使用できない。加えて、この装置は、各データ列の
末尾にＣＲＣ演算データを挿入するための空き時間が必
要である。
ータの入出力においてデータ順序の入替えがない場合に
しか使用できない。加えて、この装置は、各データ列の
末尾にＣＲＣ演算データを挿入するための空き時間が必
要である。
【０００８】そこで、本発明は上記のような従来技術が
有する問題点に鑑みなされたものであり、その目的は、
小規模なハードウェアで効率のよいメモリ監視が可能な
メモリ監視装置および方法を提供することにある。
有する問題点に鑑みなされたものであり、その目的は、
小規模なハードウェアで効率のよいメモリ監視が可能な
メモリ監視装置および方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ監視装置は、監視対象メモリのテス
トを行うアドレス領域を決定するアドレス領域決定手段
と、前記監視対象メモリのテストを行うアドレス領域に
書き込まれているデータを一時的に記憶する退避レジス
タと、前記データとテストデータを前記監視対象メモリ
の当該アドレス領域に対し書き込み／読み出しする処理
を制御するデータ書き込み／読み出し制御手段と、前記
テストデータと、このテストデータを用いた前記監視対
象メモリの当該アドレス領域に対する書き込み／読み出
し処理後の出力結果との一致・不一致を判断するデータ
比較手段とを含んで構成されている。また、本発明の装
置は、前記テストデータを生成するデータ生成手段を備
えていてもよく、前記データ比較手段は、比較したデー
タの不一致を検出した場合には警告を発する機能を備え
ていることが好ましい。
め、本発明のメモリ監視装置は、監視対象メモリのテス
トを行うアドレス領域を決定するアドレス領域決定手段
と、前記監視対象メモリのテストを行うアドレス領域に
書き込まれているデータを一時的に記憶する退避レジス
タと、前記データとテストデータを前記監視対象メモリ
の当該アドレス領域に対し書き込み／読み出しする処理
を制御するデータ書き込み／読み出し制御手段と、前記
テストデータと、このテストデータを用いた前記監視対
象メモリの当該アドレス領域に対する書き込み／読み出
し処理後の出力結果との一致・不一致を判断するデータ
比較手段とを含んで構成されている。また、本発明の装
置は、前記テストデータを生成するデータ生成手段を備
えていてもよく、前記データ比較手段は、比較したデー
タの不一致を検出した場合には警告を発する機能を備え
ていることが好ましい。
【００１０】本発明のメモリ監視装置は、監視対象メモ
リの任意のアドレス領域に書き込まれているデータを前
記データ退避手段へ退避させるステップと、前記テスト
データを前記監視対象メモリの当該アドレス領域に対し
書き込み／読み出しする処理を行うステップと、前記テ
ストデータと、このテストデータの前記監視対象メモリ
のテストアドレス領域に対する書き込み／読み出し処理
後の出力結果との一致・不一致を判断するステップを順
次実行して、メモリ監視を行う。また、メモリ監視を行
う際、メモリ監視のためのテストデータを生成するテッ
プを加えてもよい。
リの任意のアドレス領域に書き込まれているデータを前
記データ退避手段へ退避させるステップと、前記テスト
データを前記監視対象メモリの当該アドレス領域に対し
書き込み／読み出しする処理を行うステップと、前記テ
ストデータと、このテストデータの前記監視対象メモリ
のテストアドレス領域に対する書き込み／読み出し処理
後の出力結果との一致・不一致を判断するステップを順
次実行して、メモリ監視を行う。また、メモリ監視を行
う際、メモリ監視のためのテストデータを生成するテッ
プを加えてもよい。
【００１１】さらに、本発明のメモリ監視装置は、前記
監視対象メモリが接続されているハードウェアまたはフ
ァームウェアの機能制御手段のアイドリング時にメモリ
監視を行う。
監視対象メモリが接続されているハードウェアまたはフ
ァームウェアの機能制御手段のアイドリング時にメモリ
監視を行う。
【００１２】
【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明のメモリ監
視装置の構成を示すブロック図である。本発明のメモリ
監視装置１００は、アドレス領域決定手段１０２と、デ
ータ生成手段１０４と、データ書き込み／読み出し制御
手段１０６と、退避レジスタ１０８と、データ比較手段
１１０とを備えている。
て本発明を詳細に説明する。図１は、本発明のメモリ監
視装置の構成を示すブロック図である。本発明のメモリ
監視装置１００は、アドレス領域決定手段１０２と、デ
ータ生成手段１０４と、データ書き込み／読み出し制御
手段１０６と、退避レジスタ１０８と、データ比較手段
１１０とを備えている。
【００１３】アドレス領域決定手段１０２は、監視対象
メモリ１１２のテストを行うアドレス領域を決定するも
のである。データ生成手段１０４は、監視対象メモリ１
１２に書き込むテストデータを生成するものである。デ
ータ書き込み／読み出し制御手段１０６は、アドレス領
域決定手段１０２が決定した監視メモリ１１２のアドレ
ス領域へのデータの書き込み／読み出しの制御を行うも
のである。具体的にはデータ書き込み／読み出し制御手
段１０６は、テストするアドレス領域にあるデータを退
避レジスタ１０８に退避させると共に該退避レジスタ１
０８に退避したデータを元のアドレス領域に戻し、ま
た、前記生成したテストデータを該アドレス領域に対し
書き込み／読み出しする。退避レジスタ１０８は、アド
レス領域決定手段１０２が決定した監視メモリ１１２の
アドレス領域にあらかじめ書き込まれていたデータを一
時的に記憶するためのものである。データ比較手段１１
０は、データ生成手段１０４が生成したテストデータ
と、このテストデータをアドレス領域決定手段１０２が
決定した監視メモリ１１２のアドレス領域に対して書き
込み／読み出し処理を行った後の出力結果との比較を行
い、比較したデータが不一致の場合、警告を発する機能
を有する。
メモリ１１２のテストを行うアドレス領域を決定するも
のである。データ生成手段１０４は、監視対象メモリ１
１２に書き込むテストデータを生成するものである。デ
ータ書き込み／読み出し制御手段１０６は、アドレス領
域決定手段１０２が決定した監視メモリ１１２のアドレ
ス領域へのデータの書き込み／読み出しの制御を行うも
のである。具体的にはデータ書き込み／読み出し制御手
段１０６は、テストするアドレス領域にあるデータを退
避レジスタ１０８に退避させると共に該退避レジスタ１
０８に退避したデータを元のアドレス領域に戻し、ま
た、前記生成したテストデータを該アドレス領域に対し
書き込み／読み出しする。退避レジスタ１０８は、アド
レス領域決定手段１０２が決定した監視メモリ１１２の
アドレス領域にあらかじめ書き込まれていたデータを一
時的に記憶するためのものである。データ比較手段１１
０は、データ生成手段１０４が生成したテストデータ
と、このテストデータをアドレス領域決定手段１０２が
決定した監視メモリ１１２のアドレス領域に対して書き
込み／読み出し処理を行った後の出力結果との比較を行
い、比較したデータが不一致の場合、警告を発する機能
を有する。
【００１４】以下、図２に示すフローチャートに基づい
て本発明の装置を用いてメモリ監視を行う手順を説明す
る。まず、アドレス領域決定手段１０２が、監視対象メ
モリ１１２のテストを行うアドレス領域（例えば＊＊
ｈ）を決定する（２００）。当該アドレス領域（＊＊
ｈ）に書き込まれているデータを退避レジスタ１０８へ
一時的に退避させる（２０２）。データ生成手段１０４
において第１のテストデータ（例えば５５ｈ）を生成す
る（２０４）。データ書き込み／読み出し制御手段１０
６の指示により監視対象メモリ１１２のアドレス領域
（＊＊ｈ）に対して第１のテストデータ（５５ｈ）の書
き込み／読み出しを行う（２０６）。そして、データ比
較手段１１０においてデータ（５５ｈ）に基づくアドレ
ス領域（＊＊ｈ）からの出力結果と第１のテストデータ
（５５ｈ）との比較を行う（２０８）。ここで、アドレ
ス領域（＊＊ｈ）からの出力結果が第１のテストデータ
（５５ｈ）と不一致の場合には、データ比較手段１１０
は警告を発してメモリ監視の動作を停止する（以上、第
１のメモリ監視）。
て本発明の装置を用いてメモリ監視を行う手順を説明す
る。まず、アドレス領域決定手段１０２が、監視対象メ
モリ１１２のテストを行うアドレス領域（例えば＊＊
ｈ）を決定する（２００）。当該アドレス領域（＊＊
ｈ）に書き込まれているデータを退避レジスタ１０８へ
一時的に退避させる（２０２）。データ生成手段１０４
において第１のテストデータ（例えば５５ｈ）を生成す
る（２０４）。データ書き込み／読み出し制御手段１０
６の指示により監視対象メモリ１１２のアドレス領域
（＊＊ｈ）に対して第１のテストデータ（５５ｈ）の書
き込み／読み出しを行う（２０６）。そして、データ比
較手段１１０においてデータ（５５ｈ）に基づくアドレ
ス領域（＊＊ｈ）からの出力結果と第１のテストデータ
（５５ｈ）との比較を行う（２０８）。ここで、アドレ
ス領域（＊＊ｈ）からの出力結果が第１のテストデータ
（５５ｈ）と不一致の場合には、データ比較手段１１０
は警告を発してメモリ監視の動作を停止する（以上、第
１のメモリ監視）。
【００１５】次に、アドレス領域（＊＊ｈ）からの出力
結果が第１のテストデータ（５５ｈ）と一致した場合に
は、全テストが終了したか否かを検討する（２１０）。
本実施の形態では、テスト回数の合計を２回に設定して
いるため、ステップ２０４に戻り新たにデータ生成手段
１０４において第２のテストデータ（例えばＡＡｈ）を
生成し、このデータ（ＡＡｈ）を用いて再度ステップ２
０６およびステップ２０８を行う。そして、このデータ
（ＡＡｈ）に基づくアドレス領域（＊＊ｈ）からの出力
結果が第２のテストデータ（ＡＡｈ）と不一致の場合に
は、データ比較手段１１０は警告を発してメモリ監視の
動作を停止する（以上、第２のメモリ監視）。
結果が第１のテストデータ（５５ｈ）と一致した場合に
は、全テストが終了したか否かを検討する（２１０）。
本実施の形態では、テスト回数の合計を２回に設定して
いるため、ステップ２０４に戻り新たにデータ生成手段
１０４において第２のテストデータ（例えばＡＡｈ）を
生成し、このデータ（ＡＡｈ）を用いて再度ステップ２
０６およびステップ２０８を行う。そして、このデータ
（ＡＡｈ）に基づくアドレス領域（＊＊ｈ）からの出力
結果が第２のテストデータ（ＡＡｈ）と不一致の場合に
は、データ比較手段１１０は警告を発してメモリ監視の
動作を停止する（以上、第２のメモリ監視）。
【００１６】アドレス領域（＊＊ｈ）からの出力結果が
第２のテストデータ（ＡＡｈ）と一致した場合には、再
度全テストが終了したか否かを検討する（２１０）。本
実施の形態では、テスト回数の合計を２回に設定してい
るため、以上でテストは終了となリ、次のステップ２１
２へ進む。ステップ２１２では、読み出し制御手段１０
６の指示により監視対象メモリ１１２のアドレス領域
（＊＊ｈ）に対してステップ２０２において退避レジス
タ１０８へ一時的に退避させたデータの書き込み／読み
出しを行う。そして、データ比較手段１１０においてア
ドレス領域（＊＊ｈ）からの出力結果とステップ２０２
において退避レジスタ１０８へ一時的に退避させたデー
タとの比較を行う（２１４）。ここで、アドレス領域
（＊＊ｈ）からの出力結果がステップ２０２において退
避レジスタ１０８へ一時的に退避させたデータと不一致
の場合には、データ比較手段１１０は警告を発してメモ
リ監視の動作を停止する（第３のメモリ監視）。それら
が、一致した場合は、アドレス領域（＊＊ｈ）における
データの書き込み／読み出しが正常に機能していること
が確認される。そして、退避させたデータをアドレス領
域（＊＊ｈ）へ戻し、アドレス領域（＊＊ｈ）のメモリ
監視は終了する。
第２のテストデータ（ＡＡｈ）と一致した場合には、再
度全テストが終了したか否かを検討する（２１０）。本
実施の形態では、テスト回数の合計を２回に設定してい
るため、以上でテストは終了となリ、次のステップ２１
２へ進む。ステップ２１２では、読み出し制御手段１０
６の指示により監視対象メモリ１１２のアドレス領域
（＊＊ｈ）に対してステップ２０２において退避レジス
タ１０８へ一時的に退避させたデータの書き込み／読み
出しを行う。そして、データ比較手段１１０においてア
ドレス領域（＊＊ｈ）からの出力結果とステップ２０２
において退避レジスタ１０８へ一時的に退避させたデー
タとの比較を行う（２１４）。ここで、アドレス領域
（＊＊ｈ）からの出力結果がステップ２０２において退
避レジスタ１０８へ一時的に退避させたデータと不一致
の場合には、データ比較手段１１０は警告を発してメモ
リ監視の動作を停止する（第３のメモリ監視）。それら
が、一致した場合は、アドレス領域（＊＊ｈ）における
データの書き込み／読み出しが正常に機能していること
が確認される。そして、退避させたデータをアドレス領
域（＊＊ｈ）へ戻し、アドレス領域（＊＊ｈ）のメモリ
監視は終了する。
【００１７】この後、アドレス領域決定手段１０２のカ
ウンタを＋１インクリメントして上記ステップ２００な
いしステップ２１４を行い、次のアドレス領域に対する
メモリ監視を行う。これを全てのアドレス領域に対して
行うことにより、監視対象メモリ１１２全体のメモリ監
視が終了する。
ウンタを＋１インクリメントして上記ステップ２００な
いしステップ２１４を行い、次のアドレス領域に対する
メモリ監視を行う。これを全てのアドレス領域に対して
行うことにより、監視対象メモリ１１２全体のメモリ監
視が終了する。
【００１８】次に、本発明のメモリ監視方法を行うタイ
ミングについて説明する。通常は、図１に示した構成に
おいて、監視対象メモリ１１２に書き込まれたデータを
用いて機能制御部は動作している。そこで、本発明で
は、監視対象メモリ１１２の監視を、以下のようなタイ
ミングで行う。
ミングについて説明する。通常は、図１に示した構成に
おいて、監視対象メモリ１１２に書き込まれたデータを
用いて機能制御部は動作している。そこで、本発明で
は、監視対象メモリ１１２の監視を、以下のようなタイ
ミングで行う。
【００１９】図３は、本発明のメモリ監視方法を行うタ
イミングを示す図である。例えば、前記機能制御部が周
期Ｘで動作しているとすると、本発明の方法は周期Ｘ中
の前記機能制御部のアイドリング時に実行される。前記
機能制御部では、各機能動作（例えば、機能Ａないし機
能Ｄ）が周期Ｘ中等しい間隔で実行されるようにすると
よい。こうすることで、前述のように１つのアドレス領
域に対し３段階のメモリ監視を行う本発明では、各アイ
ドリング時に行われるメモリ監視をそれぞれの段階に分
けて行うことも可能になる。本発明の装置では、前記機
能処理部のアイドリング時に自律的にメモリ監視が実行
されることが好ましい。
イミングを示す図である。例えば、前記機能制御部が周
期Ｘで動作しているとすると、本発明の方法は周期Ｘ中
の前記機能制御部のアイドリング時に実行される。前記
機能制御部では、各機能動作（例えば、機能Ａないし機
能Ｄ）が周期Ｘ中等しい間隔で実行されるようにすると
よい。こうすることで、前述のように１つのアドレス領
域に対し３段階のメモリ監視を行う本発明では、各アイ
ドリング時に行われるメモリ監視をそれぞれの段階に分
けて行うことも可能になる。本発明の装置では、前記機
能処理部のアイドリング時に自律的にメモリ監視が実行
されることが好ましい。
【００２０】以上説明したように、本発明ではパリティ
演算やＣＲＣ演算が不要であるため、この分だけハード
ウェアの規模を縮小できる。また、本発明ではハードウ
ェア等のアイドリング時にメモリ監視が行われるので、
メモリ監視のために要する時間をさらに設ける必要はな
く、効率のよいメモリ監視が可能になる。
演算やＣＲＣ演算が不要であるため、この分だけハード
ウェアの規模を縮小できる。また、本発明ではハードウ
ェア等のアイドリング時にメモリ監視が行われるので、
メモリ監視のために要する時間をさらに設ける必要はな
く、効率のよいメモリ監視が可能になる。
【００２１】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基づいてそ
の変更、改良等が可能であることは明らかである。例え
ば、本発明の装置は、冗長構成のハードウェアやファー
ムウェアにも適用することが可能である。
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基づいてそ
の変更、改良等が可能であることは明らかである。例え
ば、本発明の装置は、冗長構成のハードウェアやファー
ムウェアにも適用することが可能である。
【００２２】
【発明の効果】以上の如く本発明によれば、小規模なハ
ードウェアで効率のよいメモリ監視が可能なメモリ監視
装置および方法が提供できる。
ードウェアで効率のよいメモリ監視が可能なメモリ監視
装置および方法が提供できる。
【図１】本発明のメモリ監視装置の構成を示すブロック
図である。
図である。
【図２】本発明のメモリ監視方法を行う手順を示すフロ
ーチャートである。
ーチャートである。
【図３】本発明のメモリ監視方法を行うタイミングを示
す図である。
す図である。
【図４】従来のメモリ監視装置の例を説明するための図
である。
である。
【図５】従来のメモリ監視装置の例を説明するための図
である。
である。
【図６】従来のメモリ監視装置の例を説明するための図
である。
である。
１００ メモリ監視装置 １０２ アドレス領域決定手段 １０４ データ生成手段 １０６ データ書き込み／読み出し制御手段 １０８ 退避レジスタ １１０ データ比較手段 １１２ 監視対象メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/00 ３０１ Ｇ０１Ｒ 31/28 Ｂ Ｄ Ｈ Ｆターム(参考） 2G132 AA08 AB20 AC03 AE14 AE18 AE22 AG08 AH02 AL12 5B018 GA03 HA01 KA02 KA03 QA04 5B065 BA01 CC03 CC08 CE11 EC01 EK03 5B083 BB06 CC06 CE02 EE03 EE08
Claims (6)
- 【請求項１】 監視対象メモリのテストを行うアドレス
領域を決定するアドレス領域決定手段と、 前記監視対象メモリのテストを行うアドレス領域に書き
込まれているデータを一時的に記憶する退避レジスタ
と、 前記データおよびテストデータを前記監視対象メモリの
当該アドレス領域に対し書き込み／読み出しする処理を
制御するデータ書き込み／読み出し制御手段と、 前記テストデータと、このテストデータを用いた前記監
視対象メモリの当該アドレス領域に対する書き込み／読
み出し処理後の出力結果との一致・不一致を判断するデ
ータ比較手段と、を含んで構成されていることを特徴と
するメモリ監視装置。 - 【請求項２】 前記監視対象メモリのアドレス領域に書
き込むテストデータを生成するデータ生成手段を備えて
いることを特徴とする請求項１に記載のメモリ監視装
置。 - 【請求項３】 前記データ比較手段は、比較したデータ
の不一致を検出した場合には警告を発する機能を備えて
いることを特徴とする請求項１または２に記載のメモリ
監視装置。 - 【請求項４】 監視対象メモリの任意のアドレス領域に
書き込まれているデータを前記退避レジスタへ退避させ
るステップと、 テストデータを前記監視対象メモリの当該アドレス領域
に対し書き込み／読み出しする処理を行うステップと、 前記テストデータと、このテストデータの前記監視対象
メモリの当該アドレス領域に対する書き込み／読み出し
処理後の出力結果との一致・不一致を判断するステップ
と、を含むことを特徴とする請求項１ないし３の何れか
に記載の装置を用いたメモリ監視方法。 - 【請求項５】 メモリ監視のためのテストデータを生成
するステップを含むことを特徴とする請求項４に記載の
メモリ監視方法。 - 【請求項６】 請求項４または５に記載のメモリ監視方
法は、前記監視対象メモリが接続されているハードウェ
アまたはファームウェアの機能制御手段のアイドリング
時に行うようにしたことを特徴とするメモリ監視方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001041090A JP2002244934A (ja) | 2001-02-19 | 2001-02-19 | メモリ監視装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001041090A JP2002244934A (ja) | 2001-02-19 | 2001-02-19 | メモリ監視装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002244934A true JP2002244934A (ja) | 2002-08-30 |
Family
ID=18903584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001041090A Pending JP2002244934A (ja) | 2001-02-19 | 2001-02-19 | メモリ監視装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002244934A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285807A (ja) * | 2005-04-04 | 2006-10-19 | Nec Corp | 記憶装置の試験方法及び装置 |
| CN100348991C (zh) * | 2003-08-25 | 2007-11-14 | 英业达股份有限公司 | 记忆体组装状态的自动化检查方法 |
| US7624301B2 (en) | 2005-03-28 | 2009-11-24 | Fujitsu Limited | Method and apparatus for identifying failure module |
| JP2011176825A (ja) * | 2010-02-25 | 2011-09-08 | Samsung Electronics Co Ltd | メモリシステム及びそのデータ処理方法 |
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