JP2002215471A - メモリポート、記憶装置、情報処理システム - Google Patents
メモリポート、記憶装置、情報処理システムInfo
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- JP2002215471A JP2002215471A JP2001011012A JP2001011012A JP2002215471A JP 2002215471 A JP2002215471 A JP 2002215471A JP 2001011012 A JP2001011012 A JP 2001011012A JP 2001011012 A JP2001011012 A JP 2001011012A JP 2002215471 A JP2002215471 A JP 2002215471A
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Abstract
(57)【要約】
【課題】 ＲＡＭ不良を検出するには単体テストの試験
パタンに大きく依存し、全てを網羅する試験パタンを作
ることが出来ない。試験パタンで全てを網羅していない
場合、単体テストでパスするが、システムとして運用す
ると試験パタンでもれていたアクセスパタンが発生する
と訂正不能エラーを検出しダウンしてしまうため、訂正
不能エラーとなる原因を迅速かつ効率よく解析する必要
がある。 【解決手段】 上位装置が接続されない場合でもリクエ
スト選択部１１２を介し擬似リクエストを記憶部１１８
に対し発行することが出来る擬似リクエスト生成部１２
と、記憶部１１８よりデータを読み出した際にリードデ
ータ制御部１１９により訂正不能が検出されたステージ
の前後、複数のステージ分をトリガ信号１１５３により
トレースする機能をもつトレーサ部１１５と、訂正不能
エラー等のトリガ条件からトリガ信号１１５３を生成す
るトリガ条件部１１３を具備する。
パタンに大きく依存し、全てを網羅する試験パタンを作
ることが出来ない。試験パタンで全てを網羅していない
場合、単体テストでパスするが、システムとして運用す
ると試験パタンでもれていたアクセスパタンが発生する
と訂正不能エラーを検出しダウンしてしまうため、訂正
不能エラーとなる原因を迅速かつ効率よく解析する必要
がある。 【解決手段】 上位装置が接続されない場合でもリクエ
スト選択部１１２を介し擬似リクエストを記憶部１１８
に対し発行することが出来る擬似リクエスト生成部１２
と、記憶部１１８よりデータを読み出した際にリードデ
ータ制御部１１９により訂正不能が検出されたステージ
の前後、複数のステージ分をトリガ信号１１５３により
トレースする機能をもつトレーサ部１１５と、訂正不能
エラー等のトリガ条件からトリガ信号１１５３を生成す
るトリガ条件部１１３を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶装置の障害検
出に関し、特にＲＡＭ（Ramdom Access Memory）不良解
析のための情報をハードウエア上に採取し、それを元に
擬似リクエストを発生させることにより記憶装置内のＲ
ＡＭ不良の波及範囲を特定することが可能な記憶装置に
関する。
出に関し、特にＲＡＭ（Ramdom Access Memory）不良解
析のための情報をハードウエア上に採取し、それを元に
擬似リクエストを発生させることにより記憶装置内のＲ
ＡＭ不良の波及範囲を特定することが可能な記憶装置に
関する。
【０００２】
【従来の技術】近年、ＲＡＭ（Ramdom Access Memory）
等を使用した大型コンピュータの記憶装置は、大容量
化、高速化が要求され、同時に高い信頼性も要求されて
いる。そのため記憶装置にはデータ訂正、訂正不能エラ
ー検出を行うＥＣＣ回路を備えデータ化けを未然に防ぎ
期待した読み出しデータを上位装置に送出し信頼性の向
上を実現している。しかしながら、ＲＡＭの大容量化、
高速化、制御の複雑化により、ＲＡＭ不良はアクセスパ
タンに依存する傾向が強くなってきている。そのため障
害発生時のアクセスパタンを見つけ出すまでの解析に時
間が掛かり、さらに試験プログラム作成への反映にも時
間が掛かっている。
等を使用した大型コンピュータの記憶装置は、大容量
化、高速化が要求され、同時に高い信頼性も要求されて
いる。そのため記憶装置にはデータ訂正、訂正不能エラ
ー検出を行うＥＣＣ回路を備えデータ化けを未然に防ぎ
期待した読み出しデータを上位装置に送出し信頼性の向
上を実現している。しかしながら、ＲＡＭの大容量化、
高速化、制御の複雑化により、ＲＡＭ不良はアクセスパ
タンに依存する傾向が強くなってきている。そのため障
害発生時のアクセスパタンを見つけ出すまでの解析に時
間が掛かり、さらに試験プログラム作成への反映にも時
間が掛かっている。
【０００３】特開平４−２９７９３３号公報「障害解析
支援装置」には、プログラム割り込み発生時に、ステー
ジ・トレーサの更新を一時的に保留するハードウエア制
御情報を設定して、試験プログラムを起動させ、被テス
ト命令列実行中にプログラム割り込みが発生すると、そ
のプログラム割り込みによる各種データおよびレジスタ
等の妥当性テストを行い、不良と判定されたときトレー
ス情報をログ採取しテスト続行する障害解析支援装置が
開示されている。
支援装置」には、プログラム割り込み発生時に、ステー
ジ・トレーサの更新を一時的に保留するハードウエア制
御情報を設定して、試験プログラムを起動させ、被テス
ト命令列実行中にプログラム割り込みが発生すると、そ
のプログラム割り込みによる各種データおよびレジスタ
等の妥当性テストを行い、不良と判定されたときトレー
ス情報をログ採取しテスト続行する障害解析支援装置が
開示されている。
【０００４】
【発明が解決しようとする課題】従来、ＲＡＭの不良は
ＲＡＭの単体テストである程度は検出することが出来て
きたが近年の大容量化、高速化、制御の複雑化によりＲ
ＡＭ不良を検出するには単体テストの試験パタンに大き
く依存しているが全てを網羅する試験パタンをなかなか
作ることが出来ない。したがって、試験パタンで全てを
網羅していない場合、単体テストでパスするが、製造後
システムとして運用すると試験パタンでもれていたアク
セスパタンが発生すると訂正不能エラーを検出しシステ
ムダウンしてしまうケースが少なくない。その訂正不能
エラーとなる原因をいかに迅速かつ効率よく解析するか
が必要である。
ＲＡＭの単体テストである程度は検出することが出来て
きたが近年の大容量化、高速化、制御の複雑化によりＲ
ＡＭ不良を検出するには単体テストの試験パタンに大き
く依存しているが全てを網羅する試験パタンをなかなか
作ることが出来ない。したがって、試験パタンで全てを
網羅していない場合、単体テストでパスするが、製造後
システムとして運用すると試験パタンでもれていたアク
セスパタンが発生すると訂正不能エラーを検出しシステ
ムダウンしてしまうケースが少なくない。その訂正不能
エラーとなる原因をいかに迅速かつ効率よく解析するか
が必要である。
【０００５】特開平４−２９７９３３号公報「障害解析
支援装置」は、擬似リクエストを発生させてトレースす
ることはできない。
支援装置」は、擬似リクエストを発生させてトレースす
ることはできない。
【０００６】本発明の目的はこのような従来の課題を解
決し、訂正不能エラーが発生した瞬間の前後、複数のス
テージ分をステージトレーサにより採取し、採取したト
レース情報を記憶装置自身でリクエスト生成し、障害ポ
ート以外へのＲＡＭアクセスを実施することによりＲＡ
Ｍ不良波及範囲の特定が行うことが可能な記憶装置を提
供することである。
決し、訂正不能エラーが発生した瞬間の前後、複数のス
テージ分をステージトレーサにより採取し、採取したト
レース情報を記憶装置自身でリクエスト生成し、障害ポ
ート以外へのＲＡＭアクセスを実施することによりＲＡ
Ｍ不良波及範囲の特定が行うことが可能な記憶装置を提
供することである。
【０００７】
【課題を解決するための手段】本発明第一のメモリポー
トは、上位装置からのリクエストと擬似リクエスト生成
部からのリクエストを選択するリクエスト選択部と、前
記リクエストを受け付け、動作指示コマンドに従い記憶
制御部にライト動作条件、リード動作条件、または、リ
フレッシュ動作条件とアドレスを出力し、前記ライト動
作条件の場合はライトデータ制御部にライトデータを出
力するリクエスト受付部と、前記動作条件に従い記憶部
に制御信号を出力する記憶制御部と、ライトデータから
チェックビットを生成し、前記記憶部に前記ライトデー
タと前記チェックビットを出力するライトデータ制御部
と、前記記憶部からリードデータを読み出し前記リード
データのエラーの検出を行うリードデータ制御部と、前
記メモリポートへのリクエストをトレースするトレーサ
部と、特定の条件が発生した時に前記リクエストを前記
トレース部へトレースするトリガ条件部を有する。
トは、上位装置からのリクエストと擬似リクエスト生成
部からのリクエストを選択するリクエスト選択部と、前
記リクエストを受け付け、動作指示コマンドに従い記憶
制御部にライト動作条件、リード動作条件、または、リ
フレッシュ動作条件とアドレスを出力し、前記ライト動
作条件の場合はライトデータ制御部にライトデータを出
力するリクエスト受付部と、前記動作条件に従い記憶部
に制御信号を出力する記憶制御部と、ライトデータから
チェックビットを生成し、前記記憶部に前記ライトデー
タと前記チェックビットを出力するライトデータ制御部
と、前記記憶部からリードデータを読み出し前記リード
データのエラーの検出を行うリードデータ制御部と、前
記メモリポートへのリクエストをトレースするトレーサ
部と、特定の条件が発生した時に前記リクエストを前記
トレース部へトレースするトリガ条件部を有する。
【０００８】本発明第二のメモリポートは、本発明第一
のメモリポートであって前記トレーサ部は、前記エラー
が検出された前後の前記アドレスと前記ライト動作条
件、前記リード動作条件、または前記リフレッシュ動作
条件を前記トリガ条件部からのトリガ信号により前記ト
レース部へトレースする。
のメモリポートであって前記トレーサ部は、前記エラー
が検出された前後の前記アドレスと前記ライト動作条
件、前記リード動作条件、または前記リフレッシュ動作
条件を前記トリガ条件部からのトリガ信号により前記ト
レース部へトレースする。
【０００９】本発明第三のメモリポートは、本発明第一
または二のメモリポートであって前記トリガ条件部は、
訂正不能エラー信号、訂正可能エラー信号、記憶装置内
エラー信号の論理和をトリガ信号として生成する。
または二のメモリポートであって前記トリガ条件部は、
訂正不能エラー信号、訂正可能エラー信号、記憶装置内
エラー信号の論理和をトリガ信号として生成する。
【００１０】本発明第一の記憶装置は、複数の本発明第
一,二または三のメモリポートと擬似リクエスト生成部
と障害ポート選択部を有する記憶装置であって、前記擬
似リクエスト生成部は前記メモリポート内でエラーが検
出されたときに前記トレーサ部内の前記動作条件を読み
出し擬似リクエストを生成し、前記障害ポート選択部は
前記擬似リクエストを所定の前記メモリポートに対し発
行する。
一,二または三のメモリポートと擬似リクエスト生成部
と障害ポート選択部を有する記憶装置であって、前記擬
似リクエスト生成部は前記メモリポート内でエラーが検
出されたときに前記トレーサ部内の前記動作条件を読み
出し擬似リクエストを生成し、前記障害ポート選択部は
前記擬似リクエストを所定の前記メモリポートに対し発
行する。
【００１１】本発明第二の記憶装置は、複数の本発明第
一,二または三のメモリポートと擬似リクエスト生成部
と障害ポート選択部を有する記憶装置であって、前記記
憶装置は診断装置に接続され、前記診断装置の指示によ
り、前記擬似リクエスト生成部は前記メモリポート内で
エラーが検出されたときに前記トレーサ部内の前記動作
条件を読み出し擬似リクエストを生成し、前記診断装置
の指示により、前記障害ポート選択部は前記擬似リクエ
ストを所定の前記メモリポートに対し発行する。
一,二または三のメモリポートと擬似リクエスト生成部
と障害ポート選択部を有する記憶装置であって、前記記
憶装置は診断装置に接続され、前記診断装置の指示によ
り、前記擬似リクエスト生成部は前記メモリポート内で
エラーが検出されたときに前記トレーサ部内の前記動作
条件を読み出し擬似リクエストを生成し、前記診断装置
の指示により、前記障害ポート選択部は前記擬似リクエ
ストを所定の前記メモリポートに対し発行する。
【００１２】本発明の情報処理システムは、演算処理装
置と入出力処理装置と本発明第一または二の記憶装置が
ネットワークにより接続した。
置と入出力処理装置と本発明第一または二の記憶装置が
ネットワークにより接続した。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態による記憶装置について詳細に説明する。図１
は、本発明による記憶装置の構成を示すブロック図であ
る。本発明の実施形態による記憶装置１は、複数の各メ
モリポート１１にリクエスト入力端１０１、リクエスト
受付部１１４、記憶制御部１１６、ライトデータ制御部
１１７、記憶部１１８、リードデータ制御部１１９、リ
プライデータ出力端１０２を有する記憶装置１におい
て、全メモリポート１１共通の擬似リクエスト生成部１
２、障害ポート選択部１０と、各メモリポート１１にリ
クエスト選択部１１２、トリガ条件部１１３、トレーサ
部１１５を有する。
施形態による記憶装置について詳細に説明する。図１
は、本発明による記憶装置の構成を示すブロック図であ
る。本発明の実施形態による記憶装置１は、複数の各メ
モリポート１１にリクエスト入力端１０１、リクエスト
受付部１１４、記憶制御部１１６、ライトデータ制御部
１１７、記憶部１１８、リードデータ制御部１１９、リ
プライデータ出力端１０２を有する記憶装置１におい
て、全メモリポート１１共通の擬似リクエスト生成部１
２、障害ポート選択部１０と、各メモリポート１１にリ
クエスト選択部１１２、トリガ条件部１１３、トレーサ
部１１５を有する。
【００１４】つまり、記憶装置１は、各メモリポート１
１にリクエスト入力端１０１、リクエスト受付部１１
４、記憶制御部１１６、ライトデータ制御部１１７、記
憶部１１８、リードデータ制御部１１９、リプライデー
タ出力端１０２を基本構成とし、訂正不能エラーが発生
した各メモリポート１１のトレーサ部１１５内のトレー
ス情報を元にリクエストパタンを生成し試験するための
全メモリポート１１共通の擬似リクエスト生成部１２、
障害ポート選択部１０と、各メモリポート１１にリクエ
スト選択部１１２、トリガ条件部１１３、トレーサ部１
１５を設けている点が特徴である。
１にリクエスト入力端１０１、リクエスト受付部１１
４、記憶制御部１１６、ライトデータ制御部１１７、記
憶部１１８、リードデータ制御部１１９、リプライデー
タ出力端１０２を基本構成とし、訂正不能エラーが発生
した各メモリポート１１のトレーサ部１１５内のトレー
ス情報を元にリクエストパタンを生成し試験するための
全メモリポート１１共通の擬似リクエスト生成部１２、
障害ポート選択部１０と、各メモリポート１１にリクエ
スト選択部１１２、トリガ条件部１１３、トレーサ部１
１５を設けている点が特徴である。
【００１５】次に、上記構成における本発明の実施形態
による記憶装置のシステム内の位置について説明する。
図２は、本発明実施形態の記憶装置１を有する情報処理
システムの構成を示すブロック図である。記憶装置１
は、診断装置２に接続され障害発生時や診断時にシステ
ムからの切り離し、擬似障害リクエストの発生と指示を
受ける。また、記憶装置１は、通常動作時にネットワー
ク４を介して演算処理装置３、入出力装置５と接続さ
れ、命令とデータの交換を行い情報処理を実行する。
による記憶装置のシステム内の位置について説明する。
図２は、本発明実施形態の記憶装置１を有する情報処理
システムの構成を示すブロック図である。記憶装置１
は、診断装置２に接続され障害発生時や診断時にシステ
ムからの切り離し、擬似障害リクエストの発生と指示を
受ける。また、記憶装置１は、通常動作時にネットワー
ク４を介して演算処理装置３、入出力装置５と接続さ
れ、命令とデータの交換を行い情報処理を実行する。
【００１６】診断装置２は、トレーサ部１１５内のトレ
ース情報を元にリクエストパタンを生成し試験するため
の全メモリポート１１共通の擬似リクエスト生成部１
２、障害ポート選択部１０と、各メモリポート１１にリ
クエスト選択部１１２、トリガ条件部１１３、トレーサ
部１１５を制御する。
ース情報を元にリクエストパタンを生成し試験するため
の全メモリポート１１共通の擬似リクエスト生成部１
２、障害ポート選択部１０と、各メモリポート１１にリ
クエスト選択部１１２、トリガ条件部１１３、トレーサ
部１１５を制御する。
【００１７】次に、上記構成における本発明の実施形態
による記憶装置１の動作について説明する。各メモリポ
ート１１のリクエスト選択部１１２は、システム運用上
は上位装置である演算処理装置３または入出力装置５か
らネットワーク４を介して各メモリポート１１に対応し
たリクエストを受け付ける。これら動作指示コマンド、
アドレス、ライトデータ等のリクエストは、リクエスト
入力端１０１側からリクエスト受付部１１４に入力され
る。
による記憶装置１の動作について説明する。各メモリポ
ート１１のリクエスト選択部１１２は、システム運用上
は上位装置である演算処理装置３または入出力装置５か
らネットワーク４を介して各メモリポート１１に対応し
たリクエストを受け付ける。これら動作指示コマンド、
アドレス、ライトデータ等のリクエストは、リクエスト
入力端１０１側からリクエスト受付部１１４に入力され
る。
【００１８】リクエスト受付部１１４では、動作指示コ
マンドに従い記憶制御部１１６にライト動作条件、リー
ド動作条件、または、リフレッシュ動作条件と各動作に
必要なアドレスを出力し、ライト動作条件の場合はライ
トデータ制御部１１７にライトデータを出力する。動作
条件とは、ブロックリード、パーシャルライト等の記憶
装置１の動作を指示する。記憶制御部１１６では、受け
取った動作条件に従い記憶部１１８に制御信号を出力
し、また、ライトデータ制御部１１７では、受け付けた
ライトデータからＥＣＣコードに従いチェックビットを
生成し、同じく記憶部１１８にライトデータとチェック
ビットを出力する。また、リード動作の場合は、記憶部
１１８よりリードデータが出力され、リードデータ制御
部１１９に入力後、ＲＡＭ故障等により期待したデータ
が読み出されなかった場合には、リードデータ制御部１
１９内のＥＣＣ回路によりデータの訂正もしくは訂正不
能エラーの検出を行いリプライデータ出力端１０２より
リプライデータを出力する。システム運用中はおもに以
上の動作を行っている。
マンドに従い記憶制御部１１６にライト動作条件、リー
ド動作条件、または、リフレッシュ動作条件と各動作に
必要なアドレスを出力し、ライト動作条件の場合はライ
トデータ制御部１１７にライトデータを出力する。動作
条件とは、ブロックリード、パーシャルライト等の記憶
装置１の動作を指示する。記憶制御部１１６では、受け
取った動作条件に従い記憶部１１８に制御信号を出力
し、また、ライトデータ制御部１１７では、受け付けた
ライトデータからＥＣＣコードに従いチェックビットを
生成し、同じく記憶部１１８にライトデータとチェック
ビットを出力する。また、リード動作の場合は、記憶部
１１８よりリードデータが出力され、リードデータ制御
部１１９に入力後、ＲＡＭ故障等により期待したデータ
が読み出されなかった場合には、リードデータ制御部１
１９内のＥＣＣ回路によりデータの訂正もしくは訂正不
能エラーの検出を行いリプライデータ出力端１０２より
リプライデータを出力する。システム運用中はおもに以
上の動作を行っている。
【００１９】次にリクエストのトレースについて説明す
る。情報処理システムを運用中に、たとえばメモリポー
ト０１３のリードデータ制御部１１９でリードデータを
受け付けた際にリードデータ制御部１１９内のＥＣＣ回
路で訂正不能エラーを検出した場合は、訂正不能エラー
信号がメモリポート０１３のトリガ条件部１１３に出力
され、トリガ条件部１１３からはトリガ信号１１５３が
メモリポート０１３のトレーサ部１１５に出力される。
る。情報処理システムを運用中に、たとえばメモリポー
ト０１３のリードデータ制御部１１９でリードデータを
受け付けた際にリードデータ制御部１１９内のＥＣＣ回
路で訂正不能エラーを検出した場合は、訂正不能エラー
信号がメモリポート０１３のトリガ条件部１１３に出力
され、トリガ条件部１１３からはトリガ信号１１５３が
メモリポート０１３のトレーサ部１１５に出力される。
【００２０】図３は、本発明実施形態の記憶装置におけ
るトレーサ部１１５の各レジスタ１１５１上部に繋がる
セレクタ１１５２とトレーサ部１１５のステージ構成を
示すブロック図である。トレーサ部１１５では、リクエ
スト受付部１１４より受け付けた各種動作条件（アドレ
ス、ライト条件、リード条件、リフレッシュ条件等）を
ステージ０のレジスタ１１５１で受け取り、記憶装置１
内のクロック周期に合わせステージ１→ステージ２…と
レジスタ１１５１の内容が移動していきステージｎのレ
ジスタ１１５１は後続の各種動作条件信号に書き潰さ
れ、記憶装置１内でみるとトレーサ１１５部にはステー
ジ０が最新の各種動作条件となりステージｎでは最新の
各種動作条件信号からｎステージ前の各種動作条件が常
に格納されている。
るトレーサ部１１５の各レジスタ１１５１上部に繋がる
セレクタ１１５２とトレーサ部１１５のステージ構成を
示すブロック図である。トレーサ部１１５では、リクエ
スト受付部１１４より受け付けた各種動作条件（アドレ
ス、ライト条件、リード条件、リフレッシュ条件等）を
ステージ０のレジスタ１１５１で受け取り、記憶装置１
内のクロック周期に合わせステージ１→ステージ２…と
レジスタ１１５１の内容が移動していきステージｎのレ
ジスタ１１５１は後続の各種動作条件信号に書き潰さ
れ、記憶装置１内でみるとトレーサ１１５部にはステー
ジ０が最新の各種動作条件となりステージｎでは最新の
各種動作条件信号からｎステージ前の各種動作条件が常
に格納されている。
【００２１】各レジスタ１１５１上部に繋がるセレクタ
１１５２は、通常、前のステージのレジスタ１１５１を
選択している。トリガ条件が成立した場合のみトリガ信
号１１５３により自身のレジスタ１１５１を選択するこ
とによりエラー発生前後の各種動作条件（アドレス、ラ
イト条件、リード条件、リフレッシュ条件等）を保持す
る。
１１５２は、通常、前のステージのレジスタ１１５１を
選択している。トリガ条件が成立した場合のみトリガ信
号１１５３により自身のレジスタ１１５１を選択するこ
とによりエラー発生前後の各種動作条件（アドレス、ラ
イト条件、リード条件、リフレッシュ条件等）を保持す
る。
【００２２】トレーサ部１１５でトリガ信号１１５３を
受け付けると各レジスタ１１５１上部に繋がるセレクタ
１１５２がトリガ信号１１５３により自身のレジスタ１
１５１を選択することにより訂正不能エラー発生時の前
後の各種動作条件をレジスタ１１５１に保持する。ま
た、各ステージのレジスタ１１５１内の各種動作条件は
擬似リクエスト生成部１２と接続されている。
受け付けると各レジスタ１１５１上部に繋がるセレクタ
１１５２がトリガ信号１１５３により自身のレジスタ１
１５１を選択することにより訂正不能エラー発生時の前
後の各種動作条件をレジスタ１１５１に保持する。ま
た、各ステージのレジスタ１１５１内の各種動作条件は
擬似リクエスト生成部１２と接続されている。
【００２３】以上の動作は、障害の発生したメモリポー
ト０１３のみに行われその他のメモリポート１１のトリ
ガ条件部１１３、トレーサ部１１５の動作は行われな
い。システムとしては訂正不能エラーが検出されたこと
によりシステムダウンとなる。診断装置２は、診断装置
入出力端１０９からどのメモリポート１１でエラーが発
生したかを認識し、各ステージのトレース情報である各
種動作条件を読み出し試験パタンへのフィードバックを
行う。
ト０１３のみに行われその他のメモリポート１１のトリ
ガ条件部１１３、トレーサ部１１５の動作は行われな
い。システムとしては訂正不能エラーが検出されたこと
によりシステムダウンとなる。診断装置２は、診断装置
入出力端１０９からどのメモリポート１１でエラーが発
生したかを認識し、各ステージのトレース情報である各
種動作条件を読み出し試験パタンへのフィードバックを
行う。
【００２４】次に擬似リクエストの発生について述べ
る。システムダウンとなった後、診断装置２は記憶装置
１をシステムからの切り離しを行い、外部から障害ポー
ト選択部１０へメモリポート０１３を選択する信号を発
行し、メモリポート０１３内のトレーサ部１１５内各ス
テージ情報が擬似リクエスト生成部１２へ入力される。
その後、診断装置２は擬似リクエスト生成部１２に擬似
リクエスト発行命令を指示し、トレーサ部１１５のｎス
テージ番目の各種動作条件からクロック周期毎にｎ−１
ステージ番目→ｎ−２ステージ番目…と、記憶装置１内
で受け付けたリクエスト履歴の古い順番に従い、システ
ム運用時に記憶装置１内に入力されるリクエストと同フ
ォーマットに変換した擬似リクエストを記憶装置１へ発
行する。
る。システムダウンとなった後、診断装置２は記憶装置
１をシステムからの切り離しを行い、外部から障害ポー
ト選択部１０へメモリポート０１３を選択する信号を発
行し、メモリポート０１３内のトレーサ部１１５内各ス
テージ情報が擬似リクエスト生成部１２へ入力される。
その後、診断装置２は擬似リクエスト生成部１２に擬似
リクエスト発行命令を指示し、トレーサ部１１５のｎス
テージ番目の各種動作条件からクロック周期毎にｎ−１
ステージ番目→ｎ−２ステージ番目…と、記憶装置１内
で受け付けたリクエスト履歴の古い順番に従い、システ
ム運用時に記憶装置１内に入力されるリクエストと同フ
ォーマットに変換した擬似リクエストを記憶装置１へ発
行する。
【００２５】この時、擬似リクエスト発行命令は同時に
リクエスト選択部１１２を擬似リクエスト生成部１２側
に選択するため各メモリポート１１のリクエスト受付部
１１４に擬似リクエストが入力されるが、障害を起こし
たメモリポート０１３に関しては外部から障害ポート選
択部１０へメモリポート０１３を選択する信号によりマ
スクが掛かりメモリポート０１３内のリクエスト選択部
１１２はシステム運用時と同じリクエスト入力端１０１
側を選択したままとなりメモリポート０１３には擬似リ
クエストが入力されない。メモリポート０１３以外の各
メモリポート１１に擬似リクエストが受け付けられ訂正
不能エラーが発生するかどうかの試験が行われる。ここ
では、例としてメモリポート０１３について説明した
が、その他のメモリポート１１で訂正不能エラーを検出
した場合でも同様な動作を行う。
リクエスト選択部１１２を擬似リクエスト生成部１２側
に選択するため各メモリポート１１のリクエスト受付部
１１４に擬似リクエストが入力されるが、障害を起こし
たメモリポート０１３に関しては外部から障害ポート選
択部１０へメモリポート０１３を選択する信号によりマ
スクが掛かりメモリポート０１３内のリクエスト選択部
１１２はシステム運用時と同じリクエスト入力端１０１
側を選択したままとなりメモリポート０１３には擬似リ
クエストが入力されない。メモリポート０１３以外の各
メモリポート１１に擬似リクエストが受け付けられ訂正
不能エラーが発生するかどうかの試験が行われる。ここ
では、例としてメモリポート０１３について説明した
が、その他のメモリポート１１で訂正不能エラーを検出
した場合でも同様な動作を行う。
【００２６】以上、訂正不能エラーをトリガ信号１１５
３とした場合について説明してきたが、トリガ条件部１
１３はその他機能として、訂正不能エラー信号、訂正可
能エラー信号、記憶装置１内エラー信号の論理和をトリ
ガ信号１１５３としているため、訂正可能エラーが発生
したアクセスパタンや、論理不正により記憶装置１内エ
ラーが発生した場合のアクセスパタンのデータ採取、ま
たはそのアクセスパタンにそった擬似リクエストの発行
により障害波及範囲の特定が可能となる。
３とした場合について説明してきたが、トリガ条件部１
１３はその他機能として、訂正不能エラー信号、訂正可
能エラー信号、記憶装置１内エラー信号の論理和をトリ
ガ信号１１５３としているため、訂正可能エラーが発生
したアクセスパタンや、論理不正により記憶装置１内エ
ラーが発生した場合のアクセスパタンのデータ採取、ま
たはそのアクセスパタンにそった擬似リクエストの発行
により障害波及範囲の特定が可能となる。
【００２７】
【発明の効果】以上により、訂正不能エラーが発生した
時のアクセスパタンをそのまま試験パタンとして使用す
ることが出来るため効率よく不良ＲＡＭの波及範囲の特
定ができ、アクセスパタンから不良解析の効率化を実現
することが出来る。複数ポート構成の記憶装置におい
て、訂正不能エラーが発生した時のアクセスパタンをそ
のまま試験パタンとして使用することが出来るため効率
よく不良ＲＡＭの波及範囲の特定ができ、アクセスパタ
ンから不良解析の効率化を実現することが出来る。
時のアクセスパタンをそのまま試験パタンとして使用す
ることが出来るため効率よく不良ＲＡＭの波及範囲の特
定ができ、アクセスパタンから不良解析の効率化を実現
することが出来る。複数ポート構成の記憶装置におい
て、訂正不能エラーが発生した時のアクセスパタンをそ
のまま試験パタンとして使用することが出来るため効率
よく不良ＲＡＭの波及範囲の特定ができ、アクセスパタ
ンから不良解析の効率化を実現することが出来る。
【図１】本発明実施形態の記憶装置の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明実施形態の記憶装置を有する情報処理シ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図３】本発明実施形態の記憶装置におけるトレーサ部
１１５の各レジスタ１１５１上部に繋がるセレクタ１１
５２とトレーサ部１１５のステージ構成を示すブロック
図である。
１１５の各レジスタ１１５１上部に繋がるセレクタ１１
５２とトレーサ部１１５のステージ構成を示すブロック
図である。
１ 記憶装置 ２ 診断装置 ３ 演算処理装置 ４ ネットワーク ５ 入出力装置 １０ 障害ポート選択部 １１ メモリポート １２ 擬似リクエスト生成部 １３ メモリポート０ １０１ リクエスト入力端 １０２ リプライデータ出力端 １０９ 診断装置入出力端 １１２ リクエスト選択部 １１３ トリガ条件部 １１４ リクエスト受付部 １１５ トレーサ部 １１６ 記憶制御部 １１７ ライトデータ制御部 １１８ 記憶部 １１９ リードデータ制御部 １１５２ セレクタ １１５１ レジスタ １１５３ トリガ信号
Claims (6)
- 【請求項１】 上位装置からのリクエストと擬似リクエ
スト生成部からのリクエストを選択するリクエスト選択
部と、前記リクエストを受け付け、動作指示コマンドに
従い記憶制御部にライト動作条件、リード動作条件、ま
たは、リフレッシュ動作条件とアドレスを出力し、前記
ライト動作条件の場合はライトデータ制御部にライトデ
ータを出力するリクエスト受付部と、前記動作条件に従
い記憶部に制御信号を出力する記憶制御部と、ライトデ
ータからチェックビットを生成し、前記記憶部に前記ラ
イトデータと前記チェックビットを出力するライトデー
タ制御部と、前記記憶部からリードデータを読み出し前
記リードデータのエラーの検出を行うリードデータ制御
部と、前記メモリポートへのリクエストをトレースする
トレーサ部と、特定の条件が発生した時に前記リクエス
トを前記トレース部へトレースするトリガ条件部を有す
ることを特徴とするメモリポート。 - 【請求項２】 前記トレーサ部は、前記エラーが検出さ
れた前後の前記アドレスと前記ライト動作条件、前記リ
ード動作条件、または前記リフレッシュ動作条件を前記
トリガ条件部からのトリガ信号により前記トレース部へ
トレースすることを特徴とする請求項１記載のメモリポ
ート。 - 【請求項３】 前記トリガ条件部は、訂正不能エラー信
号、訂正可能エラー信号、記憶装置内エラー信号の論理
和をトリガ信号として生成することを特徴とする請求項
１または２記載のメモリポート。 - 【請求項４】 複数の請求項１、２または３記載のメモ
リポートと擬似リクエスト生成部と障害ポート選択部を
有する記憶装置であって、前記擬似リクエスト生成部は
前記メモリポート内でエラーが検出されたときに前記ト
レーサ部内の前記動作条件を読み出し擬似リクエストを
生成し、前記障害ポート選択部は前記擬似リクエストを
所定の前記メモリポートに対し発行することを特徴とす
る記憶装置。 - 【請求項５】 複数の請求項１、２または３記載のメモ
リポートと擬似リクエスト生成部と障害ポート選択部を
有する記憶装置であって、前記記憶装置は診断装置に接
続され、前記診断装置の指示により、前記擬似リクエス
ト生成部は前記メモリポート内でエラーが検出されたと
きに前記トレーサ部内の前記動作条件を読み出し擬似リ
クエストを生成し、前記診断装置の指示により、前記障
害ポート選択部は前記擬似リクエストを所定の前記メモ
リポートに対し発行することを特徴とする記憶装置。 - 【請求項６】 演算処理装置と入出力処理装置と請求項
４または５記載の記憶装置がネットワークにより接続し
たことを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011012A JP3576978B2 (ja) | 2001-01-19 | 2001-01-19 | メモリポート、記憶装置、情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011012A JP3576978B2 (ja) | 2001-01-19 | 2001-01-19 | メモリポート、記憶装置、情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002215471A true JP2002215471A (ja) | 2002-08-02 |
| JP3576978B2 JP3576978B2 (ja) | 2004-10-13 |
Family
ID=18878206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001011012A Expired - Lifetime JP3576978B2 (ja) | 2001-01-19 | 2001-01-19 | メモリポート、記憶装置、情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3576978B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210053A (ja) * | 2007-02-23 | 2008-09-11 | Nec Corp | メモリエラーパターン記録システム、メモリエラーパターン記録方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102650154B1 (ko) | 2016-12-08 | 2024-03-22 | 삼성전자주식회사 | 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법 |
-
2001
- 2001-01-19 JP JP2001011012A patent/JP3576978B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210053A (ja) * | 2007-02-23 | 2008-09-11 | Nec Corp | メモリエラーパターン記録システム、メモリエラーパターン記録方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3576978B2 (ja) | 2004-10-13 |
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