JPS63140342A - エラ−検出回路の試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶回路等に対するエラー検出回路の試験
方式に関する。

〔従来の技術〕

従来、この種のエラー検出回路の試験は、外部から疑似
障害を発生させたうえで、主記憶装置中のプログラムに
よって動作する中央処理装置や入出力処理装置等からの
アクセス実行によってのみ可能であった。

疑似障害は、試験対象のエラー検出回路に対応する主記
憶装置内カードの端子を強制的に接地すること等により
発生させている。

〔発明が解決しようとする問題点〕

上述した従来の方式は、必ず中央処理装置等によりアク
セスを実行する必要があるため、中央処理装置等が故障
している疑いがある場合、又は中央処理装置等からのア
クセスが実行不可能な場合にはエラー検出回路の試験が
実行出来ないし、さらに、比較的繁雑で試験員には馴み
の薄い中央処理装置等の操作方法に関する特別の知識及
び操作手順を必要とするという問題点がある。

〔問題点を解決するための手段〕

本発明の方式は、所定の装置におけるエラー検出回路の
試験方式において、 エラー検出回路を試験するための疑似障害発生データが
上記装置に対する試験装置がら設定される診断レジスタ
と、 通常動作時には上記装置を使用するマスタ装置からのデ
ータ、また試験時には診断レジスタの疑似障害発生デー
タにより上記装置を動作させるのに必要な信号を発生す
る動作起動回路と、上記装置の動作により発生する内部
タイミングによって動作しエラー発生回路が発生したエ
ラーを検出するエラー発生回路ごとのエラー検出回路と
、 診断レジスタ中の疑似障害発生データによりエラー検出
の出力を抑止するエラー検出回路ごとのエラー検出抑止
回路 とを有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図を参照すると本実施例は、リクエスト受付回路５
と、コマンドデコード回路６と、疑似アクセス発生回路
７と、コマンドセット回路８と、診断レジスタ９と、３
つのエラー発生回路１０゜１１および１２と、３つのエ
ラー検出回路１３゜１４および１５と、３つのエラー検
出抑止回路１６．１７および１８と、エラーレジスタ１
つ、と、主記憶回路２０とから成る。

リフニス１〜受付回路５は、中央処理装置（以下ＣＰＵ
と記す）からのリクエスト信号１に対して主記憶回路２
０の使用状況に応じてアクセプト信号２を返送すると共
に主記憶回路２０に対するアクセス信号を発生し、コマ
ンドデコード回路６は、アクセプト信号２を受取ったＣ
ＰＵ等から入力するコマンド３を解読する。

診断レジスタ９は、試験時にサービスプロセッサ（図示
省略）から送られてくる疑似障害発生データ４を入力し
保持し、この疑似障害発生データ４により、疑似アクセ
ス発生回路７．コマンドセット回路８．エラー発生回路
１０〜１２およびエラー検出抑止回路１６〜１８に、そ
れぞれ疑似アクセス信号、疑似コマンド（解読不要）、
疑似エラー信号およびエラー検出抑止信号を供給する。

主記憶回路２０は、記憶素子群、記憶素子駆動回路、読
出しデータ増幅回路、タイミング発生回路等を含む。

エラー発生回路１０〜１２は、主記憶回路２０における
、アクセス信号または疑似アクセス信号に対する応答の
結果により、たとえば、データパリティエラー、アドレ
スパリティエラー、フラグパリティエラーを発生し、エ
ラー検出回路１３〜１５は、それぞれエラー発生回路１
０〜１２がらの上記各エラーを検出する。

エラーレジスタ１９は、エラー検出回路１３〜１５にお
いて最も早く検出されたエラーを保持するようになって
いる。このようなエラーレジスタ１９の動作は、通常動
作時においては、もっともなことであるが、エラー検出
回路１３〜１５の試験を阻害しかねない。そのため、エ
ラー検出抑止回路１６・・・１８が設けられ、診断レジ
スタ９における疑似障害発生データに応じてエラー検出
回路１３〜１５における任意のエラー検出をエラーレジ
スタ１９に伝えないようにしている。

さて、通常動作時においては、疑似アクセス発生回路７
はリクエスト受付回路５がらのアクセス信号を、また、
コマンドデコード回路８はコマンドデコード回路２がら
のコマンド解析結果をそれぞれ主記憶回路２０に伝え、
メモリアクセス動作が行われる。このときには、当然、
診断レジスタ９に疑似障害発生データは無い。

上記メモリアクセス動作の結果、エラー発生口路１０〜
１２でエラーが発生するとエラー検出回路１３〜１５で
検出され、そのうち最も早く検出されたエラーがエラー
レジスタ１つにセットされる。

一方、試験時においては、当然、ＣＰＵ等からのリクエ
スト信号１、従ってコマンド３の入力は無く、診断レジ
スタ９にはサービスプロセッサから疑似障害発生データ
が入力する。この疑似障害発生データは、例えばエラー
検出回路１３の試験をするときには、エラー発生回路１
０のみでエラーを強制発生させかつエラー検出抑止回路
１７および１８を機能させるような内容のものである。

疑似アクセス発生回路７とコマンドセット回路８は、こ
のような疑似障害発生データにより疑似アクセス信号と
疑似コマンドを発生し主記憶回路２０に供給する。これ
により主記憶回路２０のタイミング発生回路は、エラー
発生回路１０〜１２とエラー検出回路１３〜１５が動作
上必要とするタイミングを発生してそれぞれに供給する
。

エラー発生回路１０〜１２のうちの一つ（いま、エラー
発生回路１０とする〉で強制発生したエラーは、対応す
るエラー検出回路、すなわちエラー検出回路１３で検出
されてエラー検出抑止回路１６で抑止されることなくエ
ラーレジスタ１９にセットされる。

このとき、主記憶回路２０は疑似アクセス信号と疑似コ
マンドにより、あたかも通常動作時であるかのように動
作しているので、この動作によってエラー発生回路１１
または１２でエラーを発生し、エラー検出回路１４まな
は１５で検出されることがあり得る。しかしながら、こ
のときの疑似障害発生データは、前述のように、エラー
検出抑止回路１７および１８を機能させるような内容で
あるため、エラー検出回路１４または１５におけるエラ
ー検出がエラー検出回路１３におけるエラー検出より早
くてもエラーレジスタ１９にセットされることはなく試
験を阻害しない。

〔発明の効果〕

以上説明したように本発明は、エラー検出回路を試験す
るときにＣＰＵ等からのアクセスを実行する必要がない
ため、ＣＰＵ等からのアクセスが不可能な場合において
、また、ＣＰＵ等からのアクセスを実行するための操作
方法に関する特別の知識及び操作手順を知らない試験員
によっても試験実行が可能となり、開発評価の段階又は
障害発生時等において作業効率を著しく向上させる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す。

Claims (1)

1. 【特許請求の範囲】 所定の装置におけるエラー検出回路の試験方式において
   、 前記エラー検出回路を試験するための疑似障害発生デー
   タが前記装置に対する試験装置から設定される診断レジ
   スタと、 通常動作時には前記装置を使用するマスタ装置からのデ
   ータ、また試験時には前記診断レジスタの疑似障害発生
   データにより前記装置を動作させるのに必要な信号を発
   生する動作起動回路と、前記装置の動作により発生する
   内部タイミングによって動作し前記エラー発生回路が発
   生したエラーを検出するエラー発生回路ごとのエラー検
   出回路と、 前記診断レジスタ中の疑似障害発生データにより前記エ
   ラー検出の出力を抑止するエラー検出回路ごとのエラー
   検出抑止回路 とを有することを特徴とするエラー検出回路の試験方式
   。