JPS58225453A - 診断回路の誤り検出方式 - Google Patents
診断回路の誤り検出方式Info
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- JPS58225453A JPS58225453A JP57109605A JP10960582A JPS58225453A JP S58225453 A JPS58225453 A JP S58225453A JP 57109605 A JP57109605 A JP 57109605A JP 10960582 A JP10960582 A JP 10960582A JP S58225453 A JPS58225453 A JP S58225453A
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- Japan
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- G06F11/273—Tester hardware, i.e. output processing circuits
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は計算機システムの診断方式に係如、特にスキャ
ンアウト機能を用いた診断回路の県シ検出方式に関する
。
ンアウト機能を用いた診断回路の県シ検出方式に関する
。
（ｂ） 従来技術と問題点
計算機システムを構成する各種装置の回路内部の状態を
出力して表示等を行なうための一般的な手段としてスキ
ャンアウト機能がある。回路内部の７リツプフロツプと
かゲート等に対し、１点のアドレスを与える。該アドレ
スは複数の７リツプ７０ツブやゲート等の必要とする個
所全てを選択するのに十分なビット数を持ってお夛、該
アドレスを選択信号の組合せによシ選択し、所望の回路
の状態を出力する機能であって、該アドレスを順次更新
することにより、全個所の回路状態を出力し得る。該回
路状態は表示されたり、誤シが発生した場合はロギング
情報として記録されたり、又命令代行等に於る命令制御
情報として活用されている。
出力して表示等を行なうための一般的な手段としてスキ
ャンアウト機能がある。回路内部の７リツプフロツプと
かゲート等に対し、１点のアドレスを与える。該アドレ
スは複数の７リツプ７０ツブやゲート等の必要とする個
所全てを選択するのに十分なビット数を持ってお夛、該
アドレスを選択信号の組合せによシ選択し、所望の回路
の状態を出力する機能であって、該アドレスを順次更新
することにより、全個所の回路状態を出力し得る。該回
路状態は表示されたり、誤シが発生した場合はロギング
情報として記録されたり、又命令代行等に於る命令制御
情報として活用されている。
第１図はスキャンアウト機能を有する計算機システムの
概略的な構成例を示す。１はサービスプロセッサ（以後
ＳｖＰと略す）、２はシステムコンは記憶制御装置（以
後ＭＣＵと略す）、６は主記憶装置（以後ＭＳＵと略す
）である。ＣＰＵ３．ＣＨＦ２、ＭＣＵ３．ＭＳＵ６及
び５ＣＩ２にはスキャンアウト回路が設けられておシ、
該スキャンアウト回路を選択する複数の選択信号を受信
して、該選択信号の組合せによシ指定されたアドレスを
もつスキャンアウト回路の状態を示す出力をＳＣＩ ２
に送出する。５ｖｐｉはスキャンアウト回路のアドレス
を設定して５ＣＩ２に送出し、５ＣＩ２に入りた核スキ
ャンアウト回路の出力を使用目的に従って、夫々の出力
を処理する。５ＣＩ２は５ＶＰＩと他のＣＰＵ３．ＣＨ
Ｆ２．ＭＣＵ３及びＭＳＵ６との間にあって前記スキャ
ンアウト回路のアドレスを５ＣＩＺ内のスキャンアウト
回路も含めて送出し、該スキャンアウト回路の出力を中
継して５ｖｐｉへ送る機能を持りている。５ＶＰ１は該
スキャンアウト回路の出力をディスプレイに表示したシ
、プリンタで印刷したシ、ファイルに記録したシ又は命
令代行制御等に使用する。
概略的な構成例を示す。１はサービスプロセッサ（以後
ＳｖＰと略す）、２はシステムコンは記憶制御装置（以
後ＭＣＵと略す）、６は主記憶装置（以後ＭＳＵと略す
）である。ＣＰＵ３．ＣＨＦ２、ＭＣＵ３．ＭＳＵ６及
び５ＣＩ２にはスキャンアウト回路が設けられておシ、
該スキャンアウト回路を選択する複数の選択信号を受信
して、該選択信号の組合せによシ指定されたアドレスを
もつスキャンアウト回路の状態を示す出力をＳＣＩ ２
に送出する。５ｖｐｉはスキャンアウト回路のアドレス
を設定して５ＣＩ２に送出し、５ＣＩ２に入りた核スキ
ャンアウト回路の出力を使用目的に従って、夫々の出力
を処理する。５ＣＩ２は５ＶＰＩと他のＣＰＵ３．ＣＨ
Ｆ２．ＭＣＵ３及びＭＳＵ６との間にあって前記スキャ
ンアウト回路のアドレスを５ＣＩＺ内のスキャンアウト
回路も含めて送出し、該スキャンアウト回路の出力を中
継して５ｖｐｉへ送る機能を持りている。５ＶＰ１は該
スキャンアウト回路の出力をディスプレイに表示したシ
、プリンタで印刷したシ、ファイルに記録したシ又は命
令代行制御等に使用する。
最近の計算機システムのスキャンアウト回路の出力は計
算機システムに故障が発生した場合は障害箇所を識別す
るための重要な情報であシ、該情報が誤っていた場合は
適切な保守が不可能となるばかシでなく、５ｖＰ１に割
込んだ情報によシ命令の代行を行なう制御情報としても
用いるため、該制御情報としてのデータに誤ルがｉと、
その ］。
算機システムに故障が発生した場合は障害箇所を識別す
るための重要な情報であシ、該情報が誤っていた場合は
適切な保守が不可能となるばかシでなく、５ｖＰ１に割
込んだ情報によシ命令の代行を行なう制御情報としても
用いるため、該制御情報としてのデータに誤ルがｉと、
その ］。
命令の実行結果は予期出来ないものとなシ、致命的な結
果をもたらす等の欠点がある。
果をもたらす等の欠点がある。
（ｃ） 発明の目的
本発明の目的は上記欠点を除くため、ＳＣＩにスキャン
アウトアドレスに基づきチェ、クビットを作成しておき
、スキャンアウトアドレスを受信した各装置は該スキャ
ンアウトアドレスに基づき所望回路の状態をスキャンア
ウトデータとして出力すると共にチェックピットを作成
してスキャンアウトデータと同様にＳＣＩに送出し、前
記ＳＣＩで作成したチェックピットと比較して誤りを検
出する診断回路の誤シ検出方式を提供することにある０ （ｄ） 発明の構成 本発明の構成は回路を診断するための複数の選択信号を
受信し、複数の所定回路の状態を該選択信号の組合せに
よυ選択して送出する回路を備えた第１の装置又は装置
群と、該第１の装置又は装置群に対し、該複数の所定回
路を診断するための複数の選択信号を送信し、該選択信
号によシ選択された所定回路の出力信号を受信する第２
の装置と、該第２の装置に対し診断を指示し、該指示結
果を判断するための第３の装置を備えた計算機システム
に於て、第１の装置又は装置群に前記受信した複数の選
択信号に基づき作成される誤りチェックピットを作成す
る誤りチェックピット作成回路と該チェックピットを第
２の装置へ送出するための送出回路を設け、第２の装置
は第１の装置又は装置群から受信したチェックピットを
、少なくとも第１の装置又は装置群より受信した診断デ
ータを取込む迄に第１の装置又は装置群に送出する選択
信号に基づき誤シチェックビットを作成しておき、該チ
ェックピットと前記第１の装置又は装置群よシ受信した
チェックピットとを相互に比較し、誤シ検出を行なって
第３の装置に該結果を送出するようにしたものである。
アウトアドレスに基づきチェ、クビットを作成しておき
、スキャンアウトアドレスを受信した各装置は該スキャ
ンアウトアドレスに基づき所望回路の状態をスキャンア
ウトデータとして出力すると共にチェックピットを作成
してスキャンアウトデータと同様にＳＣＩに送出し、前
記ＳＣＩで作成したチェックピットと比較して誤りを検
出する診断回路の誤シ検出方式を提供することにある０ （ｄ） 発明の構成 本発明の構成は回路を診断するための複数の選択信号を
受信し、複数の所定回路の状態を該選択信号の組合せに
よυ選択して送出する回路を備えた第１の装置又は装置
群と、該第１の装置又は装置群に対し、該複数の所定回
路を診断するための複数の選択信号を送信し、該選択信
号によシ選択された所定回路の出力信号を受信する第２
の装置と、該第２の装置に対し診断を指示し、該指示結
果を判断するための第３の装置を備えた計算機システム
に於て、第１の装置又は装置群に前記受信した複数の選
択信号に基づき作成される誤りチェックピットを作成す
る誤りチェックピット作成回路と該チェックピットを第
２の装置へ送出するための送出回路を設け、第２の装置
は第１の装置又は装置群から受信したチェックピットを
、少なくとも第１の装置又は装置群より受信した診断デ
ータを取込む迄に第１の装置又は装置群に送出する選択
信号に基づき誤シチェックビットを作成しておき、該チ
ェックピットと前記第１の装置又は装置群よシ受信した
チェックピットとを相互に比較し、誤シ検出を行なって
第３の装置に該結果を送出するようにしたものである。
（ｅ） 発明の実施例
第１図に於て、スキャンアウトデータを読取るため５Ｖ
ＰＩはＳＣＩ ２経由でスキャンアウトアドレスを各装
置に送出する。８ＣＩ ２は該スキャンアウトアドレス
に基づきチェックピットを作成しておく。スキャンアウ
トアドレスを受信した各装置は該スキャンアウトアドレ
スに基づきチェツクビットを作成し、選択された所定回
路即ちスキャンアウト回路の状態をスキャンアウトデー
タとして出力すると共に該チェックビットをＳＣＩ ２
へ送る。これ等のチェックピット、スキャンアウトアド
レス及びスキャンアウトデータｕ８ｃＩ２が、スキャン
アウトアドレスを保持している間有効である。
ＰＩはＳＣＩ ２経由でスキャンアウトアドレスを各装
置に送出する。８ＣＩ ２は該スキャンアウトアドレス
に基づきチェックピットを作成しておく。スキャンアウ
トアドレスを受信した各装置は該スキャンアウトアドレ
スに基づきチェツクビットを作成し、選択された所定回
路即ちスキャンアウト回路の状態をスキャンアウトデー
タとして出力すると共に該チェックビットをＳＣＩ ２
へ送る。これ等のチェックピット、スキャンアウトアド
レス及びスキャンアウトデータｕ８ｃＩ２が、スキャン
アウトアドレスを保持している間有効である。
ＳＣＩ ２は受信したスキャンアウトデータを所定のタ
イミングで取込む。該タイミングと同一タイミングで受
信したチェックピットと５ＣＩ２内部で作成したチェッ
クピットとを比較し、不一致であれば誤りとし、受信し
たスキャンアウトデータは内容が保証されていないと判
断する。これ等の誤シデータは該当装置対応に夫々ＳＣ
Ｉ ２内部で工２−ラッチとして保持される。該エラー
ラッチは５ＶＰＩよシ任意に読出し可能で該当装置の誤
シとして表示及び制御が行なわれる。
イミングで取込む。該タイミングと同一タイミングで受
信したチェックピットと５ＣＩ２内部で作成したチェッ
クピットとを比較し、不一致であれば誤りとし、受信し
たスキャンアウトデータは内容が保証されていないと判
断する。これ等の誤シデータは該当装置対応に夫々ＳＣ
Ｉ ２内部で工２−ラッチとして保持される。該エラー
ラッチは５ＶＰＩよシ任意に読出し可能で該当装置の誤
シとして表示及び制御が行なわれる。
第２図は本発明の一実施例を示す回路のブロック図であ
る。５ｖｐｔよシバスＡを経てスキャンアドレスレジス
タ７にデータが設定される。スキャンアト、レスレジス
タ７はカウンタで構成されており、全装置のスキャンア
ウト回路のアドレス設定又は一部特定のスキャンアウト
回路のアドレス設定が可能である。スキャンアドレスレ
ジスタ７のデータは切替器９によりパリティ作成回路８
を経てパリティチェック回路１１に入り、５ｖＰ１より
バスＡを経て来たデータはチェックピット作成回路１０
によりチェックピットが作成され切替器１２によりパリ
ティチェック回路１１に入り、夫り比較されてスキャン
アドレスレジスタ７のデータが正しく格納されたかチェ
ックされ、若し誤υがあればエラーラッチ回路１３にラ
ッチされ端子Ｂより５ｖｐｉへ送出される。スキャンア
ドレスレジスタ７より１４ビツトで構成された各スキャ
ンアウト回路のアドレスは切替器９によシハリテイ作成
回路８に入りパリティチェック回路１１に送られる。そ
れと同時に該アドレスはｓｃ’Ｔ２．
＋ＣＰＵ３．ＣＩＩＰ４．ＭＣＵ３．ＭＳＵ６の
各装置内に設けられたチェックビット作成回路の１つで
あるパリティ作成回路１５に切替器１４を経て入力し、
該スキャンアウトアドレスに基づ舞ハリティチェックピ
ットがパリティ作成回路１５に於て作成されＳＣＩ ２
のパリティチェック回路１１に入る。
る。５ｖｐｔよシバスＡを経てスキャンアドレスレジス
タ７にデータが設定される。スキャンアト、レスレジス
タ７はカウンタで構成されており、全装置のスキャンア
ウト回路のアドレス設定又は一部特定のスキャンアウト
回路のアドレス設定が可能である。スキャンアドレスレ
ジスタ７のデータは切替器９によりパリティ作成回路８
を経てパリティチェック回路１１に入り、５ｖＰ１より
バスＡを経て来たデータはチェックピット作成回路１０
によりチェックピットが作成され切替器１２によりパリ
ティチェック回路１１に入り、夫り比較されてスキャン
アドレスレジスタ７のデータが正しく格納されたかチェ
ックされ、若し誤υがあればエラーラッチ回路１３にラ
ッチされ端子Ｂより５ｖｐｉへ送出される。スキャンア
ドレスレジスタ７より１４ビツトで構成された各スキャ
ンアウト回路のアドレスは切替器９によシハリテイ作成
回路８に入りパリティチェック回路１１に送られる。そ
れと同時に該アドレスはｓｃ’Ｔ２．
＋ＣＰＵ３．ＣＩＩＰ４．ＭＣＵ３．ＭＳＵ６の
各装置内に設けられたチェックビット作成回路の１つで
あるパリティ作成回路１５に切替器１４を経て入力し、
該スキャンアウトアドレスに基づ舞ハリティチェックピ
ットがパリティ作成回路１５に於て作成されＳＣＩ ２
のパリティチェック回路１１に入る。
ここで前記パリティ作成回路８よシ人ったパリティチェ
ックビットと比較され、胆シがあればエラーラッチ回路
１３にラッチされ端子Ｂより５ＶＰｌへ報告される。端
子Ｅは他のパリティ作成回路１５への分岐を行なう。又
端子Ｃは５ＣＩ２が他に存在する場合のパリティチェッ
クビットの入力端子で端子りは他の５ＣＩ２へのハリテ
ィチェックビット送出端子である。
ックビットと比較され、胆シがあればエラーラッチ回路
１３にラッチされ端子Ｂより５ＶＰｌへ報告される。端
子Ｅは他のパリティ作成回路１５への分岐を行なう。又
端子Ｃは５ＣＩ２が他に存在する場合のパリティチェッ
クビットの入力端子で端子りは他の５ＣＩ２へのハリテ
ィチェックビット送出端子である。
スキャンアウトアドレスを受信した各装置は、該信号を
多数分岐し、多数の回路に供給する。従りて夫々の分岐
先に於て、チェックピット作成回路（上記実施例ではパ
リディ作成回路１５）を多数設けることにより、診断回
路の誤り検出機能をよシ充笑させることが出来る。
多数分岐し、多数の回路に供給する。従りて夫々の分岐
先に於て、チェックピット作成回路（上記実施例ではパ
リディ作成回路１５）を多数設けることにより、診断回
路の誤り検出機能をよシ充笑させることが出来る。
（ｆ） 発明の詳細
な説明した如く本発明はスキャンアウト回路の出力デー
タのｉｂを検出することが可能であるため、適切な保守
業務が遂行出来るのみならず、誤ったデータによる命令
代行に伴う致命的な結果を防止出来る等、その効果は大
なるものがある。
タのｉｂを検出することが可能であるため、適切な保守
業務が遂行出来るのみならず、誤ったデータによる命令
代行に伴う致命的な結果を防止出来る等、その効果は大
なるものがある。
第１図はスキャンアウト機能を有する計算機システムの
概略的な構成例を示す図、第２図は本発明の一実施例を
示す回路のブロック図である。 は記憶制御装置、６唸主記憶装置、７はスキャンアドレ
スレジスタ、８．１５はパリティ作成回路。 １０はチェックピット作成回路、 １１はノ（リテイチ
ェック回路、１３はエラーラッチ回路である。
概略的な構成例を示す図、第２図は本発明の一実施例を
示す回路のブロック図である。 は記憶制御装置、６唸主記憶装置、７はスキャンアドレ
スレジスタ、８．１５はパリティ作成回路。 １０はチェックピット作成回路、 １１はノ（リテイチ
ェック回路、１３はエラーラッチ回路である。
Claims (1)
- 回路を診断するための複数の選択信号を受信し、複数の
所定回路の状態を該選択信号の組合せにより選択して送
出する回路を備えた第１の装置又は装置群と、該第１の
装置又は装置群に対し、該複数の所定回路を診断するた
めの複数の選択信号を送信し、該選択信号によシ選択さ
れた所定回路の出力信号を受信する第２の装置と、該第
２の装置に対し診断を指示し、該指示結果を判断するた
めの第３の装置を備えた計算機システムに於て、第１の
装置又は装置群に前記受信した複数の選択信号に基づき
作成される誤りチェックピットを作成する誤シチェック
ピット作成回路と該チェックピットを第２の装置へ送出
するための送出回路を設け、第２の装置は第１の装置又
は装置群から受信したチェックピットを、少なくとも第
１の装置又は装置群よシ受信した診断データを取込む迄
に第１の装置又は装置群に送出する選択信号に基づき誤
シチェックピットを作成しておき、該チェックピットと
前記第１の装置又は装置群よシ受信したチェックピット
とを相互に比較し、誤シ検出を行なって第３の装置に該
結果を送出することを特徴とする診断回路の誤シ検出方
式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109605A JPS58225453A (ja) | 1982-06-25 | 1982-06-25 | 診断回路の誤り検出方式 |
| KR1019830002836A KR870000114B1 (ko) | 1982-06-25 | 1983-06-23 | 데이타 처리 시스템 |
| CA000431172A CA1208795A (en) | 1982-06-25 | 1983-06-24 | Data processing scan-art system |
| AU16208/83A AU547305B2 (en) | 1982-06-25 | 1983-06-24 | Data processing system |
| EP83303647A EP0102150B1 (en) | 1982-06-25 | 1983-06-24 | Data processing system with diagnosis function |
| US06/507,495 US4698754A (en) | 1982-06-25 | 1983-06-24 | Error detection of scan-out in a diagnostic circuit of a computer |
| BR8303397A BR8303397A (pt) | 1982-06-25 | 1983-06-24 | Sistema de processamento de dados |
| DE8383303647T DE3381152D1 (de) | 1982-06-25 | 1983-06-24 | Datenverarbeitungssystem mit fehlersuchfunktion. |
| ES523596A ES8405178A1 (es) | 1982-06-25 | 1983-06-25 | Sistema de procesado de datos. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109605A JPS58225453A (ja) | 1982-06-25 | 1982-06-25 | 診断回路の誤り検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225453A true JPS58225453A (ja) | 1983-12-27 |
| JPS6226734B2 JPS6226734B2 (ja) | 1987-06-10 |
Family
ID=14514516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109605A Granted JPS58225453A (ja) | 1982-06-25 | 1982-06-25 | 診断回路の誤り検出方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4698754A (ja) |
| EP (1) | EP0102150B1 (ja) |
| JP (1) | JPS58225453A (ja) |
| KR (1) | KR870000114B1 (ja) |
| AU (1) | AU547305B2 (ja) |
| BR (1) | BR8303397A (ja) |
| CA (1) | CA1208795A (ja) |
| DE (1) | DE3381152D1 (ja) |
| ES (1) | ES8405178A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0519017A (ja) * | 1991-07-10 | 1993-01-26 | Fujitsu Ltd | 論理回路試験装置 |
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| US4799222A (en) * | 1987-01-07 | 1989-01-17 | Honeywell Bull Inc. | Address transform method and apparatus for transferring addresses |
| US4823347A (en) * | 1987-05-18 | 1989-04-18 | International Business Machines Corporation | Deferred parity checking of control signals across a bidirectional data transmission interface |
| US4872172A (en) * | 1987-11-30 | 1989-10-03 | Tandem Computers Incorporated | Parity regeneration self-checking |
| JPH02232736A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | システムモジュール間のｄｒａｍ制御信号のエラー検査を行なう方法及び手段 |
| US5153882A (en) * | 1990-03-29 | 1992-10-06 | National Semiconductor Corporation | Serial scan diagnostics apparatus and method for a memory device |
| WO1992005486A1 (en) * | 1990-09-14 | 1992-04-02 | Digital Equipment Corporation | Method and means for error checking of dram-control signals between system modules |
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Family Cites Families (6)
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|---|---|---|---|---|
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| JPS5853774B2 (ja) * | 1978-12-29 | 1983-12-01 | 株式会社日立製作所 | 情報処理装置 |
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-
1982
- 1982-06-25 JP JP57109605A patent/JPS58225453A/ja active Granted
-
1983
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Cited By (1)
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