JPH0734185B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0734185B2 JPH0734185B2 JP62031615A JP3161587A JPH0734185B2 JP H0734185 B2 JPH0734185 B2 JP H0734185B2 JP 62031615 A JP62031615 A JP 62031615A JP 3161587 A JP3161587 A JP 3161587A JP H0734185 B2 JPH0734185 B2 JP H0734185B2
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- JP
- Japan
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- level
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- error
- pseudo fault
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- 230000010365 information processing Effects 0.000 title claims description 7
- 230000006870 function Effects 0.000 claims description 14
- 238000012360 testing method Methods 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，同一アドレスが複数のレベルを持つキャッシ
ュ記憶のエラー処理機能を試験するために，擬似障害を
発生する機能を有する情報処理装置に関する。
ュ記憶のエラー処理機能を試験するために，擬似障害を
発生する機能を有する情報処理装置に関する。
従来，この種の情報処理装置は，第２図に示される構成
を有している。ここで説明するキャッシュ記憶３は４レ
ベルの場合である。通常の動作，すなわち擬似障害を使
用してエラー処理機能を試験する以外の動作では，デク
レードレベルレジスタ４のレベル0,1,2,3の内容は全て
“0"であり，キャッシュ記憶３の全レベルを使用してい
る事を示し，インバータゲート81〜84の出力は“1"とな
る。また，診断制御部１内の擬似障害指示フラグ６の内
容も，擬似障害指示レベルレジスタ７の各レベルの内容
も全て“0"であり，擬似障害でないことを示し，アンド
ゲート12〜15の出力である各レベルの擬似障害指示信号
16〜19は“0"となる。これ等のことにより，パリティチ
ェック回路31〜34の出力は，オア回路35〜38,アンド回
路41〜44を通って，そのまま各レベルのEIF45〜48に入
力される。よって各レベルのデータはチェック可能な状
態で動作する。
を有している。ここで説明するキャッシュ記憶３は４レ
ベルの場合である。通常の動作，すなわち擬似障害を使
用してエラー処理機能を試験する以外の動作では，デク
レードレベルレジスタ４のレベル0,1,2,3の内容は全て
“0"であり，キャッシュ記憶３の全レベルを使用してい
る事を示し，インバータゲート81〜84の出力は“1"とな
る。また，診断制御部１内の擬似障害指示フラグ６の内
容も，擬似障害指示レベルレジスタ７の各レベルの内容
も全て“0"であり，擬似障害でないことを示し，アンド
ゲート12〜15の出力である各レベルの擬似障害指示信号
16〜19は“0"となる。これ等のことにより，パリティチ
ェック回路31〜34の出力は，オア回路35〜38,アンド回
路41〜44を通って，そのまま各レベルのEIF45〜48に入
力される。よって各レベルのデータはチェック可能な状
態で動作する。
次に，キャッシュ記憶３のリードでいづれかのレベルに
パリティエラーを起こした場合に作動するエラー処理機
能が正常であるかどうかを確かめる為に，擬似障害すな
わちリードデータを強制的にパリティエラーさせるか，
強制的にEIFを点灯させる事で試験を行う場合の動作に
ついて説明する。診断制御部１は，擬似障害指示レベル
レジスタ７の擬似障害を起こそうとするレベル，例えば
レベル０に“1"を入れ，擬似障害指示フラグ６に“1"を
入れた場合，アンドゲート12の出力であるレベル０擬似
障害指示信号16が“1"となる。擬似障害指示レベルレジ
スタ７の他のレベルの内容は“0",デグレードレベルレ
ジスタ４の内容は全て“0"であるから，レベル１〜３擬
似障害指示信号17〜19が“0",インバータゲート81〜84
の出力は“1",パリティチェック回路31〜34の出力は
“0"であるので，オアゲート35とアンドゲート41の出力
は“1"となり，レベル0EIFが“1"となる。このことによ
り，レベル０のパリティエラーが報告され，エラー処理
機能が動作するので，その動作が正常かどうかの試験が
行える。レベル０のパリティエラーを起こした後は，診
断制御部１がデグレードレベルレジスタ４のレベル０に
“1"を入れ，アンドゲート41の出力を常に“0"とし，レ
ベル０のパリティエラーを報告しないようにする。
パリティエラーを起こした場合に作動するエラー処理機
能が正常であるかどうかを確かめる為に，擬似障害すな
わちリードデータを強制的にパリティエラーさせるか，
強制的にEIFを点灯させる事で試験を行う場合の動作に
ついて説明する。診断制御部１は，擬似障害指示レベル
レジスタ７の擬似障害を起こそうとするレベル，例えば
レベル０に“1"を入れ，擬似障害指示フラグ６に“1"を
入れた場合，アンドゲート12の出力であるレベル０擬似
障害指示信号16が“1"となる。擬似障害指示レベルレジ
スタ７の他のレベルの内容は“0",デグレードレベルレ
ジスタ４の内容は全て“0"であるから，レベル１〜３擬
似障害指示信号17〜19が“0",インバータゲート81〜84
の出力は“1",パリティチェック回路31〜34の出力は
“0"であるので，オアゲート35とアンドゲート41の出力
は“1"となり，レベル0EIFが“1"となる。このことによ
り，レベル０のパリティエラーが報告され，エラー処理
機能が動作するので，その動作が正常かどうかの試験が
行える。レベル０のパリティエラーを起こした後は，診
断制御部１がデグレードレベルレジスタ４のレベル０に
“1"を入れ，アンドゲート41の出力を常に“0"とし，レ
ベル０のパリティエラーを報告しないようにする。
デグレードレベルレジスタ４の出力は，図示してはいな
いが，キャッシュ記憶３のヒット制御にも送られてお
り，デグレードレベルレジスタ４で“1"となったレベル
はヒットをしない様に制御される。デグレードレベルレ
ジスタ４のレベル０に“1"を入れることにより，キャッ
シュ記憶３のレベル０を切離した後は，診断制御部１
は，レベル０と同様のことをレベル1,2,3についても行
い，どのレベルでパリティエラーしてもエラー処理機能
が正常に動作するかを試験する。ここではキャッシュ記
憶が４レベルの場合で説明したが，従来の技術では第２
図のレベル０〜３擬似障害指示信号16〜19が示すとお
り，診断制御部１とキャッシュ記憶装置２の間にレベル
の数だけのインタフェースを張ることになる。
いが，キャッシュ記憶３のヒット制御にも送られてお
り，デグレードレベルレジスタ４で“1"となったレベル
はヒットをしない様に制御される。デグレードレベルレ
ジスタ４のレベル０に“1"を入れることにより，キャッ
シュ記憶３のレベル０を切離した後は，診断制御部１
は，レベル０と同様のことをレベル1,2,3についても行
い，どのレベルでパリティエラーしてもエラー処理機能
が正常に動作するかを試験する。ここではキャッシュ記
憶が４レベルの場合で説明したが，従来の技術では第２
図のレベル０〜３擬似障害指示信号16〜19が示すとお
り，診断制御部１とキャッシュ記憶装置２の間にレベル
の数だけのインタフェースを張ることになる。
上述した従来の擬似障害発生方式では，キャッシュ記憶
のレベルの数と同じだけ，擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず，キャッシュ記憶の
レベルが多い場合にはハードウェア，インタフェースの
増加に繋がるという欠点がある。従って，通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合であ
る。
のレベルの数と同じだけ，擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず，キャッシュ記憶の
レベルが多い場合にはハードウェア，インタフェースの
増加に繋がるという欠点がある。従って，通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合であ
る。
本発明による情報処理装置は、同一アドレスがｍ（ｍ≧
１）個のレベルを持つキャッシュ記憶のエラー処理機能
を試験するために、レベル毎に擬似障害を発生する機能
を有する情報処理装置であって、前記キャッシュ記憶に
擬似障害を発生させるモードと通常時のモードとを切り
替えるモード指示手段と、エラー時に切り離す前記キャ
ッシュ記憶のレベル情報を保持するレベル情報保持手段
と、前記モード指示手段が擬似障害を発生させるモード
を指示している場合に、前記レベル情報保持手段がｎ
（０≦ｎ＜ｍ）番目までのレベルのエラー情報を保持し
ているときに（ｎ＋１）番目のレベル擬似障害を発生さ
せる擬似障害発生手段と、前記擬似障害発生手段により
前記キャッシュ記憶の前記（ｎ＋１）番目のレベルに擬
似障害が発生した際に前記レベル情報保持手段に当該
（ｎ＋１）番目のレベルのエラー情報を格納する手段と
を含むことを特徴とする。
１）個のレベルを持つキャッシュ記憶のエラー処理機能
を試験するために、レベル毎に擬似障害を発生する機能
を有する情報処理装置であって、前記キャッシュ記憶に
擬似障害を発生させるモードと通常時のモードとを切り
替えるモード指示手段と、エラー時に切り離す前記キャ
ッシュ記憶のレベル情報を保持するレベル情報保持手段
と、前記モード指示手段が擬似障害を発生させるモード
を指示している場合に、前記レベル情報保持手段がｎ
（０≦ｎ＜ｍ）番目までのレベルのエラー情報を保持し
ているときに（ｎ＋１）番目のレベル擬似障害を発生さ
せる擬似障害発生手段と、前記擬似障害発生手段により
前記キャッシュ記憶の前記（ｎ＋１）番目のレベルに擬
似障害が発生した際に前記レベル情報保持手段に当該
（ｎ＋１）番目のレベルのエラー情報を格納する手段と
を含むことを特徴とする。
次に，本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す図である。従来技術と
同様に，キャッシュ記憶３は４レベルのものを示してあ
る。
同様に，キャッシュ記憶３は４レベルのものを示してあ
る。
擬似障害を起こしてエラー処理機能を試験する時以外
は，診断制御部１内の擬似障害指示フラグ６の内容は
“0"であるので，擬似障害指示信号11が“0",デグレー
ドレベルレジスタ４の全レベルが“0"となっているの
で，アンドゲート21〜24の出力が“0",反転出力付アン
ドゲート57〜60の反転出力側が全て“1"となり，各レベ
ルのパリティチェック回路31〜34の出力はアンドゲート
41〜44の出力，すなわち各レベルのEIF45〜48にそのま
ま出力される。よって各レベルのデータはチェック可能
な状態で動作する。
は，診断制御部１内の擬似障害指示フラグ６の内容は
“0"であるので，擬似障害指示信号11が“0",デグレー
ドレベルレジスタ４の全レベルが“0"となっているの
で，アンドゲート21〜24の出力が“0",反転出力付アン
ドゲート57〜60の反転出力側が全て“1"となり，各レベ
ルのパリティチェック回路31〜34の出力はアンドゲート
41〜44の出力，すなわち各レベルのEIF45〜48にそのま
ま出力される。よって各レベルのデータはチェック可能
な状態で動作する。
次に，擬似障害を起こし，エラー処理機能を試験する場
合について説明する。診断制御部１は，擬似障害指示フ
ラグ６に“1"を入れると，擬似障害指示信号11も“11"
となる。また，各レベルのパリティチェック回路31〜34
の出力が全て“0",デグレードレベルレジスタ４の内容
が全て“0"であることから，反転出力付アンドゲート57
の反転出力が“1",アンドゲート69〜71の出力が“0"と
なることは明白である。よって，アンドゲート21の出力
は“1",アンドゲート22〜24の出力は“0"となり，これ
等４つの出力はオアゲート35〜38を通って，アンドゲー
ト41〜44の一方の入力端子にそれぞれ“1",“0",“0",
“0"が入力される。デグレードレベルレジスタ４の内容
が全て“0"であることにより，反転出力付アンドゲート
57〜60の反転出力側が全て“1"となり，アンドゲート41
の出力が“1",アンドゲート42〜44の出力が“0"となる
ので，レベル０のEIF45のみが“1"となりエラーとして
報告される。
合について説明する。診断制御部１は，擬似障害指示フ
ラグ６に“1"を入れると，擬似障害指示信号11も“11"
となる。また，各レベルのパリティチェック回路31〜34
の出力が全て“0",デグレードレベルレジスタ４の内容
が全て“0"であることから，反転出力付アンドゲート57
の反転出力が“1",アンドゲート69〜71の出力が“0"と
なることは明白である。よって，アンドゲート21の出力
は“1",アンドゲート22〜24の出力は“0"となり，これ
等４つの出力はオアゲート35〜38を通って，アンドゲー
ト41〜44の一方の入力端子にそれぞれ“1",“0",“0",
“0"が入力される。デグレードレベルレジスタ４の内容
が全て“0"であることにより，反転出力付アンドゲート
57〜60の反転出力側が全て“1"となり，アンドゲート41
の出力が“1",アンドゲート42〜44の出力が“0"となる
ので，レベル０のEIF45のみが“1"となりエラーとして
報告される。
ここで，エラー処理機能の１つとして，エラーを起こし
たキャッシュ記憶３のレベル０を切離す為に，診断制御
部１はデグレードレベルレジスタ４のレベル０に“1"を
入れる。デグレードレベルレジスタ４の内容は，図示し
ていないが，キャッシュ記憶３のヒット制御にも送られ
ており，デグレードレベルレジスタ４で“1"となったレ
ベルはヒットしない様に制御される。デグレードレベル
レジスタ４のレベル０が“1"となっているので，反転出
力付アンドゲート57の反転出力側が“0"となり，アンド
ゲート41の出力は常に“0"となる。また，デグレードレ
ベルレジスタ４のレベル０が“1"であることにより，反
転出力付アンドゲート57の非反転出力側が“1",反転出
力付アンドゲート58の反転出力側が“1"となり，アンド
ゲート69の出力は“1"となる。よって，この状態で擬似
障害指示フラグ６が“1"であれば，アンドゲート22の出
力は“1"となる。ここで，デグレードレベルレジスタ４
のレベル1,2,3は全て“0"であり，反転出力付アンドゲ
ート58〜60の反転出力側が全て“1",アンドゲート70,71
が“0"となるので，アンドゲート42の出力が“1",アン
ドゲート43,43の出力が共に“0"となり，レベル１のEIF
46が“1"となってレベル１のエラーとして報告される。
たキャッシュ記憶３のレベル０を切離す為に，診断制御
部１はデグレードレベルレジスタ４のレベル０に“1"を
入れる。デグレードレベルレジスタ４の内容は，図示し
ていないが，キャッシュ記憶３のヒット制御にも送られ
ており，デグレードレベルレジスタ４で“1"となったレ
ベルはヒットしない様に制御される。デグレードレベル
レジスタ４のレベル０が“1"となっているので，反転出
力付アンドゲート57の反転出力側が“0"となり，アンド
ゲート41の出力は常に“0"となる。また，デグレードレ
ベルレジスタ４のレベル０が“1"であることにより，反
転出力付アンドゲート57の非反転出力側が“1",反転出
力付アンドゲート58の反転出力側が“1"となり，アンド
ゲート69の出力は“1"となる。よって，この状態で擬似
障害指示フラグ６が“1"であれば，アンドゲート22の出
力は“1"となる。ここで，デグレードレベルレジスタ４
のレベル1,2,3は全て“0"であり，反転出力付アンドゲ
ート58〜60の反転出力側が全て“1",アンドゲート70,71
が“0"となるので，アンドゲート42の出力が“1",アン
ドゲート43,43の出力が共に“0"となり，レベル１のEIF
46が“1"となってレベル１のエラーとして報告される。
以上のことによれば，デグレードレベルレジスタ４が全
て“0"であればレベル０にエラーが，デグレードレベル
レジスタ４のレベル０に“1"他に“0"を入れるとレベル
１にエラーが起きたことになる。
て“0"であればレベル０にエラーが，デグレードレベル
レジスタ４のレベル０に“1"他に“0"を入れるとレベル
１にエラーが起きたことになる。
同様に，デグレードレベルレジスタ４のレベル０と１に
“1"を入れて，擬似障害指示フラグ６を“1"にすれば，
レベル２がエラーを，又テグレードレベルレジスタ４の
レベル０〜２に“1"を入れて，擬似障害指示フラグ６を
１にすれば，レベル３がエラーを起こす様に動作する。
“1"を入れて，擬似障害指示フラグ６を“1"にすれば，
レベル２がエラーを，又テグレードレベルレジスタ４の
レベル０〜２に“1"を入れて，擬似障害指示フラグ６を
１にすれば，レベル３がエラーを起こす様に動作する。
すなわち，この構成によれば，デグレードレベルレジス
タ４は通常の機能を果たしながら，診断制御部１から１
本の擬似障害指示信号１を受けるだけで，全レベルの擬
似障害を起こすことができる。
タ４は通常の機能を果たしながら，診断制御部１から１
本の擬似障害指示信号１を受けるだけで，全レベルの擬
似障害を起こすことができる。
以上説明したように，本発明は，キャッシュ記憶に擬似
障害を発生させるモードと通常時のモードとを切り替え
るモード指示手段と、エラー時に切り離すキャッシュ記
憶のレベル情報を保持するレベル情報保持手段と、モー
ド指示手段が擬似障害を発生させるモードを指示してい
る場合に、レベル情報保持手段がｎ番目までのレベルの
エラー情報を保持しているときに（ｎ＋１）番目のレベ
ルの擬似障害を発生させる擬似障害発生手段と、擬似障
害発生手段によりキャッシュ記憶の（ｎ＋１）番目のレ
ベルに擬似障害が発生した際にレベル情報保持手段に当
該（ｎ＋１）番目のレベルのエラー情報を格納する手段
を持つ構成であるので，診断制御部は擬似障害指示フラ
グ（モード指示手段）のみを持てばよく，診断制御部−
キャッシュ記憶装置間のインターフェースもレベル数が
幾らになろうとも１本の擬似障害指示信号でよくなると
いう効果がある。また，この構成によるキャッシュ記憶
装置への影響も，レベル数に応じて数ゲート増えるのみ
となる。
障害を発生させるモードと通常時のモードとを切り替え
るモード指示手段と、エラー時に切り離すキャッシュ記
憶のレベル情報を保持するレベル情報保持手段と、モー
ド指示手段が擬似障害を発生させるモードを指示してい
る場合に、レベル情報保持手段がｎ番目までのレベルの
エラー情報を保持しているときに（ｎ＋１）番目のレベ
ルの擬似障害を発生させる擬似障害発生手段と、擬似障
害発生手段によりキャッシュ記憶の（ｎ＋１）番目のレ
ベルに擬似障害が発生した際にレベル情報保持手段に当
該（ｎ＋１）番目のレベルのエラー情報を格納する手段
を持つ構成であるので，診断制御部は擬似障害指示フラ
グ（モード指示手段）のみを持てばよく，診断制御部−
キャッシュ記憶装置間のインターフェースもレベル数が
幾らになろうとも１本の擬似障害指示信号でよくなると
いう効果がある。また，この構成によるキャッシュ記憶
装置への影響も，レベル数に応じて数ゲート増えるのみ
となる。
第１図は本発明の一実施例を示す図，第２図は従来技術
を示す図である。 １……診断制御部,2……キャッシュ記憶装置,3……キャ
ッシュ記憶,4……デグレードレベルレジスタ,6……擬似
障害指示フラグ,11……擬似障害指示信号,21〜24……ア
ンドゲート,31〜34……パリティチェック回路,35〜38…
…オアゲート,41〜44……アンドゲート,45……レベル0E
IF,46……レベル1EIF,47……レベル2EIF,48……レベル3
EIF,57〜60……反転出力付アンドゲート,69〜71……ア
ンドゲート。
を示す図である。 １……診断制御部,2……キャッシュ記憶装置,3……キャ
ッシュ記憶,4……デグレードレベルレジスタ,6……擬似
障害指示フラグ,11……擬似障害指示信号,21〜24……ア
ンドゲート,31〜34……パリティチェック回路,35〜38…
…オアゲート,41〜44……アンドゲート,45……レベル0E
IF,46……レベル1EIF,47……レベル2EIF,48……レベル3
EIF,57〜60……反転出力付アンドゲート,69〜71……ア
ンドゲート。
Claims (1)
- 【請求項１】同一アドレスがｍ（ｍ≧２）個のレベルを
持つキャッシュ記憶のエラー処理機能を試験するため
に、レベル毎に擬似障害を発生する機能を有する情報処
理装置であって、 前記キャッシュ記憶に擬似障害を発生させるモードと通
常時のモードとを切り替えるモード指示手段（６）と、 エラー時に切り離す前記キャッシュ記憶のレベル情報を
保持するレベル情報保持手段（４）と、 前記モード指示手段が擬似障害を発生させるモードを指
示している場合に、前記レベル情報保持手段がｎ（０≦
ｎ＜ｍ）番目までのレベルのエラー情報を保持している
ときに（ｎ＋１）番目のレベルの擬似障害を発生させる
擬似障害発生手段（57〜60,69〜71）と、 前記擬似障害発生手段により前記キャッシュ記憶の前記
（ｎ＋１）番目のレベルに擬似障害が発生した際に前記
レベル情報保持手段に当該（ｎ＋１）番目のレベルのエ
ラー情報を格納する手段（１）とを含むことを特徴とす
る情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031615A JPH0734185B2 (ja) | 1987-02-16 | 1987-02-16 | 情報処理装置 |
| DE3850272T DE3850272T2 (de) | 1987-02-16 | 1988-02-15 | Cache-Speicher mit Schaltungen zur Selbstfehlerkontrolle und sequentiellen Prüfung. |
| EP88102190A EP0279396B1 (en) | 1987-02-16 | 1988-02-15 | Cache memory having self-error checking and sequential verification circuits |
| CA000558902A CA1297193C (en) | 1987-02-16 | 1988-02-15 | Cache memory having self-error checking and sequential verification circuits |
| US07/155,680 US4891809A (en) | 1987-02-16 | 1988-02-16 | Cache memory having self-error checking and sequential verification circuits |
| AU11737/88A AU603964B2 (en) | 1987-02-16 | 1988-02-16 | Cache memory having self-error checking and sequential verification circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031615A JPH0734185B2 (ja) | 1987-02-16 | 1987-02-16 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200249A JPS63200249A (ja) | 1988-08-18 |
| JPH0734185B2 true JPH0734185B2 (ja) | 1995-04-12 |
Family
ID=12336116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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