JPH0667980A - ４ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法 - Google Patents

４ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法

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JPH0667980A
JPH0667980A JP5109327A JP10932793A JPH0667980A JP H0667980 A JPH0667980 A JP H0667980A JP 5109327 A JP5109327 A JP 5109327A JP 10932793 A JP10932793 A JP 10932793A JP H0667980 A JPH0667980 A JP H0667980A
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Tsuchiya Kenichi
ケンイチ・ツチヤ
Adelmayer Thomas
トーマス・アデルメーヤー
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
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    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc

Abstract

(57)【要約】 【目的】 キャッシュメモリを参照する命令プロセッサ
（ＩＰ）のミス率を統計的最小限に低減する。 【構成】 高速メインフレームコンピュータシステムで
は、高速ＩＰは高速キャッシュメモリを備え、それは複
数の関連メモリを含む。ＩＰがキャッシュメモリにアク
セスしようとするたびに、関連メモリにアクセスしてＭ
ＲＵブロック情報、有効情報および無効ブロック情報と
を与えるキャッシュセットアドレスが発生される。アク
セスされた情報はキャッシュ論理システムへの入力とし
て与えられる。キャッシュの論理システムは情報を論理
的に変更してＭＲＵ情報を更新し、ＩＰ側の制御または
監視なしに変更されたＭＲＵ情報をＭＲＵ関連メモリの
セットアドレスに書込み、またキャッシュのブロック置
換のためにＭＲＵ情報、有効情報および無効ブロック情
報を使用してＬＲＵブロックコード情報を発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、高速メインフレームコンピ
ュータに使用される高速命令プロセッサ（ＩＰ）のキャ
ッシュメモリに関する。より特定的には、この発明は命
令プロセッサにおける最も古く使用された（ＬＲＵ）ブ
ロックをエラーなしに識別するおよび／またはブロック
置換のために命令プロセッサのキャッシュメモリにおけ
るいかなる無効または劣化ブロックも識別する論理回路
に関する。
【０００２】
【先行技術の説明】この発明は、「対をなす最も古く使
用された（ＬＲＵ）ブロック置換システム」を示しかつ
説明する米国特許第４，１６８，５４１号の改良であ
る。この特許は、３ビットのコードを使用してキャッシ
ュメモリにおける最も新しく使用された１対のブロック
を識別する。３ビットのコードの第１のビットは、最も
古く使用されたブロックかまたは２つの最も古く使用さ
れたブロックのうちの１つを含む可能な２対のブロック
（ＡＢまたはＣＤ）のうちの１つを識別するために使用
される。この３ビットの論理コードは、最も古く使用さ
れたブロックであるキャッシュメモリの４ブロックのう
ちの１ブロックを選択すれば必ず統計的エラーを発生す
る。しかしながら、この複雑な論理回路はほとんどの時
に、最も古く使用されたブロックを含む１対のブロック
を選択することが示され得る。３ビットのコードのうち
の最後の２ビットは、選択された対ＡＢまたはＣＤ内
で、２つのブロックＡまたはＢのうちのどちらが最も古
く使用されたブロックであるかを識別するために使用さ
れる。キャッシュメモリにおける２番目に古く使用され
たブロックを置換するよりもむしろ毎回キャッシュメモ
リにおける最も古く使用された（ＬＲＵ）ブロックを置
換することがヒット率を向上し、それによって命令プロ
セッサおよび計算機システムの動作の速度の向上がもた
らされるであろうということが統計上示され得る。
【０００３】上述の米国特許は、キャッシュメモリのす
でに無効化されたブロック領域に書込むことを禁止して
いないので、命令プロセッサによって連続的に参照され
るときに付加的なミスを作り出すであろう。
【０００４】ミスを統計的最小限に縮小するであろう、
高速命令プロセッサの高速キャッシュメモリのための簡
略化された論理回路を提供することは非常に望ましいで
あろう。
【０００５】
【発明の概要】この発明の主な目的は、キャッシュメモ
リを参照する命令プロセッサのミス率を統計的最小限に
低減することである。
【０００６】この発明の他の主な目的は、高速命令プロ
セッサのキャッシュメモリのセットアソシアティブアド
レスの最も古く使用されたブロックを統計的エラーなし
に識別しかつエンコードすることである。
【０００７】この発明の他の主な目的は、ブロック置換
のためにキャッシュメモリのセットアソシアティブアド
レスの１つまたは複数の無効ブロックを統計的エラーな
しに識別することである。
【０００８】この発明の他の主な目的は、１つまたは複
数の無効化されたブロックがブロック置換のために使用
されないように、キャッシュメモリのセットアソシアテ
ィブアドレスの１つまたは複数の無効化されたブロック
を統計的エラーなしに識別することである。
【０００９】この発明の他の主な目的は、命令プロセッ
サの性能の低下を最小限にしながら命令プロセッサのキ
ャッシュメモリのミスの数を最小限にするために使用さ
れる新規の簡略化された論理回路を提供することであ
る。
【００１０】この発明のこれらのおよび他の目的に従っ
て、４ブロックのセットアソシアティブキャッシュメモ
リに対してブロックの可能な６対の組合せの各々をエン
コードされた５ビットの二進フォーマットで記憶する最
も新しく使用された情報メモリが提供される。論理回路
はその５ビットのコードのうちの２ビットを使用して最
も新しく使用されたブロックを識別し、かつ残りの３ビ
ットを使用して最も新しく使用された（ＭＲＵ）ブロッ
クを含まない３対のブロックに関する情報をエンコード
する。ＬＲＵ／ＭＲＵ情報のエンコードされた５ビット
は、読出、変更および書込の動作モードでキャッシュメ
モリのセットアソシアティブアドレスに記憶され、その
ためＩＰキャッシュメモリの参照がミスであれば、キャ
ッシュメモリのセットアソシアティブアドレスへの次の
参照は、ブロック置換のために最も古く使用された情報
を導出するのに必要なすべての情報を含む。
【００１１】
【好ましい実施例の詳細な説明】今図１を参照すると、
記憶コントローラを介して主記憶装置に結合された２つ
の命令プロセッサ（ＩＰ）１１および１２の簡略化され
た概略図が示されている。システム１０はＩＰ１１およ
び１２を含み、その各々はキャッシュメモリ１４および
そのキャッシュ関連メモリ１５に結合されるキャッシュ
関連論理１３を有するように示されている。多重ライン
ケーブル１６は、記憶コントローラ１７に両方向に結合
され、コントローラ１７は好ましくは第２のレベルのキ
ャッシュメモリ１８を含み、メモリ１８はケーブル１９
および２０を介して主記憶装置（ＭＳＵ）２１および２
２に結合される。
【００１２】好ましい動作モードにおいて、命令プロセ
ッサ１１は命令プロセッサによって発生されたアドレス
を使用してそのキャッシュメモリ１４を参照しようとす
るであろう。キャッシュメモリが情報の１つまたは複数
の要求されたブロックを含みかつ要求された１つまたは
複数のブロックが劣化または無効化されていなければ、
命令プロセッサはキャッシュメモリにアクセスすること
ができ、完全ヒットがもたらされる。同時にキャッシュ
関連論理は、エージング情報を更新するキャッシュ関連
メモリ１５に記憶される情報を発生し、それは以下にさ
らに詳細に説明される。
【００１３】同じＩＰ１１がキャッシュメモリにないア
ドレスでキャッシュメモリ１４を参照しようとすれば、
ミスが発生し、それは記憶コントローラ１７によって検
出され、コントローラ１７はまず第２のレベルのキャッ
シュメモリ１８を検索して、ミスしたブロックがその中
に含まれるかどうかを判断する。ミスしたブロックが第
２のレベルのキャッシュメモリに含まれていれば、それ
はすぐにＩＰのキャッシュメモリ１４に送られ最も古く
使用されたブロックを置換する。命令プロセッサが現在
の命令を実行するために必要なコマンドまたはデータを
要求するため、命令プロセッサは場合によっては必要な
コマンドまたはデータを待たなければならず、したがっ
て連続的なミスを引起こすであろう状態を発生せずに必
要な情報がキャッシュメモリ１４に供給されることは避
けられない。命令プロセッサによって参照された情報の
１つまたは複数のブロックが第２のレベルのキャッシュ
メモリ１８になければ、記憶コントローラ１７は情報の
１つまたは複数の望ましいブロックを関連ＭＳＵ２１ま
たは２２のうちの１つからフェッチしなければならな
い。命令プロセッサ１１は再び待ち状態に置かれ、した
がってミスの数を最小限にすることおよび情報のブロッ
クをキャッシュメモリ１４に統計的に与えてヒット率を
最大限にすることが重要であることが認められるであろ
う。
【００１４】今図２を参照すると、タグメモリ２３、有
効情報メモリ２４、無効情報メモリ２５および最も新し
く使用された情報メモリ２６を含むキャッシュ関連メモ
リ１５が概略図フォーマットで示されている。ＩＰ１１
がキャッシュメモリ１４を参照しようとすると、ＩＰ
は、キャッシュ関連メモリ２３〜２６の各々において単
一のアドレスを指す主キャッシュセットアソシアティブ
アドレスを発生する。ＩＰによって発生されたアドレス
は、メモリの４つの異なるブロックを識別する４つのデ
ィレクトリアドレスを含む単一のセットアドレスを指
す。したがって、タグメモリ２３は、ＩＰによって発生
されたキャッシュセットアドレスを真のブロックアドレ
スに変換するためのルックアップテーブルとして機能す
る。
【００１５】ＩＰによって発生されたキャッシュセット
アドレスはまた、示されたセットアドレスで有効情報メ
モリ２４に記憶された４つのビットおよびパリティを指
す。メモリ２４の情報は、タグメモリ２３およびキャッ
シュメモリ１４のブロックアドレスに記憶された情報が
有効情報であるという確認型の情報を含む。別のＩＰま
たは入出力プロセッサが、これもまたＩＰのキャッシュ
の中にあるメモリ位置に書込むと、キャッシュのブロッ
クは無効化されるであろう。
【００１６】セットアドレスは、ブロックアドレスでブ
ロックに記憶された情報が無効化されていないことを確
かめる無効情報メモリ２５の４ビットおよびパリティ情
報をさらに指す。
【００１７】ＩＰによって発生されたセットアドレスは
また、以下により詳細に説明されるエージング情報を含
む最も新しく使用された情報メモリ２６におけるアドレ
スの５ビット＋パリティを指す。この発明を説明する目
的で、セットアドレスによって指されかつ、メモリ位置
２７でメモリに記憶された５ビットのエージング情報
は、命令プロセッサがキャッシュメモリ１４を参照しよ
うとするたびに更新されるであろう。
【００１８】今図３を参照すると、キャッシュに関連し
た最も新しく使用された情報メモリ２６およびその関連
論理回路３０の概略ブロック図が示されている。命令プ
ロセッサがキャッシュ関連アドレスを発生すると、前に
説明したように絶えず更新されるキャッシュセットアド
レスはＭＲＵメモリ位置２７を指す。このメモリ位置２
７の情報の最初の５ビットは、以下により詳細に説明さ
れるエンコードされた情報の５ビットつまり０から４を
含む。キャッシュのセットアドレスがＭＲＵメモリ位置
２７を指すとき、このメモリ位置２７の情報はＭＲＵバ
ッファレジスタ３１にコピーされる。ＭＲＵバッファレ
ジスタ３１の情報は、ＭＲＵ論理３２への二進コード入
力として利用可能である。以下により詳細に説明される
ＭＲＵ論理３２は、変更された最も新しく使用された情
報（ＭＭＲＵ）を発生し、それはＩＰによって発生され
たセットアドレスによってアドレス指定された情報の４
ブロックのうちの最も古く使用されたブロックを２ビッ
トの出力としてライン３４に自動的に発生するＬＲＵ論
理３３への入力として発生される。いかなる統計的ミス
をも防ぐために、ＬＲＵ論理３３にはライン３６上に上
述の有効情報Ｖ０〜Ｖ３が与えられ、それは図２の有効
情報メモリ２４に示されている。さらに、メモリ２５の
同じキャッシュセットアドレスに記憶された無効情報Ｄ
０〜Ｄ３は、ライン３５上の入力として与えられる。し
たがって、無効情報または劣化情報がライン３９上のＭ
ＲＵ論理情報に加えてＬＲＵ論理３３への入力としてラ
イン３５および３６上に与えられるため、ライン３４上
のＬＲＵ情報は真の最も古く使用されたブロックとミス
を防ぐために必要な情報とを識別する。書込更新レジス
タ３８はライン３７を介してＭＲＵ論理３２におけるメ
モリ位置２７の５ビットで更新され、そのためブロック
が無効であるかまたはブロックが劣化されていれば、そ
れ自身のキャッシュメモリ１４のメモリ位置をアドレス
指定しようとする命令プロセッサの次の試みは阻止され
るであろう。ライン３７上の情報はメモリ位置２７に記
憶されるべき５ビット＋パリティビットを含み、したが
ってライン３７は変更されたＭＲＵ情報の並列６ビット
を有するものとして示されている。メモリ位置２７に記
憶されるべき５ビットがどのように発生されるかが今説
明される。
【００１９】今図４および図５を参照すると、最も新し
く使用された（ＭＲＵ）論理ブロック３２の詳細な論理
回路が示されている。図４の論理ブロック３２への入力
は、ＭＲＵバッファレジスタ３１によって発生されるビ
ットとして示されている。０〜４と番号が付けられてい
るこれらのビットは、キャッシュメモリ１４における４
ブロックの６つの可能なブロックの組合せとしてブロッ
クＢ０Ｂ１、Ｂ０Ｂ２、Ｂ０Ｂ３、Ｂ１Ｂ２、Ｂ１Ｂ３
およびＢ２Ｂ３として示されているブロック対の情報を
発生するために使用されるマルチプレクサ４１〜４６へ
の入力として与えられる。ライン５１〜５６に示されて
いる望ましいブロック対の情報を発生するためには、図
示されているようにデータ情報がマルチプレクサ４１〜
４６の左側に入りマルチプレクサの右側で図示されたラ
イン５１〜５６上で図示された望ましい出力を発生する
一方で、マルチプレクサ４１〜４６の上部に入る選択制
御ライン上でビット情報によってマルチプレクサ４１〜
４６が制御されることが必要である。マルチプレクサ４
１によってビット０の制御下で行なわれる論理は、ビッ
ト０が設定されればビット２ライン上のビットを選択
し、そうでなければライン５１に対する出力としてビッ
ト１を選択することである。同様に、ビット０および１
が共に設定されれば、マルチプレクサ４２はビット３を
選択するであろう。しかしながら、ビット０が設定され
かつビット１が設定されなければ、マルチプレクサ４２
はハイ状態に接続されるライン５７上のハイ出力を選択
するであろう。制御状態としてビット１が設定されかつ
ビット０が設定されなければ、ビット２はライン５２に
対する出力として選択されるであろう。ビット０および
ビット１の制御ラインが共に０であれば、マルチプレク
サ４２はライン５２に対する出力状態としてライン５８
上のロー状態を選択するであろう。
【００２０】両方が設定される、０かまたは１が設定さ
れる、および０も１も設定されないことが可能である制
御ライン０および１の３つの可能な状態によってライン
５３に対する３つの可能な出力状態が与えられる。その
場合、マルチプレクサ４３はライン５７、ビット３およ
びライン５８上の状態をそれぞれ選択する。
【００２１】０ビットおよび１ビットが設定されない、
または０ビットのみが設定されない、または１ビットの
みが設定されない、または０および１ビットが設定され
ることによって、マルチプレクサ４４への４つの可能な
出力状態が表わされる。これらの４つの状態は、出力ラ
イン５４上に、ビット２、ライン５８、ライン５７およ
びビット４の入力によってそれぞれ表わされる。
【００２２】同様の方法で、マルチプレクサ４５への入
力として与えられた同一の４つの制御状態は、ビット
３、ライン５８、ビット４およびライン５７上のそれぞ
れの入力によって発生されたライン５５上のそれぞれの
出力を発生するであろう。
【００２３】マルチプレクサ４６への制御ラインは、ビ
ット０が設定されないまたは設定されるという２つだけ
の可能な状態を有する。設定されないとき、マルチプレ
クサ４６へのビット４の入力はライン５６上の出力とし
て発生され、設定されればビット１はライン５６上の出
力として発生される。ライン５１〜５６上に示された出
力を発生すると、それらは図５に詳細に示されているマ
ルチプレクサ４７〜４９に与えられる。
【００２４】今図５を参照すると、図３に示されている
ＭＲＵ論理ブロック３２の詳細な論理回路図が示されて
いる。簡単な論理を説明する前に、いずれかの特定のブ
ロックアドレスでヒットが発生したかどうかを判断する
ために３つの状態が使用されるということが理解される
であろう。ライン５９〜６１上に示されているような３
つの状態の第１は、ブロックが有効でかつ情報有効メモ
リ２４で識別されるというライン５９に与えられるよう
に示された状態である。第２は、ブロックはこれまで無
効化されておらずかつキャッシュメモリ／タグメモリの
ハードウェアの問題がない状態であり、それは図２に示
されているメモリ２５の情報によって示され、ＡＮＤゲ
ート６２への入力としてライン６０上に示される状態で
ある。第３は、ブロックアドレスはＩＰアドレスとタグ
メモリ２３のブロックアドレスとを比較することによっ
て得られるＩＰアドレスと同じである状態で、その状態
はライン６１上に示される。ライン６０上の無効化され
た状態はＮＯＴ状態としてＡＮＤゲート６２に与えら
れ、ライン６３上に、アドレス指定されたブロックに対
するヒット状態が発生したことを示すことが注目される
であろう。ライン６３上の信号は、命令プロセッサがキ
ャッシュメモリ１４へのメモリアドレスを発生した結
果、０ないし３の４ブロックのうちの１つがヒットされ
たことを示す。ライン６７上のブロック二進指定は、ブ
ロック選択制御状態としてマルチプレクサ４７〜４９に
与えられ、ライン５１〜５６上の入力のうちの１つを図
５に示されているようにライン６４〜６６上の出力とし
て選択する。たとえば、ブロック３がヒットされれば、
マルチプレクサ４７の３と指定される選択された入力
（それはライン５１上でＢ０Ｂ１状態である）は、ライ
ン６４に対する出力として選択される。ライン３７（ラ
イン６４〜６７を含む）は、書込更新レジスタ３８への
入力である。ＭＲＵメモリ位置２７が情報をメモリ２６
のレジスタ３８に書込むことによって更新されると、ラ
イン６４上の情報はメモリ位置２７のビット２位置に記
憶される。同様に、ブロック２がヒットされれば、マル
チプレクサ４７に示されているブロック２状態は前のよ
うにライン５１を選択する。ブロック１がヒットされれ
ば、マルチプレクサ４７はライン６４上の出力に対して
ライン５２上の入力を選択する。ブロック０がヒットさ
れれば、メモリ２６のメモリ位置のビット２位置２７に
書込むためにライン５４上の入力がライン６４上の出力
として選択される。
【００２５】マルチプレクサ４８は、ライン６５上の出
力としてライン５５、５３、５２または５２上の入力を
それぞれ選択するであろう４つの可能なブロックヒット
状態０ないし３を有するように示されている。同様に、
ライン５６、５６、５５および５４上のマルチプレクサ
４９への入力はブロック０ないし３のヒットに対して示
される状態に対して選択され、ビット４に対して出力を
発生し、ＭＲＵメモリ２６のメモリ位置２７に連続的に
書込まれるレジスタ３８を更新する。
【００２６】ブロック０ないし３がヒットされると、そ
れはライン６７でヒットされるブロックを示す二進フォ
ーマットにエンコードされ、エンコードされた情報は更
新レジスタ３８を介してメモリ位置２７の０および１ビ
ット位置に記録される。ブロック０でのヒットは、ライ
ン６７上で二進００状態を発生し、メモリ位置２７のビ
ット位置０および１に記録されるであろう。同様に、ブ
ロック３でのヒットはライン６７上で１１状態を発生
し、それはレジスタ３８およびメモリ位置２７のビット
位置０および１に記録されるであろう。好ましい動作モ
ードにおいては、レジスタ３８はまた出力ライン６４〜
６７上に示されている情報がロードされ、それは命令プ
ロセッサ１１がキャッシュメモリ１４のメモリ位置を参
照しようとした結果としてヒット状態が発生すると、Ｍ
ＲＵメモリ２６のメモリ位置２７に連続的にロードされ
る。ヒットが発生しなければ、ライン６４〜６７上に示
されている情報は発生されず、ドントケア状態または第
２のレベルのキャッシュ１８にアクセスしようとする試
みまたはＭＳＵ２１または２２のＭＳＵアドレスのうち
の１つにアクセスしようとする試みを示す。後者の２つ
の状態においては、ＩＰは情報の新しいブロックがその
キャッシュメモリ１４にもたらされるのを待つ。一旦こ
の新しい情報が利用可能になると、ＩＰは以前にミスさ
れたブロックを参照しようと再び試みるであろう。情報
の新しいブロックがキャッシュメモリ１４に供給される
結果、メモリ位置２７は更新される。メモリ位置２７の
情報が新しいブロックで更新されると、キャッシュメモ
リ１４内の以前のブロックのうちの１つが置換され、置
換されるべきブロックはライン３４上のＬＲＵ情報によ
って示される。違う言い方をすれば、ＩＰがキャッシュ
メモリ１４に必要とされる情報を見つけなければ、情報
は第２のレベルのキャッシュ１８またはＭＳＵ２１およ
び２２のうちの１つから得なければならない。一旦情報
が第２のレベルのキャッシュ１８またはＭＳＵ２１およ
び２２のうちの１つから得られると、情報の新しいブロ
ックはキャッシュメモリ１４の最も古く使用されたブロ
ックの上に書込まれなければならない。
【００２７】今図６および図７を参照すると、図３に示
されているＬＲＵ論理ブロック３３の詳細な論理回路図
が示されている。今から説明されるように、ＬＲＵ論理
ブロック３３はライン３５、３６および３９（ライン５
１〜５６）上の入力として示されている情報を受取り、
ライン３４上にＬＲＵ情報を発生する。図６は、その各
々が４ビットを有する入力ライン３５および３６を示
す。４ビットはメモリ２４および２５からのもので、ラ
イン３５および３６上に４相補ビットがある。ライン３
９上にはライン５１から５６までの６ビットがある。こ
の入力情報は、ＡＮＤ／ＯＲ論理６８および６９を含む
ゲート論理回路に与えられ、説明不要である表１に示さ
れているようにＭＢ０Ｂ１〜ＭＢ２Ｂ３として示されて
いる望ましい変更された出力をライン７１〜７６上にそ
れぞれ発生する。たとえば、ライン７１上で出力ＭＢ０
Ｂ１を発生するために非無効ブロック０
【００２８】
【数１】
【００２９】と有効ブロック１（Ｖ１）とブロック対Ｂ
０Ｂ１、または非無効ブロック０
【００３０】
【数２】
【００３１】と非有効ブロック０、
【００３２】
【数３】
【００３３】または無効ブロック１（Ｄ１）は、ライン
７１上に示されているハイ状態の変更されたＢ０Ｂ１
（ＭＢ０Ｂ１）を発生するであろう。ライン７２〜７６
上に示されている他の状態は、表１に示されている論理
を見れば詳細な説明は必要でない。ライン７１〜７６上
の出力は、ＡＮＤ／ＯＲ論理７７および７８への入力と
して使用され、エンコードされたＬＲＵ情報を発生す
る。通常ＬＲＵ情報は４ブロックに対して２ビットのみ
を含むであろうが、ローＬＲＵ論理とハイＬＲＵ論理と
を含む４ビットとして示されており、それらはすべて図
３のライン３４上の情報を含む。
【００３４】
【表１】
【００３５】この発明の好ましい実施例を説明してきた
ので、ＩＰ１１および１２が図４から図７に示される論
理を監視または遂行せず、したがってライン３４上でＬ
ＲＵ出力を発生する論理はＩＰの性能を低下させないと
いうことが理解されるであろう。同様に、ＭＲＵメモリ
２６のメモリ位置２７に記憶される情報はＩＰ１１およ
び１２の性能を低下させない。
【００３６】要約すれば、ヒットが発生したときにはキ
ャッシュメモリ１４でオーバライトまたは書換えが発生
しないため、ＩＰがキャッシュ１４でメモリ位置を参照
しヒットを得ると、ライン３４上で発生された情報は必
要とされないことが認められるであろう。しかしなが
ら、メモリ１４でのヒットの結果として、ライン３７上
のエージング情報は書込更新レジスタ３８において更新
され、それは上述の読出−変更−書込の動作モードを使
用してメモリ位置２７に書込まれ、この動作はアドレス
位置２７のそれ以前の情報はバッファ３１を介してＭＲ
Ｕ論理ブロック３２に読込まれ、そこでそれはライン３
７上のＭＭＲＵ出力として変更されて書込更新レジスタ
３８への入力として書込まれ、それはメモリ位置２７が
書換えられかつ更新される。
【図面の簡単な説明】
【図１】マルチプロセッサの高速メインフレーム計算機
システムにおける２つの命令プロセッサとそれらの関連
した主記憶装置との概略図である。
【図２】図１に示されているＩＰのキャッシュ関連メモ
リの概略図である。
【図３】キャッシュに関連した最も古くおよび最も新し
く使用された（ＬＲＵ／ＭＲＵ）論理回路の概略ブロッ
ク図である。
【図４】図３に示されているＭＲＵ論理ブロックの詳細
な論理回路図である。
【図５】図３に示されているＭＲＵ論理ブロックの詳細
な論理回路図である。
【図６】命令プロセッサ機械が使用できるエンコードさ
れたＬＲＵ情報を発生する、図３に示されているＬＲＵ
論理の詳細な論理図である。
【図７】命令プロセッサ機械が使用できるエンコードさ
れたＬＲＵ情報を発生する、図３に示されているＬＲＵ
論理の詳細な論理図である。
【符号の説明】
１３ キャッシュ関連論理回路 １５ キャッシュ関連メモリ １７ 記憶コントローラ手段 １８ 第２のレベルのキャッシュ
フロントページの続き (72)発明者 トーマス・アデルメーヤー アメリカ合衆国、97124 オレゴン州、ヒ ルズボロウ、エヌ・ダブリュ・ジョン・オ ルセン・アベニュ、3120、アパートメン ト・28−105

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ４ブロックキャッシュメモリへのアクセ
    スを最適化するためのキャッシュ論理システムであっ
    て、 複数の関連ブロックメモリを有する４ブロックキャッシ
    ュメモリと、 前記キャッシュメモリおよび前記複数のセットアソシア
    ティブメモリの情報をアクセスするためのセットアソシ
    アティブアドレスを発生するための命令プロセッサ（Ｉ
    Ｐ）と、 前記メモリに結合され、前記命令プロセッサによって発
    生されたセットアソシアティブアドレスのキャッシュメ
    モリのブロックに対して無効情報と有効情報とを発生す
    るためのキャッシュ関連論理回路とを含み、 前記キャッシュ関連論理回路は、ＩＰが前記キャッシュ
    メモリにアクセスした後、セットアドレスに対する変更
    された最も新しく使用されたブロック情報を記憶するた
    めの最も新しく使用されたＭＲＵメモリを有し、さら
    に、 前記キャッシュ関連論理回路は、前記ＭＲＵメモリに結
    合され、ＩＰがキャッシュメモリでヒットした後、前記
    変更された最も新しく使用されたブロック情報を発生す
    るためのＭＲＵ論理手段を有し、さらに、 前記ＭＲＵ論理手段と前記複数の関連メモリとに結合さ
    れ、前記キャッシュメモリにアクセスされるセットアソ
    シアティブアドレスに対する最も古く使用された（ＬＲ
    Ｕ）ブロックコードを発生するためのＬＲＵ論理手段を
    含む、キャッシュ論理システム。
  2. 【請求項２】 前記複数のセットアソシアティブメモリ
    が、前記セットアソシアティブアドレスにある情報の４
    ブロックのアドレスを発生するためのタグメモリと、 前記ＩＰによってアドレス指定されるとき、前記キャッ
    シュメモリ手段に記憶されていない情報の少なくとも１
    ブロックをフェッチするための記憶コントローラ手段と
    を含み、さらに、 前記ＬＲＵ論理手段は、前記セットアソシアティブアド
    レスで前記情報の４ブロックのうちの最も古く使用され
    た（ＬＲＵ）ブロックを発生するためのゲート手段を含
    む、請求項１に記載のキャッシュ論理システム。
  3. 【請求項３】 前記記憶コントローラ手段が前記ＬＲＵ
    ブロックに前記フェッチされた情報の少なくとも１ブロ
    ックを書込み、前記ＩＰが第２のミスを招くことなく前
    記フェッチされたブロックにアクセスすることを可能に
    するための手段を含む、請求項２に記載のキャッシュ論
    理システム。
  4. 【請求項４】 前記ＭＲＵ論理手段が、前記キャッシュ
    メモリの４ブロックの可能な６対の組合せを識別するこ
    とができる５ビットでＭＲＵバッファレジスタを含む、
    請求項１に記載のキャッシュ論理システム。
  5. 【請求項５】 前記ＭＲＵ論理手段は、前記４ブロック
    の可能な６対の組合せ各々に対応して設けられ、かつ前
    記ＭＲＵバッファレジスタに結合されてブロック対の情
    報を発生する複数のマルチプレクサをさらに含む、請求
    項４に記載のキャッシュ論理システム。
  6. 【請求項６】 前記ＭＲＵ論理手段が、前記ＩＰによっ
    てアクセスされたＭＲＵブロックを識別するために前記
    ５ビットのうちの２ビットを発生するためのゲート手段
    をさらに含む、請求項５に記載のキャッシュ論理システ
    ム。
  7. 【請求項７】 前記ＭＲＵ論理手段が、前記ＭＲＵバッ
    ファメモリに記憶される前記ブロックの対の情報を変更
    するためおよび前記４ブロックのうちの最も古く使用さ
    れた（ＬＲＵ）ブロックを識別することができる付加的
    なエンコードされたビットを発生するためのゲートエン
    コード手段をさらに含む、請求項６に記載のキャッシュ
    論理システム。
  8. 【請求項８】 前記ＬＲＵ論理手段が、その各々が前記
    ブロックの可能な６対のうちの１つを示す第１の入力と
    前記ブロック対の各々の有効および無効状態を示す第２
    および第３の入力とを有し無効化されていない有効ブロ
    ック対を示す変更されたブロック対を発生する６つのＡ
    ＮＤ／ＯＲ論理ゲートを含む、請求項４に記載のキャッ
    シュ論理システム。
  9. 【請求項９】 前記６つのＡＮＤ／ＯＲゲートの出力に
    結合され、前記セットアソシアティブアドレスで前記メ
    モリの４ブロックのＬＲＵを示す二進コードを発生する
    ための２つの付加的なＡＮＤ／ＯＲ論理ゲートをさらに
    含む、請求項８に記載のキャッシュ論理システム。
  10. 【請求項１０】 前記ＭＲＵ論理手段および前記ＬＲＵ
    論理手段がダイナミックゲート手段を含む、請求項９に
    記載のキャッシュ論理システム。
  11. 【請求項１１】 メインフレームコンピュータの高速キ
    ャッシュメモリへのアクセス時のダブルミスを防ぐ方法
    であって、 命令プロセッサ（ＩＰ）からキャッシュメモリの情報ブ
    ロックを示すキャッシュセットアドレスを発生するステ
    ップと、 前記キャッシュセットアドレスでタグ関連メモリにアク
    セスして、キャッシュメモリが前記命令プロセッサによ
    ってアクセスされるメモリ内でアドレスを含むかどうか
    を決定されるべきキャッシュメモリのブロックアドレス
    を発生するステップと、 前記セットアドレスで無効に関連するメモリと有効に関
    連するメモリとにアクセスして、アクセスされたアドレ
    スのキャッシュメモリの内容の無効および有効情報を発
    生するステップと、 前記キャッシュセットアドレスでメモリの最も近く使用
    されたブロックを表わす二進情報を最も新しく使用され
    た（ＭＲＵ）メモリのバッファレジスタから論理的に読
    出すステップと、 前記ＭＲＵバッファレジスタから読出された前記二進情
    報を論理的に変更するステップと、 変更された情報を前記ＭＲＵメモリのアクセスされたキ
    ャッシュのセットアドレスに論理的に書込むステップと
    を含み、さらに、 論理的な読出、変更および書込の前記最後の３つのステ
    ップが論理回路によって行なわれる一方で、ＩＰがキャ
    ッシュセットアドレスで前記キャッシュメモリへのアク
    セスを得ている、方法。
  12. 【請求項１２】 前記有効情報が否定でありかつ無効情
    報が肯定であるとき、キャッシュメモリアドレスへのＩ
    Ｐのアクセスを論理的に阻止するステップをさらに含
    む、請求項１１に記載の方法。
  13. 【請求項１３】 前記キャッシュセットアドレスの複数
    の情報ブロックのうちの最も古く使用された（ＬＲＵ）
    ブロックを示すコード化されたビットを論理的に発生す
    るステップをさらに含む、請求項１１に記載の方法。
  14. 【請求項１４】 補助メモリから情報ブロックをフェッ
    チしそれを前記キャッシュメモリの前記キャッシュセッ
    トアドレスの前記情報の最も古く使用されたブロックの
    上に記憶するステップをさらに含む、請求項１３に記載
    の方法。
JP5109327A 1992-05-12 1993-05-11 ４ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法 Pending JPH0667980A (ja)

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