JPH0364893B2 - - Google Patents

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JPH0364893B2
JPH0364893B2 JP60253013A JP25301385A JPH0364893B2 JP H0364893 B2 JPH0364893 B2 JP H0364893B2 JP 60253013 A JP60253013 A JP 60253013A JP 25301385 A JP25301385 A JP 25301385A JP H0364893 B2 JPH0364893 B2 JP H0364893B2
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Haabaato Homerin Jeemuzu
Robaatsu Puzatsuku Toomasu
Nasan Rechafuen Rudorufu
So Kimingu
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International Business Machines Corp
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Publication of JPH0364893B2 publication Critical patent/JPH0364893B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6024—History based prefetching

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はプロセツサの各々が複数レベルの記憶
装置を有するデータ処理システムに係り、更に詳
細に説明すれば記憶階層におけるプロセツサの記
憶アクセス時間を短縮することに係る。
Ｂ 従来の技術 データ処理システムの分野では、プロセツサ
（CPU）が記憶装置よりもずつと高速であること
は周知である。従つて、CPUが可能な限り速や
かにかつ円滑にデータをアクセスすることができ
るように、CPUの記憶装置を、キヤツシユ、主
記憶装置、ドラム、DASD（直接アクセス記憶装
置）等の異種記憶装置の階層構成とするのが普通
である。論理的には、CPUから記憶アクセスを
行う場合、必要なデータをあるレベルで発見する
まで、記憶階層をレベル順に探索し、次いでこの
データをすべての上位レベルにロードしなければ
ならない。このように、要求に基づいてCPUに
データを供給する方法は、記憶階層を実現する最
も簡単で基本的なものである。
米国特許第3670309号は、キヤツシユおよび主
記憶装置から成る２レベルの記憶装置を有するデ
ータ処理システムの記憶コントローラを開示して
いる。この特許は、CPUがキヤツシユおよび主
記憶装置のデイレクトリを同時に質問することを
可能にする。
米国特許第4290103号はマルチプロセツサ・シ
ステムにおけるキヤツシユの管理手法を開示して
いる。このシステムの各CPUはローカル・キヤ
ツシユを有し、また第２レベル（L2）のキヤツ
シユおよび主記憶装置を共有している。L2キヤ
ツシユでは、フラグまたはタグが使用されている
が、これらはL2ブロツク内のキヤツシユ・ライ
ンを指示するためのものである。その目的は、キ
ヤツシユ・ラインを含むL2ブロツクがL2から置
換されるような場合に、キヤツシユ・ラインの不
要な無効化を避けることである。
米国特許第3670307号は、２レベルの記憶装置
を使用するシステムを開示している。この特許で
は、高速記憶装置用のタグ記憶装置および主記憶
装置用のデイレクトリ記憶装置が使用されてい
る。所要のデータは主記憶装置から検索されて高
速記憶装置に入れられ、これに応じてタグ索引が
更新される。タグは、高速記憶装置内の対応する
アドレスが取出されたことをすビツトを含む。
米国特許第4344130号は、マイクロプロセツサ
でデータ転送機能を実行するためのブロツク移動
命令を開示している。
米国特許第3839704号は、背景記憶装置からバ
ツフア記憶装置へデータ・ブロツクを転送するた
めにダミー要求を利用するようにした計算システ
ムを開示している。
前述の特許の大部分は、システム中の各CPU
から複数レベルの記憶装置への同時アクセスを扱
うか、または異なつた記憶レベル間の矛盾のない
データ移動を扱つている。CPUが実際にデータ
を必要とする以前に、記憶階層における記憶レベ
ル間でデータを予めロードすることに関する特許
はほとんどない。
米国特許第3292153号は、低速記憶装置および
高速キヤツシユを含む記憶システムを開示してい
る。この記憶システムは先回りスキヤンすなわち
‘プログラム・ルツクアヘツド’機構を有してお
り、これによりCPUが命令を実行中で使用状態
にあり且つ、記憶システムが使用状態にない場
合、次のいくつかの命令を記憶装置からキヤツシ
ユに先取りするようにしている。
米国特許第3898624号は、次のラインを主記憶
装置から高速キヤツシユに先取りし、この先取り
中にキヤツシユ内の既存ラインを置換えるための
アルゴリズムを開示している。
Ｃ 発明が解決しようとする問題点 しかし、これらの従来知られた先取り方法で
は、高速キヤツシユを効率的に使用し、先取りデ
ータの高いヒツト率を得ることができない。
本発明の目的は、CPUがデータを実際に要求
する前に、記憶階層中の或る記憶レベル、例えば
L2からその直近上位の記憶レベル、例えばL1へ
データを効率良く先取りするようにした、簡単か
つ有効な先取り機構を提供することである。
Ｄ 問題点を解決するための手段 本発明による先取り機構は少なくとも２レベル
を有する記憶階層用のものである。連続する２レ
ベルの記憶装置をそれぞれL1およびL2とし、L1
を高速小容量の記憶装置、L2を低速大容量の記
憶装置とする。L2およびL1のデータの単位を、
それぞれブロツクおよびサブブロツクとする。各
ブロツクはその連続アドレスに複数のサブブロツ
クを保持する。本発明の先取り機構は、 L2に記憶された各サブブロツクが、L1に以前
記憶されたことを示す１状態と以前記憶されたこ
とのないことを示す０状態とから成り、L1内で
の該サブブロツクの使用履歴を記録する置換ビツ
トを有し、 L2に複数のサブブロツクのデータをロードす
るとき各サブブロツクの置換ビツトを０状態にセ
ツトし、L1からL2にサブブロツクのデータを転
送するとき置換ビツトを１状態にセツトする手段
と、 プロセツサがL1に対して所与のブロツクに含
まれるある特定のサブブロツクを参照した際に、
該特定のサブブロツクがL1に記憶されていない
場合、前記所与のブロツクに含まれる複数のサブ
ブロツクのうち置換ビツトが１状態にセツトされ
ているすべてのサブブロツクのデータをL2から
L1へ先取りする手段、 とを備えている。
Ｅ 作用 本発明の先取り機構は、(1)各ブロツクがL2に
駐在する時間は一般にそのサブブロツクがL1に
駐在する時間よりもずつと長く、そして(2)CPU
は常に近接したデータ群を参照する傾向（一般
に、局所性という）を有する、ということに基づ
いている。ブロツクがL2に駐在する時間は、そ
のサブブロツクを反復して取出し、取出したサブ
ブロツクをL1でどのように置換するかを決定す
るのに十分な時間でなければならない。本発明
は、サブブロツクの使用履歴を記録することによ
りCPUがサブブロツクを実際に必要とする前に、
これらのサブブロツクをL1に先取りすることが
できるようにした、簡単かつ有効な方法を開示す
る。
この先取り機構は、記憶階層における通常の要
求時取出しに加えて、通常の要求時取出しに伴う
記憶アクセスの遅延を少なくするという効果を有
する。本発明の実施に際し、L2デイレクトリに
は、ブロツク内の各サブブロツクに関連するｒビ
ツト（置換ビツトを意味する）と呼ばれる追加ビ
ツトが設けられる。このｒビツトは、当該サブブ
ロツクがL1にロードされた後、L1からL2に置換
されたことを表わす。本発明にしたがつてL1に
設けられた置換ロジツクは、サブブロツクが置換
されるような場合に、そのアドレスをL2に送つ
て、ｒビツトを更新させるように動作する。L1
でサブブロツクミスが生じた場合、L2はミスし
たサブブロツクを保持するブロツク内のｒビツト
を使用することにより、CPUによつて以前に使
用され且つL1から置換えられた残りのサブブロ
ツクを先取りすることができる。先取り動作は、
L1の記憶容量のより効率的な使用ならびに記憶
アクセス時間の短縮を生じる。
Ｆ 実施例 以下、第１図及び第２図の実施例を説明する前
に、第３図ないし第８図を参照して本発明の背景
技術を説明する。
第３図に示すようにL1およびL2という記号は、
コンピユータシステムの記憶階層における連続す
る任意の２レベルを指すものとする。本発明は連
続する任意の２レベルに適用可能であるが、本発
明の詳細な説明を容易にするため、以下では、
L1およびL2をレベル１キヤツシユおよびレベル
２キヤツシユと仮定する。
第４図はデータ処理システムのブロツク図であ
つて、プロセツサ（CPU）１００とその３レベ
ルの記憶階層装置：すなわちレベル１（L1）キヤ
ツシユ２００、レベル２（L2）キヤツシユ３００
および主記憶４００を示している。このシステム
は、記憶要求のアドレスを転送する単一または複
数のアドレス・バス１１０、並びに要求されたデ
ータを転送するデータ・バス１２０により接続さ
れている。一般に記憶要求（書込みまたは取出し
要求）は、まずアドレス・バス１１０を介して
L1キヤツシユ２００に転送され、次にL2キヤツ
シユ３００に、最後に主記憶装置４００に転送さ
れる。このような記憶階層の順次探索は、要求し
たデータが発見されたレベルで終了する。
詳細なシステム動作の説明に入る前に、本発明
に関連する用語の定義について述べる。アクセス
単位とは、記憶要求の大きさ（サイズ）を表わ
し、記憶装置中の一定のバイト数で示す。本発明
は特定のアクセス単位を必要としないが、説明の
便宜上、記憶アクセスはすべてダブルワード
（DW）単位であると仮定する。L1キヤツシユ２
００の記憶位置はラインと呼ばれ、記憶装置内の
連続するデータ部分を保持することができる。
L1キヤツシユ・デイレクトリは、現にL1キヤツ
シユ２００内にある各ラインごとに１つのエント
リを保持する。このデイレクトリは、キヤツシユ
内にある複数ラインの置換順序も維持している。
かくて、キヤツシユが一杯のときに或るラインを
ロードしようとする場合には、LRU（least−
recently−used）ラインが置換されることにな
る。L2キヤツシユ３００の記憶単位はブロツク
とよばれ、これはL1キヤツシユ２００内の１ラ
インよりも何倍も大きいものと仮定する。現在の
DW記憶アクセスを保持するラインおよびブロツ
クはそれぞれ、アクセス・ラインおよびアクセ
ス・ブロツクと呼ばれる。キヤツシユ・ミス時
に、ブロツク全体のデータをキヤツシユに送入し
たり、キヤツシユから送出したりする全ブロツク
L2キヤツシユ３００は、構造上も動作上もL1キ
ヤツシユ２００と同じである。
キヤツシユおよびその次の記憶レベルの双方に
おけるデータのコピーの整合性を維持するには、
２つの方法がある。ストアイン（Store−in）キ
ヤツシユでは、変更されたライン全体をキヤツシ
ユから次のレベルに置換するまで、変更されたラ
インの最新のコピーをキヤツシユだけに保持す
る。ストアスルー（Store−thru）キヤツシユで
は、キヤツシユおよびその次のレベルの両者は、
プロセツサにより変更されたあらゆるデータの最
新のコピーを保持するようにされる。これは、す
べての書込み時にキヤツシユおよびその次のレベ
ルの両者を更新することを必要とする。これに対
し、ストアイン・キヤツシユでは、このような場
合に次のレベルを更新しなくてもよい。説明の便
宜上、以下ではL1キヤツシユ２００をストアス
ルー・キヤツシユ、L2キヤツシユ３００をスト
アイン・キヤツシユと仮定する。ストアイン・キ
ヤツシユおよびその置換ロジツクの詳細な説明
は、米国特許第3735360号、同第3771137号に記載
されている。ストアスルー・キヤツシユの詳細な
説明は、コンチの論文“バツフア記憶装置の概
念”（C.J.Conti“Concepts for Buffer
Storage”）、IEEEコンピユータ・グループ・ニ
ユース、1969年３月、９〜13頁に記載されてい
る。従つて、これらの装置の詳細な説明は本明細
書では省略する。
本発明は既存のL1キヤツシユおよびL2キヤツ
シユの設計に基づいているので、既存の構成に変
更または新しい構成要素を必要とすることがあつ
てもその影響は最小限で済む。
ここで、CPU１００（第４図）からの記憶ア
クセスが24ビツトのアドレスで行われるものと仮
定する。L1キヤツシユ２００は128カラム（コン
グルエンス・クラスCCとも呼ぶ）を有し、各CC
に４行（４ウエイのセツト・アソシアテイビテイ
と呼ぶ）を有し、そして128バイトのライン・サ
イズを有する。第５図は、L1キヤツシユ２００
内の異なつた部分をアドレスするために24ビツ
ト・アドレスのフイールドがどのように使用され
るかを示す。L2キヤツシユ３００も、128のCC、
４ウエイのセツト・アソシアテイビテイを有し、
そして1024バイトのブロツク・サイズを有する。
従つて、１つのL2ブロツクは、８個のL1ライン
を連続アドレスに保持することができる。第６図
は、L2キヤツシユ３００をアドレスするために
前記と同じ24ビツト・アドレスのフイールドがど
のように使用されるかを示す。L1キヤツシユ２
００とL2キヤツシユ３００のサイズはそれぞれ
異なつているのでそれぞれのフイールドも異なつ
ていることに注意されたい。
第７図はL1キヤツシユ・デイレクトリ内の１
エントリを示す。このエントリは、第５図のフイ
ールドＡに相当するライン識別子Ａおよび使用ビ
ツトを有する。使用ビツトは、当該ラインがL2
からL1に最後に転送されて以来、使用されたこ
とがあるかどうかを示す。
第８図はL2キヤツシユ・デイレクトリ内の１
エントリを示す。このエントリは、第６図のフイ
ールドA′に相当するブロツク識別子A′、および
当該ブロツク内の格ラインごとに１つのｒビツト
（置換ビツト）を保持する。ｒビツトは、そのラ
インがL1にロードされてから（L2に）置換えら
れたかどうかを示す。次に、第２図および第１図
を参照して、L1キヤツシユおよびL2キヤツシユ
の動作の詳細を説明する。
第２図は、L1キヤツシユ２００（第４図）内
のL1キヤツシユ・デイレクトリ２０１と、L2キ
ヤツシユ３００に対する新しいインタフエース２
１０と、先取りされたラインの確認ロジツク２２
０の詳細ブロツク図を示す。図示のシステムは、
４ウエイ式キヤツシユ・システムであつて、L1
キヤツシユ・デイレクトリ２０１、更新／置換ア
レイ制御ロジツクおよびL1キヤツシユ・データ
アレイ２５０をふくむ。L1キヤツシユ・デイレ
クトリ２０１は、アドレス入力ゲート２０９およ
びアドレス比較ロジツク２０５を含む。更新／置
換アレイは、置換アレイ２０７、更新／置換ロジ
ツク２０６、確認ロジツク２２０、ラインを置換
する際のL2キヤツシユ３００とのインターフエ
ース２１０、およびアドレス・ゲート２０８から
成る。
CPU１００からアドレス・バス１１０に与え
られる記憶アクセスのアドレスは、第５図のＡお
よびＢデイレクトリ２０１および置換アレイ２０
７をアドレスするために使用される。ライン識別
子ａは、アドレス入力ゲート２０９およびアドレ
ス比較ジツク２０５に供給される。（コングルエ
ンス・クラス）アドレスＢは線２０２からL1キ
ヤツシユ・デイレクトリ２０１に供給され、ライ
ン識別子のうちどのCCを比較すべきかを選定す
る。最初、Ｂにより指定されたCC内のエントリ
Ｅ、Ｆ、ＧおよびＨをアドレス比較ロジツク２０
５に同時に読出してＡと比較する。それらの中の
１つが一致した場合、当該アクセスはライン・ヒ
ツトを生じる。アクセスの種類（取出しまたは書
込み）に応うじて、L1キヤツシユ・データアレ
イ２５０は所要の動作をする。取出しの場合、も
し一致するラインがなかつたなら、ライン・ミス
が生じ、アクセス・ラインの要求がL2キヤツシ
ユ３００に送られる。書込みミスの場合には、変
更すべきデータをL2キヤツシユ３００に単に転
送する。
更新／置換ロジツク２０６および置換アレイ２
０７におけるLRU置換論理の説明は米国特許第
4008460号に記載されているので、その詳細な説
明は省略する。更新／置換ロジツク２０６は、線
２０４のフイールドＢにより指定されたCC中の
ラインの現在の置換ステータスを置換アレイ２０
７から読取る。L1キヤツシユ２００のアクセス
がヒツトの場合、ラインＡがL1キヤツシユ２０
０に転送されてから始めて使用されたことを条件
として、確認ロジツク２２０はＡのライン・エン
トリ中の使用ビツトをオンに転ずる。一方、ライ
ンＡがミスの場合、置換ステータスは、ラインＡ
の空間を作るためにどのラインを置換するかを示
し、またインタフエース２１０は置換すべきライ
ンの使用ビツトを検査する。このラインが使用さ
れている場合そのライン識別子がL2キヤツシユ
３００に送られるので、L2キヤツシユ３００は
そのｒビツトを更新することができる。さもなけ
れば、すなわち置換されるラインが以前に全く使
用されていない場合には、インタフエース２１０
からL2キヤツシユ３００へ特別なアクセス要求
は行わない。CC内の更新されたライン識別子は
アドレス・ゲート２０８に書込まれる。つまり、
使用ビツトをオンにされたラインＡの新しいエン
トリは、アドレス・ゲート２０８に書込まれた
後、アドレス入力ゲート２０９に送られ、次いで
L1キヤツシユ・デイレクトリ２０１を更新する
ために使用されるのである。置換アレイ２０７の
更新は、ラインＡがミスしているかどうかに無関
係に、ラインＡがそのCC内のMRU（most−
recently−used）ラインになるようにして行われ
る。
第１図は本発明のL2キヤツシユの構成を示す。
ｒビツト更新ロジツク３２０および先取りロジツ
ク３１０をのぞくと、その主要な部分は第２図の
１１キヤツシユ・デイレクトリに類似している。
第８図に示すように、L2キヤツシユ・デイレク
トリ３０１内の各エントリは、ブロツク識別子お
よび当該ブロツク中にある各ラインのｒビツトか
らなる。L1キヤツシユ・ミスに応じてL2キヤツ
シユ・アクセスが行われる場合、線３０２のフイ
ールドB′により指定されたCC内のすべてのブロ
ツク識別子を同時に読出し、これらの識別子をア
ドレス比較ロジツク３０５でフイールドA′と比
較する。ブロツクA′がCC内にある場合、ブロツ
クA′内の全てのｒビツトを先取りロジツク３１
０で検査する。先取りロジツク３１０はL2キヤ
ツシユ・データアレイ３５０に対し、ｒビツトが
オンになつているラインおよびミスしたラインを
L1キヤツシユ２００にロードするように指示す
る。それと同時に、L1キヤツシユ・デイレクト
リ２０１は先取されているラインを更新するよう
に通知される。これはL1キヤツシユ２００への
特別な要求であつてL1キヤツシユ・デイレクト
リ２０１だけを更新するとともに、第２図の確認
ロジツク２２０がこれらの先取りされたラインの
使用ビツトをオンにすることを禁止する。CC内
のブロツク識別子が一致しない場合、ブロツク・
ミスが生じ、その結果が更新／置換ロジツク３０
６に送られる。更新／置換ロジツク３０６は、い
つたん活動状態になると、フイールドB′により
指定されたCCの現在の置換ステータスを読取り
該置換ステータスにより指示されたLRUブロツ
ク識別子を置換えるとともに、新たに使用された
ブロツクA′をアドレスゲート３０８に書込む。
前述のどちらの場合においても、ｒビツト更新ロ
ジツク３２０はA′のすべてのｒビツトをオフに
転ずる。
使用されたL1ラインの置換は特別なL2アクセ
スを生じるので、L2キヤツシユ・デイレクトリ
３０１だけに関連する。置換されたラインを保持
するブロツクがL2キヤツシユ３００内にある場
合、そのｒビツトはｒビツト更新ロジツク３２０
でオンに切替えられ、そして、更新されたエント
リはゲート３０８および３０９を介してL2キヤ
ツシユ・デイレクトリ３０１に回帰する。この場
合、このブロツク内のライン位置は２の冪の計算
から求められる。行指示器３３０はライン記号Ｃ
を取出してこれをブロツク内のライン位置C′に変
換する。例えば、或るブロツクの第３のラインに
ついては、 Ｃ＝′010′、C′＝′00000100′である。
本発明はデータをL2からL1に先取りする方法
を開示する。前述の説明にはいくつかの仮定があ
る。例えば、先取の′時機′、先取りしたデータを
置くL1キヤツシユ内の′場所′、高い先取り精度
を維持する方法である。前述の説明では、先取り
機構はL1キヤツシユ・ミスに応じて活動状態と
なること、先取されたデータをL1キヤツシユ内
のCCのMRUステータスの位置に置くこと、先取
りされたが未使用のラインがL1キヤツシユから
置換えられようとしている場合にはL2キヤツシ
ユ内のｒビツトをオンに切替えないことにより精
度を維持刷ることを仮定している。本発明では前
記以外の仮定を設けることも可能である。
Ｇ 発明の効果 以上では、記憶階層のある記憶レベルL2から
別の記憶レベルL1に記憶単位を取出す方式を説
明した。この方式は、L2ブロツク内にあるL1サ
ブブロツクの置換履歴に基づいており、L1およ
びL2を、ロジツクが若干異なる２つのレベルの
キヤツシユと仮定している。要求に基づいた従来
の記憶階層と異なり、本発明による構成はL1記
憶装置を一層効率的に利用することにより、
CPUの記憶アクセス時間をかなり短縮すること
ができる。
【図面の簡単な説明】
第１図はL1キヤツシユとのインタフエースを
備えたL2キヤツシユのブロツク図、第２図はL2
キヤツシユとのインタフエースを備えたL1キヤ
ツシユのブロツク図、第３図は通常の記憶階層に
おけるL1およびL2の記憶レベルの例を示す図、
第４図は３レベルの記憶階層を有するコンピユー
タシステムのブロツク図、第５図はL1キヤツシ
ユの24ビツト・アドレスを示す図、第６図はL2
キヤツシユの24ビツト・アドレスを示す図、第７
図はL1キヤツシユ・デイレクトリの１エントリ
を示す図、第８図はL2キヤツシユ・デイレクト
リの１エントリを示す図である。 １００……CPU、２００……L1キヤツシユ、
２０１……L1キヤツシユ・デイレクトリ、２０
５……アドレス比較ロジツク、２０６……更新／
置換ロジツク、２０７……置換アレイ、２１０…
…インタフエース、２２０……確認ロジツク、２
５０L1キヤツシユ・データアレイ、３００……
L2キヤツシユ、３０１……L2キヤツシユ・デイ
レクトリ、３０５……アドレス比較ロジツク、３
０６……更新／置換ロジツク、３１０……先取り
ロジツク、３２０……ｒビツト更新ロジツク、３
３０……行指示器、３５０……L2キヤツシユ・
データアレイ、４００……主記憶装置。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１つのプロセツサと、少なくとも
    ２レベルの記憶階層とを備え、前記記憶階層は高
    速小容量の第１レベル記憶装置および低速大容量
    の第２レベル記憶装置を含み、前記第１レベル記
    憶装置は複数のサブブロツクのデータを記憶し、
    前記第２レベル記憶装置は各々が複数のサブブロ
    ツクから成る複数のブロツクのデータを記憶し、
    前記第２レベル記憶装置から前記第１レベル記憶
    装置へデータを先取りするようにした計算機シス
    テムにおいて、 前記第２レベル記憶装置に記憶された各サブブ
    ロツクが、前記第１レベル記憶装置に以前記憶さ
    れたことを示す１状態と以前記憶されたことのな
    いことを示す０状態とから成り、前記第１レベル
    記憶装置内での該サブブロツクの使用履歴を記録
    する置換ビツトを有し、 前記第２レベル記憶装置に前記複数のサブブロ
    ツクのデータをロードするとき各サブブロツクの
    前記置換ビツトを０状態にセツトし、前記第１レ
    ベル記憶装置から前記第２レベル記憶装置に前記
    サブブロツクのデータを転送するとき前記置換ビ
    ツトを１状態にセツトする手段と、 前記プロセツサが前記第１レベル記憶装置に対
    して所与のブロツクに含まれるある特定のサブブ
    ロツクを参照した際に、該特定のサブブロツクが
    前記第１レベル記憶装置に記憶されていない場
    合、前記所与のブロツクに含まれる前記複数のサ
    ブブロツクのうち前記置換ビツトが１状態にセツ
    トされているすべてのサブブロツクのデータを前
    記第２レベル記憶装置から前記第１レベル記憶装
    置へ先取りする手段、 とを備えたことを特徴とする、記憶階層の先取り
    装置。
JP60253013A 1984-12-24 1985-11-13 記憶階層の先取り装置 Granted JPS61156346A (ja)

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