KR930022222A - 캐시가 일관된 다중 처리기 컴퓨터 시스템에서 다중 미결동작을 제공하기 위한 장치 및 그 방법 - Google Patents

캐시가 일관된 다중 처리기 컴퓨터 시스템에서 다중 미결동작을 제공하기 위한 장치 및 그 방법 Download PDF

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Abstract

고성능 CPU를 지원하는 캐시메모리 구조에서 캐시 일관성을 유지하고, 다른 미결동작을 제공하는 캐시제어기에 대한 장치 및 방법이 개시된다. 외부캐시어레이가 CPU와 캐시제어거(CC) 둘 모두에 접속되며, 미스 비율을 줄이기 위해 서브블록화된다. 캐시제어기는 고속의 버스를 통해 주기억 장치에 접속된다. 캐시 제어기내의 캐시 디렉토리는 외부 캐시의 이용을 추적하여, 캐시제어기를 주기억장치에 상호 접속시키는 버스에 대해서 버스 프로토클의 선택을 지원하도록 구성된다. 캐시 대렉토리는 태그 앤트리로 구성되며, 각 태그 앤트리는 어드레스 필드의 각 서브블록당 1상태 비트 필드씩 다중 상태 비트 필드를 구비한다. 공유-비트, 소유-비트, 타당-비트를 추가해서 상태 비트 필드는 설정시 서브블록상에서 대기중인 완결되지 않는 미결 동작을 표시하는 대기-비트를 구비하며, CPU로 하여금 해당 서브블록을 중복 기재하는 것을 방지한다. CPU내의 2개의 블록 미스 레지스터는 서브블록 미스시 일련의 서브블록을 프리페치하는데 도움을 준다. 블록 미스 레지스터는 대기하는 것으로 알려져 있지만 실제 설정된 대기-비트에 의해서는 식별되지 않은 동작을 추가로 식별한다. 하나의 블록 미스 레지스터는 판독시 미스를 식별하고 나머지 하나의 블록 미스 레지스터는 기록시 미스를 판독한다. 캐시제어기내 I/O 계수 레지스터는 미결이지만 아직 완결되지 못한 I/O 기록동작의 수를 추적하며 I/O 버스 및 버퍼공간의 포화를 방지한다. 모든 미결의 기록동작은 단일 레지스터를 이용하여 추적될 수 있다. 캐시제어기는 캐시제어기로부터 CPU로 보내진 PEND신호를 지원하여 CPU에 대하여 미결의 기록동작이 존재함을 알려주며, 다중 처리환경 내에서 기억순서를 유지시킨다.

Description

캐시가 일관된 다중 처리기 컴퓨터 시스템에서 다중 미결동작을 제공하기 위한 장치 및 그 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 가르침을 담고있는 외부 캐시 메모리 및 캐시제어기의 전체블럭도이다.
제3도는 색인에 의해 선택된 예시적인 디렉토리 엔트리를 보여주는 외부 캐시 디렉토리의 기능적 블록도이다.
제4도는 캐시 엑세스 동작의 예시적인 시퀀스를 보여주는 타임라인이다.

Claims (20)

  1. 중앙처리장치(CPU) 및 주기억장치를 포함해서 처리기 모듈로 구성되는 컴퓨터 시스템에 있어서, 제1버스에 의해 상기 CPU에 접속되며, 다수의 블록과 추가로 다수의 서브블록을 포함하는 캐시, 제2버스에 의해 상기 주기억장치가 접속되며, 상기 제1버스에 의해 상기 캐시와 상기 CPU에 접속된 캐시 디렉토리를 포함하는 캐시제어기, 및 앞서 발해진 캐시동작이 타겟 서브블록에 대해 미결일때 상기 캐시제어기를 인네이블시켜 상기 타겟 서브블록에 대해 캐시 액세스를 발하는 상기 CPU로 하여금 상기 캐시 액세스를 재시도하도록 명령하기 위해 상기 캐시 디렉토리에 접속된 동작 대기 식별수단으로 구성되며, 이때 상기 캐시 디렉토리는 어드레스 태그로 구성되는 다수의 태그 엔트리를 포함하고, 이 다수의 태그 엔트리는 상기 서브블록에 해당하는 다수의 상태 비트 필드를 추가로 포함하며, 캐시 디렉토리에 의해 지적되는 상기 태크 엔트리는 물리적 어드레스의 캐시 디렉토리색인 필드를 포함하는 것을 특징으로 하는 캐시 메모리 구조.
  2. 제1항에 있어서, 상기 상태 비트 필드는 상기 상태 비트 필드와 관련된 상기 서브 블록내에 기억된 다수의 타겟 데이타의 상태를 표시하기 위해서 다수의 상태 비트를 포함하는 것을 특징으로 하는 캐시 메모리 구조.
  3. 제2항에 있어서, 상기 다수의 타겟 데이타의 상태를 표시하기 위한 상기 다수의 상태 비트는, 설정시 상기 타겟 서브블록에 기억된 상기 데이타가 CPU들 사이에서 공유되는 것을 표시하는 공유상태 비트, 설정시 상기 타겟 서브블록내에 기억된 상기 데이타가 상기 CPU들 중의 오직 하나에 의해서만 소유되는 것을 표시하는 소유상태 비트, 설정시 상기 타겟 서브블록내에 기억된 상기 데이타가 타당함은 표시하는 타당상태 비트, 및 상기 서브블록에 해당하는 상기 비트 필드내의 대기 상태 비트로 구성되고, 상기 상태 비트 비트는 설정시 상기 타겟 서브블록이 상기의 이전에 발해진 개시 동작내에서 액세스됨을 표시하며, 추가로 설정시 상기 캐시동작은 계속 대기중이며 미결이며, 상기 타겟 서브블록내에 기억된 상기 데이타가 액세스 가능하지 않음을 표시하는 것을 특징으로 하는 캐시 메모리 구조.
  4. 제3항에 있어서, 상기 캐시 액세스 시도는 제2타겟 서브블록에 대해서 상기 캐시제어기에 의해 받아들여지는 한편 상기의 이전에 발해진 캐시동작은 상기 타겟 서브블록에 대해 미결인 것을 특징으로 하는 캐시 메모리 구조.
  5. 제4항에 있어서, 만약 상기 캐시 액세스 시도가 블록 미스의 결과를 낳으면 그후 상기 캐시제어기는 상기 캐시 액세스 시도를 만드는 상기 CPU에 대해서 상기 캐시 액세스 시도를 재시도하도록 명령하는 것을 특징으로 하는 캐시 메모리 구조.
  6. 제5항에 있어서, 상기 캐시 액세스 시도가 상기 타겟 서브블록에 대해서 서브블록 미스의 결과를 낳을때 상기 캐시제어기는 상기 캐시 액세스 시도를 발하는 상기 CPU로 하여금 오직 상기 대기 상태 비트가 설정될 때만 상기 캐시 액세스 시도를 재시도하도록 명령하며, 만약 상기 대기 비트가 설정되지 않으면 그후 상기 캐시제어기는 상기 캐시 액세스 시도를 만드는 상기 CPU로 하여금 그의 대기 상태 비트가 클리어되는 블록내에서 남아있는 어떠한 서브블록이든 액세스하도록 명령하는 것을 특징으로 하는 캐시 메모리 구조.
  7. 제6항에 있어서, 상기 캐시 액세스 시도가 블록 미스의 결과를 낳을때 검색될 상기 타겟 서브블록을 선택하기 위해서 상기 캐시제어기에 접속된 블록 미스 식별 수단을 추가로 포함하며, 상기 캐시 디렉토리 색인과 상기 물리적 어드레스를 기억하는 상기 블로 미스 식별 수단은 상기 주기억장치내에 기억되고 블록 미스를 일으키는 타겟 서브블록에 의해 참조된 타겟 데이타를 식별하고, 상기 타겟 서브블록에 대한 대기 상태 비트가 설정될때 일련의 서브블록을 검색하기 위해 프리페치 수단에 추가로 접속되며, 상기 일련의 서브블록이 상기 타겟 서브블록전에 검색되었는지를 식별하는 것을 특징으로 하는 캐시 메모리 구조.
  8. 제7항에 있어서, 상기 캐시 액세스 시도가 상기 서브블록 미스의 결과를 낳을때 상기 캐시제어기는 상기 프로페치 수단으로 하여금 상기 일련 서브블록을 프리페치하도록 신호화시키며, 그후 상기 캐시제어기는 상기 블록 미스 레지스터내로 상기 캐시 디렉토리 색인 및 물리적 어드레스를 로드시키며, 상기 일련의 서브블록이 검색될때 그후 상기 캐시제어기는 캐시 디렉토리 색인의 어드레스 태그를 갱신시키며, 상기 일련의 서브블록의 상개 비트 필드내에 타당 상태 비트를 설정하며, 그리고 상기 일련의 서브블록의 상태 비트 필드내에의 대기 상태 비트를 클리어하는 것을 특징으로 하는 캐시 메모리 구조.
  9. 제8항에 있어서, 상기 블록 미스 식별수단은 블록 미스 레지스터를 포함하고, 이 블록 미스 레지스터는 상기 CPU 및 상기 캐시제어기에 접속되고 판독동작 동안 블록 미스를 식별하고, 추가로 기록동작동안 블록 미스를 식별하는 것을 특징으로 하는 캐시 메모리 구조.
  10. 제9항에 있어서, 대기중인 입/출력(I/O) 기록동작의 수를 식별하기 위해 상기 CPU에 접속된 I/O 계수레지스터를 추가로 포함하며, 상기 CPU는 I/O 동작이 발해질때 상기 I/O 계수 레지스터를 증가시키며, I/O 동작이 완결될때 상기 I/O 계수 레지스터를 감소시키는 것을 특징으로 하는 캐시 메모리 구조.
  11. CPU와 주기억장치를 포함해서 처리기 모듈로 구성되는 컴퓨터 시스템에서 캐시 메모리를 동작하기 위한 방법에 있어서, 그 다음과 같은 관계, 즉 제1버스에 의해 상기 CPU에 접속되고, 다수의 블록과 추가로 다수의 서브블록을 포함하는 캐시를 제공하는 단계, 상기 제1버스에 의해 상기 캐시와 상기 CPU에 접속된 캐시 디렉토리를 포함하며 제2버스에 의해 상기 주기억장치가 접속되는 캐시제어기를 제공하는 단계, 어드레스 태그를 포함하여 추가로 상기 서브블록에 해당하는 다수의 상태 비트 필드를 포함하며 캐시 디렉토리 색인에 지적되며 물리적 어드레스의 캐시 디렉토리 색인필드를 포함하는 다수의 태그 엔트리를 제공하는 단계, 및 이전에 발해진 캐시동작이 서브블록에 대해 미결일때 상기 캐시제어기를 인네이블시켜 상기 타겟 서브블록에 대해 캐시 액세스 시도를 발하는 상기 CPU가 상기 캐시 액세스 시도를 재시도하도록 명령하기 위해 상기 캐시 디렉토리에 접속된 동작대기 식별수단을 제공하는 단계로 구성되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 다수의 상태 비트를 제공하는 단계는 상기 서브블록내에 기억된 다수의 타겟데이타 상태가 상기 상태 비트 필드와 관련되어 있음을 표시하기 위해 다수의 상태 비트를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 다수의 상태 비트를 제공하는 단계가 설정시 상기 타겟 서브블록내에 기록된 상기 데이타가 CPU들 사이에서 공유되었음을 표시하는 공유 상태 비트를 제공하는 단계, 설정시 상기 타겟 서브블록내에 기록된 상기 데이타가 상기 CPU들 중의 오직 하나에 의해서만 소유됨을 표시하는 소유 상태 비트를 제공하는 단계, 설정시 상기 타겟 서브블록내에 기록된 상기 데이타가 타당함을 표시하는 타당 상태 비트를 제공하는 단계, 및 대기 상태 비트를 제공하는 단계, 를 포함하며, 상기 대기 상태 비트는 설정시 상기 타겟 서브블록이 상기의 앞서 발해진 캐시동작내에서 액세스됨을 표시하며, 추가로 상기 캐시동작이 계속해서 대기중이고 미결이며 상기 타겟 서브블록내에 기억된 상기 데이타가 변경가능하지 않음을 표시하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 캐시 액세스 시도는 제2타겟 서브블록에 대해서 상기 캐시제어기에 의해 받아들여지는 한편 상기의 이전에 발해진 캐시동작이 상기 타겟 서브블록에 대해서는 미결인 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 만약 상기 캐시 액세스 시도가 블록 미스의 결과를 낳으면 그후 상기 캐시제어기는 상기 캐시 액세스 시도를 만드는 상기 CPU에 대해서 상기 캐시 액세스 시도를 재시도하도록 명령하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 캐시 액세스 시도가 상기 타겟 서브블록에 대해서 서브블록 미스의 결과를 낳을때 상기 캐시제어기는 상기 캐시 액세스 시도를 발하는 상기 CPU로 하여금 오직 상기 대기 상태 비트가 설정될 때에만 상기 캐시 액세스 시도를 재시도하도록 명령하며, 만약 상기 대기상태 비트가 설정되지 않으면 그후 상기 캐시 제어기는 상기 캐시 액세스 시도를 만드는 상기 CPU로 하여금 그의 대기 상태 비트가 설정되지 않은 블록내 남아 있는 어떠한 서브블록이든 액세스하도록 명령하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 캐시 액세스 시도가 블록미스의 결과를 낳을때 검색될 상기 타겟 서브블록을 선택하기 위해 상기 캐시제어기에 접속된 블록 미스 식별수단을 제공하는 단계, 일련의 서브블록을 검색하기 위해 상기 블록 미스 식별수단에 접속된 프리페치수단을 추가로 제공하는 단계, 상기 주기억장치에 기억되고 블록 미스를 일으키는 타겟 서브블록에 의해 참조되는 타겟 데이타는 식별하기 위해 상기 블록 미스 레지스터내에 상기 캐시 디렉토리 색인과 상기 물리적 어드레스에 기억시키는 단계를 추가로 포함하며, 상기 서브블록에 대한 대기상태 비트가 설정될때 상기 블록 미스 식별수단은 상기 일련의 서브블록이 상기 타겟 서브블록전에 검색되었는지를 식별하는 것을 특징으로 하는 방법
  18. 제17항에 있어서, 상기 캐시 액세스 시도가 상기 서브블록 미스의 결과를 낳을때 상기 프리페치 수단을 신호화하여 상기 일련의 서브블록을 프리페치하여, 그후 캐시제어기는 상기 캐시 디렉토리 색인 및 물리적 어드레스를 상기 블록 미스 레지스터내에 로드시키며, 상기 일련의 서브블록이 검색될때 캐시 디렉토리 색인의 어드레스 태그를 갱신하고 상기 일련의 서브블록의 상태 비트 필드내의 타당 상태 비트를 설정하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 블록 미스 식별 수단을 제공하는 단계를 블록 미스 레지스터를 제공하는 단계를 포함하며, 상기 블록 미스 레지스터는 상기 CPU 및 상기 캐시제어에 접속되며 판독동작중에 블록 미스를 식별하며, 기록 동작중에는 블록 미스를 추가로 식별하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 대기중인 입/출력(I/O) 기록 동작의 수를 식별하기 위해 상기 CPU에 접속된 I/O 계수 레지스터를 제공하는 단계와 I/O 동작이 발해질때 I/O 계수 레지스터를 증가시키는 단계와 I/O 동작이 완결되면 I/O 계수 레지스터를 감소시키는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930007171A 1992-04-29 1993-04-28 캐시가 일관된 다중 처리기 컴퓨터 시스템에서 다중 미결동작을 제공하기 위한 장치 및 그 방법 KR100274327B1 (ko)

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