JP2523814B2 - ム―ブアウト・システム - Google Patents
ム―ブアウト・システムInfo
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- JP2523814B2 JP2523814B2 JP63233702A JP23370288A JP2523814B2 JP 2523814 B2 JP2523814 B2 JP 2523814B2 JP 63233702 A JP63233702 A JP 63233702A JP 23370288 A JP23370288 A JP 23370288A JP 2523814 B2 JP2523814 B2 JP 2523814B2
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- Japan
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- buffer
- storage device
- move
- buffer storage
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ストア・イン方式で制御されるバッファ記憶装置にお
けるムーブアウト・システムに関し、 ムーブアウト時におけるバッファ記憶装置の専有時間
を短縮することを目的とし、 主記憶装置とCPUの間に設けられたストア・イン方式
のバッファ記憶システムにおけるムーブアウト・システ
ムにおいて、 該バッファ記憶システムは、常に互いに同一の内容を
保持する複数のバッファ記憶装置（1,2）を有し、 該バッファ記憶装置（1,2）の各々と前記主記憶装置
との間に、それぞれバッファ・レジスタ（3,4）を設
け、 該バッファ記憶システムから前記主記憶装置へのブロ
ックデータの書き戻し時には、前記複数のバッファ記憶
装置（1,2）の各々からは、同一の内容の１ブロックデ
ータのうち、該各々毎に定められた部分が並行して同時
に前記バッファ・レジスタ（3,4）の、それぞれ対応す
るものに書き出され、 前記各々毎に定められた部分の総和は前記１ブロック
データを包含し、 前記バッファ・レジスタ（3,4）に書き出された内容
は、それぞれ前記主記憶装置内の所定の領域に書き戻さ
れるように構成される。
けるムーブアウト・システムに関し、 ムーブアウト時におけるバッファ記憶装置の専有時間
を短縮することを目的とし、 主記憶装置とCPUの間に設けられたストア・イン方式
のバッファ記憶システムにおけるムーブアウト・システ
ムにおいて、 該バッファ記憶システムは、常に互いに同一の内容を
保持する複数のバッファ記憶装置（1,2）を有し、 該バッファ記憶装置（1,2）の各々と前記主記憶装置
との間に、それぞれバッファ・レジスタ（3,4）を設
け、 該バッファ記憶システムから前記主記憶装置へのブロ
ックデータの書き戻し時には、前記複数のバッファ記憶
装置（1,2）の各々からは、同一の内容の１ブロックデ
ータのうち、該各々毎に定められた部分が並行して同時
に前記バッファ・レジスタ（3,4）の、それぞれ対応す
るものに書き出され、 前記各々毎に定められた部分の総和は前記１ブロック
データを包含し、 前記バッファ・レジスタ（3,4）に書き出された内容
は、それぞれ前記主記憶装置内の所定の領域に書き戻さ
れるように構成される。
本発明は、ストア・イン方式で制御されるのバッファ
記憶装置におけるムーブアウト・システムに関する。
記憶装置におけるムーブアウト・システムに関する。
コンピュータ・システムにおいては、CPUから記憶装
置へのアクセスタイムを短くすることによって性能を向
上させるため、比較的安価な大容量の低速メモリにより
構成される主記憶装置とCPUとの間に、高速ではあるが
高価であるため小容量のバッファ記憶装置（キャッシュ
・メモリ）を設けることが行なわれている。
置へのアクセスタイムを短くすることによって性能を向
上させるため、比較的安価な大容量の低速メモリにより
構成される主記憶装置とCPUとの間に、高速ではあるが
高価であるため小容量のバッファ記憶装置（キャッシュ
・メモリ）を設けることが行なわれている。
このようなバッファ記憶装置においては、アクセスさ
れた語の検索の制御を簡素にするため、および、アクセ
スは同一記憶領域に連続して行なわれることが多いこと
等により、主記憶装置の内容がブロック単位で読み出さ
れ、保持される。
れた語の検索の制御を簡素にするため、および、アクセ
スは同一記憶領域に連続して行なわれることが多いこと
等により、主記憶装置の内容がブロック単位で読み出さ
れ、保持される。
CPUがアクセスした語が該バッファ記憶装置内のブロ
ック内にあれば（キャッシュ・ヒット時）、該バッファ
記憶装置のブロック内の語が使用されるが、CPUがアク
セスした語が該バッファ記憶装置内のブロック内にない
ときには（キャッシュ・ミス時）、主記憶装置より、該
バッファ記憶装置内に、該CPUがアクセスした語を含む
ブロックが読み込まれる（ムーブイン）。
ック内にあれば（キャッシュ・ヒット時）、該バッファ
記憶装置のブロック内の語が使用されるが、CPUがアク
セスした語が該バッファ記憶装置内のブロック内にない
ときには（キャッシュ・ミス時）、主記憶装置より、該
バッファ記憶装置内に、該CPUがアクセスした語を含む
ブロックが読み込まれる（ムーブイン）。
このようなバッファ記憶装置は、上記バッファ記憶装
置のブロック内の語が更新されたときに、これを主記憶
装置に書き戻すタイミングによって、ストア・スルー方
式とストア・イン（スワップ）方式の２種類の方式に分
けられる。
置のブロック内の語が更新されたときに、これを主記憶
装置に書き戻すタイミングによって、ストア・スルー方
式とストア・イン（スワップ）方式の２種類の方式に分
けられる。
ストア・スルー方式においては、データがバッファ記
憶装置のブロック内で更新されたときには主記憶装置の
同じアドレスのデータも更新される。これに対し、スト
ア・イン（スワップ）方式においては、通常はバッファ
記憶装置のブロックのデータのみが更新され、主記憶装
置の同じアドレスのデータは、該バッファ記憶装置にお
けるブロックの入れ換え時においてのみ更新される。
憶装置のブロック内で更新されたときには主記憶装置の
同じアドレスのデータも更新される。これに対し、スト
ア・イン（スワップ）方式においては、通常はバッファ
記憶装置のブロックのデータのみが更新され、主記憶装
置の同じアドレスのデータは、該バッファ記憶装置にお
けるブロックの入れ換え時においてのみ更新される。
ところで、上記のバッファ記憶装置におけるブロック
の入れ換えは、以下のような場合に行なわれる。すなわ
ち、前述のように、CPUがアクセスした語が該バッファ
記憶装置内のブロック内にないときには（キャッシュ・
ミス時）、主記憶装置より、該バッファ記憶装置内に、
該CPUがアクセスした語を含むブロックが読み込まれる
（ムーブイン）が、このムーブインの際に、該バッファ
記憶装置内に空きエリアがないときには、該ムーブイン
のブロックデータは該バッファ記憶装置内の既にデータ
が保持されているブロック領域の１つに読み込まれねば
ならない。
の入れ換えは、以下のような場合に行なわれる。すなわ
ち、前述のように、CPUがアクセスした語が該バッファ
記憶装置内のブロック内にないときには（キャッシュ・
ミス時）、主記憶装置より、該バッファ記憶装置内に、
該CPUがアクセスした語を含むブロックが読み込まれる
（ムーブイン）が、このムーブインの際に、該バッファ
記憶装置内に空きエリアがないときには、該ムーブイン
のブロックデータは該バッファ記憶装置内の既にデータ
が保持されているブロック領域の１つに読み込まれねば
ならない。
ここで、前述のように、ストア・イン（スワップ）方
式においては、該バッファ記憶装置内のブロック内の更
新されたデータは主記憶装置には書き込まれていないの
で、上記の新しいブロックが読み込まれるために消去さ
れるブロックのデータを主記憶装置の対応する領域に書
き戻す（ムーブアウト）ことにより主記憶装置の記憶内
容を更新する必要がある。
式においては、該バッファ記憶装置内のブロック内の更
新されたデータは主記憶装置には書き込まれていないの
で、上記の新しいブロックが読み込まれるために消去さ
れるブロックのデータを主記憶装置の対応する領域に書
き戻す（ムーブアウト）ことにより主記憶装置の記憶内
容を更新する必要がある。
このようなムーブアウト動作を含むムーブイン動作は
バッファ記憶装置を長時間専有することになるため、コ
ンピュータ・システムの性能向上のために、このムーブ
イン動作の時間を短くすることが要望されていた。
バッファ記憶装置を長時間専有することになるため、コ
ンピュータ・システムの性能向上のために、このムーブ
イン動作の時間を短くすることが要望されていた。
第３図は、従来のバッファ記憶装置からのムーブアウ
ト処理のための構成の概略を示すものである。
ト処理のための構成の概略を示すものである。
第３図において、５はバッファ記憶装置、６はムーブ
アウト・バッファ、そして、20はアドレス・レジスタで
ある。
アウト・バッファ、そして、20はアドレス・レジスタで
ある。
バッファ記憶装置５には、１ブロック当たり64バイト
からなるデータが保持されており、ムーブアウト時には
１ライン８バイトからなる単位で、ムーブアウト・バッ
ファ６にムーブアウト・データが読み出される。
からなるデータが保持されており、ムーブアウト時には
１ライン８バイトからなる単位で、ムーブアウト・バッ
ファ６にムーブアウト・データが読み出される。
ムーブアウト・バッファ６は、複数のCPUが共通の主
記憶装置にアクセスするようなマルチプロセッサ・シス
テム等において、主記憶装置へのブロック転送のタイミ
ングを調整するためのバッファメモリであって、上記１
ブロック64バイト分の記憶容量を有している。
記憶装置にアクセスするようなマルチプロセッサ・シス
テム等において、主記憶装置へのブロック転送のタイミ
ングを調整するためのバッファメモリであって、上記１
ブロック64バイト分の記憶容量を有している。
第３図に示されるような従来のバッファ記憶装置のム
ーブアウト時には、１つのバッファ記憶装置から１ブロ
ックのデータを１ライン毎にムーブアウト・バッファ６
に転送していたので、例えば、64バイトのデータを転送
するには、１ライン８バイトで８サイクルの時間が必要
であった。そして、この間、バッファ記憶装置はBUZY状
態となっており、CPUからのアクセスが長時間待たされ
るという問題があった。
ーブアウト時には、１つのバッファ記憶装置から１ブロ
ックのデータを１ライン毎にムーブアウト・バッファ６
に転送していたので、例えば、64バイトのデータを転送
するには、１ライン８バイトで８サイクルの時間が必要
であった。そして、この間、バッファ記憶装置はBUZY状
態となっており、CPUからのアクセスが長時間待たされ
るという問題があった。
本発明は上記の問題点に鑑み、なされたもので、ムー
ブアウト時におけるバッファ記憶装置の専有時間を短縮
するムーブアウト・システムを提供することを目的とす
るものである。
ブアウト時におけるバッファ記憶装置の専有時間を短縮
するムーブアウト・システムを提供することを目的とす
るものである。
第１図は本発明の基本構成図である。本図において、
1,2は、複数（第１図では該複数＝２の場合を示してい
る）のバッファ記憶装置、3,4は複数のムーブアウト・
バッファ、そして、18および19はアドレス・レジスタで
ある。
1,2は、複数（第１図では該複数＝２の場合を示してい
る）のバッファ記憶装置、3,4は複数のムーブアウト・
バッファ、そして、18および19はアドレス・レジスタで
ある。
複数のバッファ記憶装置１、および２は、それぞれ、
主記憶装置とCPUの間に設けられたストア・イン方式の
バッファ記憶装置であって、該複数のバッファ記憶装置
1,2の各々には、常にそれぞれ同一の内容が保持され
る。すなわち、主記憶装置からのムーブイン、および、
CPUによる該複数のバッファ記憶装置1,2の各々のデータ
の更新は常に同時に行なわれる。
主記憶装置とCPUの間に設けられたストア・イン方式の
バッファ記憶装置であって、該複数のバッファ記憶装置
1,2の各々には、常にそれぞれ同一の内容が保持され
る。すなわち、主記憶装置からのムーブイン、および、
CPUによる該複数のバッファ記憶装置1,2の各々のデータ
の更新は常に同時に行なわれる。
該複数のバッファ記憶装置1,2の各々と主記憶装置と
の間のムーブアウトの経路には、それぞれ対応する（ム
ーブアウト・）バッファ3,4が、それぞれ設けられてい
る。
の間のムーブアウトの経路には、それぞれ対応する（ム
ーブアウト・）バッファ3,4が、それぞれ設けられてい
る。
該複数のバッファ記憶装置1,2の各々から前記主記憶
装置へのブロックデータの書き戻し時には、該複数のバ
ッファ記憶装置1,2の各々に保持されている前記同一の
内容の１ブロックデータのうち、該各々毎に定められた
部分が並行して同時に前記バッファ・レジスタ3,4の、
それぞれ対応するものに書き出される。
装置へのブロックデータの書き戻し時には、該複数のバ
ッファ記憶装置1,2の各々に保持されている前記同一の
内容の１ブロックデータのうち、該各々毎に定められた
部分が並行して同時に前記バッファ・レジスタ3,4の、
それぞれ対応するものに書き出される。
ここで、該各々毎に定められた部分の総和は前記１ブ
ロックデータを包含し、 前記複数のバッファ・レジスタ3,4に書き出された内
容は、それぞれ前記主記憶装置内の所定の領域に書き戻
される。
ロックデータを包含し、 前記複数のバッファ・レジスタ3,4に書き出された内
容は、それぞれ前記主記憶装置内の所定の領域に書き戻
される。
本発明のムーブアウト・システムによれば、ムーブア
ウト時には、複数のバッファ記憶装置1,2の各々から、
該複数のバッファ記憶装置1,2の各々の保持されている
前記同一の内容の１ブロックデータのうち、該各々毎に
定められた部分が並行して同時に前記バッファ3,4の、
それぞれ対応するものに書き出される。すなわち、該複
数のバッファ記憶装置1,2の各々から対応するバッファ
3,4に対しては１ブロックデータの１部分のみが転送さ
れ、また、該各々の転送は同時に行なわれる。
ウト時には、複数のバッファ記憶装置1,2の各々から、
該複数のバッファ記憶装置1,2の各々の保持されている
前記同一の内容の１ブロックデータのうち、該各々毎に
定められた部分が並行して同時に前記バッファ3,4の、
それぞれ対応するものに書き出される。すなわち、該複
数のバッファ記憶装置1,2の各々から対応するバッファ
3,4に対しては１ブロックデータの１部分のみが転送さ
れ、また、該各々の転送は同時に行なわれる。
したがって、ムーブアウト時における、バッファ記憶
装置からムーブアウト・バッファへの転送時間が短縮さ
れる。すなわち、ムーブアウト時における、バッファ記
憶装置の拘束時間が短縮され、CPUが次のアクセスのた
めに待たされる時間も短くなる。
装置からムーブアウト・バッファへの転送時間が短縮さ
れる。すなわち、ムーブアウト時における、バッファ記
憶装置の拘束時間が短縮され、CPUが次のアクセスのた
めに待たされる時間も短くなる。
第２図は本発明の実施例の構成図である。
第２図において、7,8,9,10および17はセレクタ、11お
よび12はアドレス・レジスタ、13および14はバッファ記
憶装置、15および16はムーブアウト・バッファである。
よび12はアドレス・レジスタ、13および14はバッファ記
憶装置、15および16はムーブアウト・バッファである。
バッファ記憶装置I13に対してはインストラクション
の読出しのためのアクセスが行なわれ、バッファ記憶装
置II14に対してはオペランドの読出しのためのアクセス
が行なわれる。これは、通常、インストラクションの読
出しのすぐ後にオペランドの読出しが続くことが多いた
め、パイプライン処理を実現するために、バッファ記憶
装置をインストラクションの読出し用とオペランドの読
出し用とに別々に設けたものである。
の読出しのためのアクセスが行なわれ、バッファ記憶装
置II14に対してはオペランドの読出しのためのアクセス
が行なわれる。これは、通常、インストラクションの読
出しのすぐ後にオペランドの読出しが続くことが多いた
め、パイプライン処理を実現するために、バッファ記憶
装置をインストラクションの読出し用とオペランドの読
出し用とに別々に設けたものである。
ところで、本発明により、これら２つのバッファ記憶
装置13,14における保持データの内容を常に同一にする
ために、これら２つのバッファ記憶装置13,14に対して
の書き込み動作、すなわち、ムーブイン動作、およびCP
Uによるオペランド・データのストア動作は、全て共通
に行なわれる。
装置13,14における保持データの内容を常に同一にする
ために、これら２つのバッファ記憶装置13,14に対して
の書き込み動作、すなわち、ムーブイン動作、およびCP
Uによるオペランド・データのストア動作は、全て共通
に行なわれる。
そのため、バッファ記憶装置I13のアドレス入力を選
択するセレクタ７への入力としては、前記インストラク
ションの読出しのためのインストラクション・アドレス
の他に、上記ムーブイン動作のためのムーブイン・アド
レス、上記オペランド・データのストア動作のためのオ
ペランド・アドレス、および、ムーブアウト動作のため
のムーブアウト・アドレスが印加され、これらのアドレ
スの１つが、それぞれのタイミングにおいて、該セレク
タ７によって選択され、アドレス・レジスタ11を介して
バッファ記憶装置I13のアドレス入力端子に印加され
る。
択するセレクタ７への入力としては、前記インストラク
ションの読出しのためのインストラクション・アドレス
の他に、上記ムーブイン動作のためのムーブイン・アド
レス、上記オペランド・データのストア動作のためのオ
ペランド・アドレス、および、ムーブアウト動作のため
のムーブアウト・アドレスが印加され、これらのアドレ
スの１つが、それぞれのタイミングにおいて、該セレク
タ７によって選択され、アドレス・レジスタ11を介して
バッファ記憶装置I13のアドレス入力端子に印加され
る。
また、バッファ記憶装置II14のアドレス入力を選択す
るセレクタ９への入力としては、オペランド・アドレス
が前記オペランドの読出しおよび書き込み（ストア）の
ために印加される他、上記ムーブイン動作のためのムー
ブイン・アドレス、および、ムーブアウト動作のための
ムーブアウト・アドレスが印加され、これらのアドレス
の１つが、それぞれのタイミングにおいて、該セレクタ
９によって選択され、アドレス・レジスタ12を介してバ
ッファ記憶装置II14のアドレス入力端子に印加される。
るセレクタ９への入力としては、オペランド・アドレス
が前記オペランドの読出しおよび書き込み（ストア）の
ために印加される他、上記ムーブイン動作のためのムー
ブイン・アドレス、および、ムーブアウト動作のための
ムーブアウト・アドレスが印加され、これらのアドレス
の１つが、それぞれのタイミングにおいて、該セレクタ
９によって選択され、アドレス・レジスタ12を介してバ
ッファ記憶装置II14のアドレス入力端子に印加される。
そして、バッファ記憶装置I13のデータ入力を選択す
るセレクタ８、およびバッファ記憶装置II14のデータ入
力を選択するセレクタ10には、それぞれ、ムーブイン・
データおよびオペランド・ストア・データが印加され
る。
るセレクタ８、およびバッファ記憶装置II14のデータ入
力を選択するセレクタ10には、それぞれ、ムーブイン・
データおよびオペランド・ストア・データが印加され
る。
上記バッファ記憶装置I13のデータ出力端子は、イン
ストラクションの読出しのためのインストラクション・
データ出力端子、およびムーブアウト動作のためのムー
ブアウト・バッファ15の入力端子に接続される。また、
上記バッファ記憶装置II14のデータ出力端子は、オペラ
ンドの読出しのためのオペランド・データ出力端子、お
よびムーブアウト動作のためのムーブアウト・バッファ
16の入力端子に接続される。
ストラクションの読出しのためのインストラクション・
データ出力端子、およびムーブアウト動作のためのムー
ブアウト・バッファ15の入力端子に接続される。また、
上記バッファ記憶装置II14のデータ出力端子は、オペラ
ンドの読出しのためのオペランド・データ出力端子、お
よびムーブアウト動作のためのムーブアウト・バッファ
16の入力端子に接続される。
ムーブアウト・バッファ15,16の役割は、前述の第３
図の構成のムーブアウト・バッファ６と類似している
が、本発明により、ムーブアウト時には、各バッファ記
憶装置13,14からは、１ブロックのデータのうち、各々
について予め定められた１部分のみが読み出されるの
で、ムーブアウト・バッファ15,16は、それぞれ該１部
分のみの記憶容量を有している。
図の構成のムーブアウト・バッファ６と類似している
が、本発明により、ムーブアウト時には、各バッファ記
憶装置13,14からは、１ブロックのデータのうち、各々
について予め定められた１部分のみが読み出されるの
で、ムーブアウト・バッファ15,16は、それぞれ該１部
分のみの記憶容量を有している。
そして、ムーブアウト・バッファ15,16から主記憶装
置へのデータの転送は、セレクタ17によって選択された
順序で行なわれる。
置へのデータの転送は、セレクタ17によって選択された
順序で行なわれる。
ここで、例えば、１ブロックが64バイトからなり、バ
ッファ記憶装置13,14の各々から、それぞれ対応するム
ーブアウト・バッファ15,16へのデータ転送、そして、
該ムーブアウト・バッファ15,16の各々から、それぞれ
セレクタ17を介しての主記憶装置へのデータ転送が、８
バイトからなるライン単位で行なわれるとする。
ッファ記憶装置13,14の各々から、それぞれ対応するム
ーブアウト・バッファ15,16へのデータ転送、そして、
該ムーブアウト・バッファ15,16の各々から、それぞれ
セレクタ17を介しての主記憶装置へのデータ転送が、８
バイトからなるライン単位で行なわれるとする。
ムーブアウトされるべき１ブロック、64バイトのデー
タ（ライン0,ライン1,ライン2,ライン3,・・・ライン6,
ライン７）は、バッファ記憶装置13,14の各々に保持さ
れており、バッファ記憶装置13からムーブアウト・バッ
ファ15へは、（ライン0,ライン2,ライン4,ライン６）の
データが４サイクルの間に転送され、該ムーブアウト・
バッファ15に保持される。同時に、この４サイクルの間
に、バッファ記憶装置14からムーブアウト・バッファ16
へは、（ライン1,ライン3,ライン5,ライン７）のデータ
が転送され、該ムーブアウト・バッファ16に保持され
る。
タ（ライン0,ライン1,ライン2,ライン3,・・・ライン6,
ライン７）は、バッファ記憶装置13,14の各々に保持さ
れており、バッファ記憶装置13からムーブアウト・バッ
ファ15へは、（ライン0,ライン2,ライン4,ライン６）の
データが４サイクルの間に転送され、該ムーブアウト・
バッファ15に保持される。同時に、この４サイクルの間
に、バッファ記憶装置14からムーブアウト・バッファ16
へは、（ライン1,ライン3,ライン5,ライン７）のデータ
が転送され、該ムーブアウト・バッファ16に保持され
る。
すなわち、バッファ記憶装置13,14それぞれにおける
ムーブアウト動作のためのBUZY時間、つまり、専有時間
が、前述の従来の８サイクルから1/2の４サイクルに短
縮される。
ムーブアウト動作のためのBUZY時間、つまり、専有時間
が、前述の従来の８サイクルから1/2の４サイクルに短
縮される。
上記のムーブアウト・バッファ・レジスタ15に保持さ
れたデータ（ライン0,ライン2,ライン4,ライン６）、お
よび、ムーブアウト・バッファ・レジスタ16に保持され
たデータ（ライン1,ライン3,ライン5,ライン７）は、主
記憶装置への転送時には、セレクタ17をムーブアウト・
バッファ15側、およびムーブアウト・バッファ16側へと
交互に切り換えることにより、１ブロックのデータ（ラ
イン0,ライン1,ライン2,ライン3,・・・ライン6,ライン
７）が転送される。これによって、該１ブロックのムー
ブアウト動作は完了する。
れたデータ（ライン0,ライン2,ライン4,ライン６）、お
よび、ムーブアウト・バッファ・レジスタ16に保持され
たデータ（ライン1,ライン3,ライン5,ライン７）は、主
記憶装置への転送時には、セレクタ17をムーブアウト・
バッファ15側、およびムーブアウト・バッファ16側へと
交互に切り換えることにより、１ブロックのデータ（ラ
イン0,ライン1,ライン2,ライン3,・・・ライン6,ライン
７）が転送される。これによって、該１ブロックのムー
ブアウト動作は完了する。
本発明によれば、ムーブアウト時におけるバッファ記
憶装置の専有時間を短縮することができ、該バッファ記
憶装置をより有効に使用することができることにより、
コンピュータ・システムの性能が向上する。
憶装置の専有時間を短縮することができ、該バッファ記
憶装置をより有効に使用することができることにより、
コンピュータ・システムの性能が向上する。
第１図は本発明の基本構成図、 第２図は本発明の実施例の構成図、そして 第３図は従来のバッファ記憶装置からのムーブアウトの
ための構成図である。 〔符号の説明〕 1,2,5,13,14……バッファ記憶装置、 3,4,6,15,16……ムーブアウト・バッファ、7,8,9,10,17
……セレクタ、11,12,18,19,20……アドレス・レジス
タ。
ための構成図である。 〔符号の説明〕 1,2,5,13,14……バッファ記憶装置、 3,4,6,15,16……ムーブアウト・バッファ、7,8,9,10,17
……セレクタ、11,12,18,19,20……アドレス・レジス
タ。
Claims (1)
- 【請求項１】主記憶装置とCPUの間に設けられたストア
・イン方式のバッファ記憶システムにおけるムーブアウ
ト・システムにおいて、 該バッファ記憶システムは、常に互いに同一の内容を保
持する複数のバッファ記憶装置（1,2）を有し、 該バッファ記憶装置（1,2）の各々と前記主記憶装置と
の間に、それぞれバッファ・レジスタ（3,4）を設け、 該バッファ記憶システムから前記主記憶装置へのブロッ
クデータの書き戻し時には、前記複数のバッファ記憶装
置（1,2）の各々からは、同一の内容の１ブロックデー
タのうち、該各々毎に定められた部分が並行して同時に
前記バッファ・レジスタ（3,4）の、それぞれ対応する
ものに書き出され、 前記各々毎に定められた部分の総和は前記１ブロックデ
ータを包含し、 前記バッファ・レジスタ（3,4）に書き出された内容
は、それぞれ前記主記憶装置内の所定の領域に書き戻さ
れることを特徴とするムーブアウト・システム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233702A JP2523814B2 (ja) | 1988-09-20 | 1988-09-20 | ム―ブアウト・システム |
| DE68924945T DE68924945T2 (de) | 1988-09-20 | 1989-09-19 | Pufferspeicheranordnung. |
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