JPH0744458A

JPH0744458A - キャッシュメモリ構造およびキャッシュ・メモリを動作させる方法

Info

Publication number: JPH0744458A
Application number: JP5124785A
Authority: JP
Inventors: Jung-Herng Chang; ジャン−ハーン・チャン; Curt Berg; カート・バーグ; Jorge Cruz-Rios; ジョージ・クルツ−ライアス
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1992-04-29
Filing date: 1993-04-30
Publication date: 1995-02-14
Also published as: US5377345A; EP0568231A1; EP0568231B1; DE69323790T2; KR100274327B1; DE69323790D1; KR930022222A

Abstract

(57)【要約】（修正有）【目的】多数の未決のオペレーションを供給するキャ
ッシュ制御器のための装置および方法を得る。【構成】外部キャッシュ・アレイがＣＰＵとキャッシ
ュ制御器ＣＣへ結合され、ＣＣは高速バスを介して主メ
モリへ結合される。ＣＣ内のキャッシュ・ディレクトリ
が外部キャッシュの使用を追跡し、ＣＣを主メモリへ相
互に結合するバスのためのバス・プロトコルの選択をサ
ポートする。このディレクトリは１つの状態ビット・フ
ィールドを有し、ＣＰＵの対応するサブブロックへの重
ね書きを阻止する。ＣＰＵ内の２つのブロック・ミス・
レジスタが、サブブロック・ミス発生時に以後のサブブ
ロック・プリフェッチを支援する。１つのブロック・ミ
ス・レジスタが読出し時のミスを識別し、別のブロック
・ミス・レジスタが書込み時のミスを識別する。ＣＣ内
のＩ／Ｏカウント・レジスタが、Ｉ／Ｏバスおよびバッ
ファ空間の飽和を阻止し、全ての未決の書込みオペレー
ションを１つのレジスタで追跡できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ装置および
関連するキャッシュ・メモリ構造に関するものである。
更に詳しくいえば、本発明は重なり合う多数のキャッシ
ュ・メモリ・アクセス・オペレーションを行えるように
するためのキャッシュ制御器および関連するレジスタに
関するものである。

【０００２】

【従来の技術】典型的には、コンピュータ装置における
中央処理装置（ＣＰＵ）は主メモリより十分高速で動作
する。メモリが命令を供給できるよりも速くＣＰＵが命
令を実行する場合には、命令が動作する次の命令データ
を利用できるまでＣＰＵはアイドル状態でなければなら
ない。大容量の主メモリからのデータまたは命令を待っ
ている間の長すぎるＣＰＵアイドル時間を避けるため
に、主メモリより高速で動作できるより小容量のキャッ
シュ・メモリがしばしば用いられて主メモリとＣＰＵの
間でデータと命令をバッファする。

【０００３】主メモリ内のメモリ場所におけるデータと
命令はブロック・フレームでキャッシュ・メモリへマッ
プされる。各ブロック・フレームは、そのブロックに関
連するデータと命令を記憶するいくつかの記憶場所に対
応するブロック・オフセットより成る。ＣＰＵの全体の
性能を更に向上させるために、あるコンピュータ装置
は、データとメモリのために１つずつ別々のキャッシュ
・メモリを採用する。

【０００４】しかし、別々のキャッシュ・メモリを使用
することは性能の問題を完全に解決するものではない。
キャッシュの読出し「ミス」が起きると、すなわち、デ
ータまたはＣＰＵにより要求されている命令がキャッシ
ュ・メモリ内に存在しない時には、キャッシュ・メモリ
は主メモリからデータまたは命令を検索せねばならな
い。そのために、典型的には、求められているデータま
たは命令を含んでいるデータまたは命令のブロック・フ
レーム全体が検索され、ブロック・フレーム全体の検索
が終了するまでＣＰＵは遊んでしまう。その他の多くの
キャッシュ性能問題および改良技術が存在する。それら
の問題および改良技術については、たとえば、ヘネシー
（Ｊ．Ｌ．Ｈｅｎｎｅｓｓｙ）、パターソン（Ｄ．Ａ．
Ｐａｔｔｅｒｓｏｎ）著「コンピュータ・アーキテクチ
ャ、定量的手法（ＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔ
ｕｒｅ，ＡＱｕａｎｔｉｔａｔｉｖｅＡｐｐｒｏａ
ｃｈ）」（モーガン・カウフマン（ＭｏｒｇａｎＫａ
ｕｆｍａｎｎ）１９９０年発行、１４５４〜４６１ペー
ジを参照されたい。

【０００５】交換ブロック・フレームでキャッシュ・メ
モリを充填するために必要な時間は、ブロックのサイズ
と、キャッシュ・メモリ−主メモリ階層の転送速度とに
依存する。たとえば、ブロックサイズが８語で、主メモ
リの動作速度が３クロック・サイクル当たり２語である
とすると、交換ブロック・フレームでキャッシュ・メモ
リを充填するために１１クロック・サイクルを要する。
しかし、キャッシュ読出しミスが起きた時にブロック・
フレームサイズを小さくしたり、部分ブロックを充填し
ても、ブロックのサイズを小さくすると後でキャッシュ
ミスが起きやすくなるから、ＣＰＵのアイドル時間が必
ずしも短くなるものではない。

【０００６】キャッシュ読出しミスが起きた時に、キャ
ッシュを待っているＣＰＵのアイドル時間、および主メ
モリ・アクセスの終了を待つ待ち時間をできるだけ短く
するために種々の技術が用いられている。１つの共通な
やり方は「早期再スタート」である。これは、要求され
た基準または命令が主メモリから各キャッシュに到達し
た時に、ブロック全体の検索を終了することを待つこと
無しに、その基準または命令をただちに主メモリへ送る
やり方である。早期再スタートを用いると、ＣＰＵは待
っている命令を受けた時に命令の実行を再開でき、その
間に交換ブロック・フレームの残りは主メモリからキャ
ッシュへ書込まれる。

【０００７】早期再スタート技術は改良したものが「順
序外れフェッチ（ｏｕｔ−ｏｆ−ｏｒｄｅｒｆｅｔｃ
ｈ）」である。これは、求められている基準または命令
を最初に検索することを主メモリへ要求し、交換ブロッ
ク・フレーム内の求められているデータまたは命令に先
行するデータまたは命令の全てをスキップするものであ
る。早期再スタートの場合におけるように、順序外れフ
ェッチにより検索されたデータまたは命令は、検索され
るとただちにＣＰＵへ送られ、交換ブロック・フレーム
の残りが検索されている間にＣＰＵは実行を再開でき
る。求められているデータおよび命令が検索された後
も、求められているデータまたは命令の後のデータおよ
び命令から始まって、主メモリは交換ブロック・フレー
ム内の残りのデータと命令の検索を続ける。それから主
メモリはブロック・フレームの初めまでループして、ブ
ロック・フレーム全体がキャッシュへ書込まれるまで、
以前にスキップされたデータまたは命令を検索する。こ
のようにして、最初のデータまたは命令が主メモリから
検索されると、ＣＰＵは実行をただちに再開できる。

【０００８】従来のキャッシュ・メモリは典型的には、
同じクロック・サイクルで読出しオペレーションと書込
みオペレーションを行うことを許さない。したがって、
交換ブロック・フレームの残りを充填しようと試みてい
る間のＣＰＵからの別の要求に対するキャッシュ応答は
たちまち複雑にさせられる。その結果、ＣＰＵはデータ
または命令が実行された後は再びアイドル状態となり、
残りの検索が実行されることを待つ。ＣＰＵにより要求
されている後のデータまたは命令がキャッシュ・メモリ
に既に保存されているとしても、ＣＰＵは検索されてい
る残りのデータまたは命令をアイドル状態になって待
つ。したがって、交換ブロック・フレームの残りが書込
まれる前に、ＣＰＵがそれの実行を終了する傾向がある
場合に、早期スタートおよび障害フェッチから得られる
利益は限定される。これは、典型的な命令を実行するた
めに要求されるクロック・サイクルの数が小さい場合の
コンピュータ装置、たとえば、ＲＩＳＣ（縮小命令セッ
ト・コンピューティング）コンピュータにおいてとくに
起きる傾向がある。

【０００９】しかし、最近のある種のキャッシュ・メモ
リの構造では、読出しと書込みを同じクロック・サイク
ルで実行することができるようにされ、それによりキャ
ッシュ・ミス（とくにＣＰＵのアイドル時間）に関連す
るペナルティを更に縮小し、システム全体の性能を一層
向上している。たとえば、キャッシュ・メモリに保存さ
れているデータまたは命令に対する以後の要求をクロッ
ク・サイクルの第２の半分の間に満たすことができる。
問題は、ハードウェアを付加するために要する十分な出
費なしにデータまたは命令がキャッシュ・メモリに存在
している時を決定し、およびそれらのデータまたは命令
のキャッシュ・メモリからＣＰＵへの転送を同期させる
ことである。同様に、主メモリからのデータまたは命令
に対する以後の要求を満たす際に類似の問題が存在す
る。

【００１０】より最近、多数のプロセッサを有するコン
ピュータ装置が一般的になってきた。マルチプロセッサ
・システムにおいては、いくつかのプロセッサの幾らか
または全てが、キャッシュに保存されているブロック・
フレームを、読出しまたは書込みの目的のためにアクセ
スすること、およびそのデータをコンピュータ装置内の
種々のソースおよび宛先の任意のものに対してやりとり
する事を同時に試みることができる。マルチプロセッサ
・システムにおいては、適切なシステム・オペレーショ
ンは、キャッシュに保存されているデータが対応するプ
ロセッサとの間の適切な対応に依存する。その場合には
いくつかのプロセッサの任意のものが、キャッシュに保
存されているデータへのアクセスおよび変更ができる。
適切なプロセッサに対するデータの対応は「キャッシュ
一貫性」と名づけられる。

【００１１】

【発明が解決しようとする課題】したがって、高性能Ｃ
ＰＵにおいて多数の代表的な読出し動作および書込み動
作を、並行する、ほぼ同時のやり方でキャッシュ・メモ
リを動作させることができるようにして、主メモリのア
クセスと、要求されている命令またはデータの供給との
間のＣＰＵのアイドル時間および待ち時間を一層短縮す
る、キャッシュ・メモリを制御するための新規な技術を
得る事が望ましい。それによってキャッシュミスのペナ
ルティが減少するならばとくに望ましい。また、キャッ
シュ制御器および関連する制御レジスタを実現するため
に必要なハードウェアの要求をできるだけ減少できるな
らば、望ましい事でもある。

【００１２】以下の詳細な説明において説明するよう
に、それらの目的および希望の結果は、従来技術の諸欠
点を克服する本発明の諸目的および望ましい結果に含ま
れる。詳細な説明は、マルチプロセッサ・コンピュータ
装置のためのデータを取り出すキャッシュ・メモリ装置
を実現し、多数の未決のオペレーションをサポートする
ことによりＣＰＵのアイドル時間を短縮する、キャッシ
ュ・メモリ制御器および方法を開示するものである。

【００１３】

【課題を解決するための手段】この明細書においては、
高性能中央処理装置（ＣＰＵ）をサポートするキャッシ
ュ・メモリ構造の、キャッシュの一貫性を保存し、多数
の未決のオペレーションを行えるようにするためのキャ
ッシュ制御器のための装置および方法を開示する。適切
な数のブロックを有する十分に大きい外部キャッシュ・
アレイが、統合された高速のアドレスおよびデータバス
（ＣＰＵバス）を介してＣＰＵおよびキャッシュ制御器
（ＣＣ）へ結合される。ＣＣは、多数のプロセッサ・シ
ステムを形成するプロセッサと、キャッシュ制御器と、
Ｉ／Ｏ装置と、記憶装置とを相互に接続する第２の高速
バス（ＭＰバス）へ結合される。キャッシュ・ディレク
トリのサイズを小さくするために、１つのブロック当た
り４つのサブブロックをも受けることにより外部キャッ
シュはサブブロックへ分割される。

【００１４】ＣＣ内のキャッシュ・ディレクトリは、外
部キャッシュを使用させ、ＣＣを主メモリへ相互に接続
するバスのためのバス・プロトコルの選択をサポートす
るように編成できる。キャッシュ・ディレクトリはタグ
・エントリで構成される。各タグ・エントリはアドレス
・フィールドと多数の状態ビット・フィールドを有す
る。１つの状態ビット・フィールドが各サブブロックに
対する。タグ・エントリのアドレス・フィールドはキャ
ッシュ・メモリのブロックのための物理的アドレス・タ
グを含む。各状態ビット・フィールドは共用されるビッ
トと、オーナ・ビットと、有効ビットとを有する。ま
た、各状態ビット・フィールドは保留ビットを有する。
この保留ビットは、セットされた時に、サブブロックに
保留されている終了されていない未決のオペレーション
を示す。セット保留ビットは、対応するサブブロックに
現在保存されているデータをＣＰＵがアクセスすること
を阻止する。

【００１５】キャッシュ・ディレクトリ内のエントリに
対するアクセスは、ＣＰＵ物理的アドレス内に含まれて
いるインデックス・フィールドを介して行われる。ＣＰ
Ｕの物理的アドレスは物理的アドレス・タグ・フィール
ドと、サブブロック・インデックスと、サブブロック・
オフセット・フィールドとをも有する。キャッシュ・デ
ィレクトリ内の各エントリを一意にアクセスするために
十分なビットがインデックス内に設けられる。

【００１６】一対のブロックミス・レジスタが、保留中
であることが知られているオペレーションの識別を容易
にするが、セットされているサブブロック保留ビットに
よりとくに識別されることはない。１つのブロックミス
・レジスタが読出しにおけるミスを識別し、別のブロッ
クミス・レジスタは書込みにおけるミスを識別する。各
ブロックミス・レジスタのサイズは、物理的タグ・アド
レスとキャッシュ・ディレクトリ・インデックスの両方
を保存できるようなものである。本発明のＣＣは、要求
されて、プリフェッチされたサブブロックに到達順位を
つけることはない。ブロックミスが起きると、ＣＣは次
の順次サブブロックをプリフェッチし、その後で物理的
タグ・アドレスとキャッシュ・インデックスがブロック
ミス・レジスタにロードされる。ＣＣは、ブロックミス
の結果である要求されているサブブロックと、プリフェ
ッチ・オペレーションの結果である要求されているサブ
ブロックとに対する保留ビットもセットする。検索され
た第１のサブブロックが到達すると、そのサブブロック
に関連するアドレス・タグはキャッシュ・ディレクトリ
のアドレス・タグ・フィールドに保存されているアドレ
スに一致しない。しかし、そのサブブロックに対するア
ドレスはブロック・ミス・レジスタに保存されているア
ドレスに一致する。したがって、ブロックに対する全て
のサブブロックのための有効なビットはクリヤされ、ア
ドレス・タグは更新され、データを有する適切なサブブ
ロックだけに対する有効なビットがセットされ、保留ビ
ットがクリヤされる。検索された第２のサブブロックが
到達すると、そのサブブロックに関連するアドレスはキ
ャッシュ・ディレクトリのアドレス・タグ・フィールド
に保存されているアドレスに一致し、その後でデータを
有するそのサブブロックに対する有効なビットがセット
され、対応する保留ビットがクリヤされる。検索された
サブブロックに対するアドレスが、キャッシュ・ディレ
クトリのブロックミス・レジスタに保存されているアド
レス、またはアドレス・タグ・フィールドに保存されて
いるアドレスに一致しないとすると、誤りが誤り取扱い
のためのオペレーティングシステムへフラッグされる。

【００１７】ＣＣ内のＩ／Ｏ書込みカウント・レジスタ
が、まだ終了していない未決のＩ／Ｏ書込みオペレーシ
ョンの数を追跡して、Ｉ／０バスおよびシステム・バッ
ファ空間の飽和を阻止する。全ての未決の書込みオペレ
ーションは単一のレジスタで追跡できる。物理的Ｉ／Ｏ
装置はＩ／Ｏページへ割り当てられ、各装置は独特のペ
ージへ割り当てられる。現在のページ以外のＩ／Ｏペー
ジへ発せられたＩ／Ｏオペレーションは、現在のページ
への全ての未決のオペレーションが、開始の前に、終了
させられるまで待たなければならない。Ｉ／Ｏオペレー
ションをＩ／Ｏ装置へ発生する時に、ＣＣはＩ／Ｏカウ
ント・レジスタのカウントを増加し、Ｉ／Ｏオペレーシ
ョンが終了したという肯定応答がＣＣにより受けられた
時にそのカウント・レジスタは減少する。Ｉ／Ｏオペレ
ーションが、現在のページ以外のページへ割り当てられ
ているＩ／Ｏ装置をアクセスする事を試みるとすると、
現在のＩ／ＯページのためのＩ／Ｏカウントが零になる
まで、ＣＰＵはオペレーションを再試行する。ＣＣとＩ
／Ｏバスの間のバッファ空間の適切な設計のために、外
部キャッシュ装置は、利用できる最大カウントを知らな
ければならない。外部バス・ウォッチャ装置へ結合され
ているＩ／Ｏページ・アドレス・レジスタは、未決のオ
ペレーションに関連するページ・アドレスの追跡も行
い、Ｉ／ＯオペレーションがそのＩ／Ｏページに対して
失敗した時に時間切れの通知を出す。各Ｉ／Ｏ装置へ独
特のページ・アドレスが割り当てられているから、任意
のＩ／Ｏ措置により送られた時間切れ通知は、そのＩ／
Ｏ装置へ割り当てられているＩ／Ｏページに記録され
る。同様に、共用されている書込みカウント・レジスタ
によって、主メモリへ書込まれているキャッシュ可能な
データに対して未決の書込みオペレーションの数を追跡
することが許される。

【００１８】ＣＣは、マルチプロセッサ環境に未決の書
込みオペレーションが存在する事を示すために、ＣＣか
らＣＰＵへ送られるＰＥＮＤ信号のサポートも行う。Ｐ
ＥＮＤ信号のサポートにより、ＣＰＵは、シーケンスさ
れているＩ／Ｏ書込みオペレーションのための全記憶順
序付けまたは部分記憶順序付けを実行する事が許され
る。ＰＥＮＤ信号の表明は、以前に発せられた書込みオ
ペレーションの終了を待つために続いて出される書込み
オペレーションを含む。それによって絶対的な性能は低
下するが、記憶順序づけは維持される。

【００１９】

【実施例】この明細書においては、キャッシュ一貫性を
保持し、高性能中央処理装置（ＣＰＵ）をサポートする
キャッシュ・メモリ構造における多数の未決のオペレー
ションを行うキャッシュ制御器のための装置および方法
について説明する。以下の説明においては、本発明を完
全に理解できるようにするために、特定の数、特定の時
間、特定の信号等のような数多くの特定の詳細について
述べる。しかし、それらの特定の詳細なしに本発明を実
施できることが当業者には明らかであろう。他の場合に
は、本発明を不必要にあいまいにしないようにするため
に、周知の回路および装置はブロック図で示した。

【００２０】まず、本発明の教示を組み込んだマルチプ
ロセッサ高性能コンピュータ装置における外部キャッシ
ュ・メモリおよびキャッシュ制御器（ＣＣ）のブロック
図概観が示されている図１を参照する。図１において、
ＣＰＵ２がＣＰＵバス４を介して外部キャッシュ装置５
へ相互に結合されている。キャッシュ装置５はキャッシ
ュ制御器（ＣＣ）６により制御される。ＣＰＵ２と、Ｃ
ＰＵバス４と、キャッシュ装置５と、ＣＣ６とはプロセ
ッサ・モジュール１０を構成する。プロセッサ・モジュ
ール１０は多数のプロセッサ・バス（ＭＰバス）８を介
して主メモリ装置９と、別のプロセッサ・モジュール１
０とへ相互結合される。ＣＰＵ２は内部キャッシュ装置
３を更に有する。内部キャッシュ装置３はＣＰＵ２のた
めの集積化されたオンチップ・キャッシュ構造であっ
て、外部キャッシュ装置５より十分に小さい。本発明
は、外部キャッシュ装置５および主メモリ９を構成する
記憶装置にどのような特定の速度要求も課さないが、キ
ャッシュ装置５を構成する装置は、主メモリ９を構成す
る部品より小型かつ高速であると一般に仮定されてい
る。ＣＰＵバス４は高性能プロセッサを取り扱うために
適切な任意の型である、と仮定されているが、本発明の
場合におけるように、特定のプロセッサ・アーキテクチ
ャ、この場合には、アメリカ合衆国カリフォルニア州マ
ウンテン・ビュー（ＭｏｕｎｔａｉｎＶｉｅｗ）所在
のサン・マイクロシステムズ社（ＳｕｎＭｉｃｒｏｓ
ｙｓｔｅｍｓ，Ｉｎｃ．）により設計されたバイキング
・プロセッサ（ＶｉｋｉｎｇＰｒｏｃｅｓｓｏｒ）、
で動作するために最適にできる。

【００２１】次に、キャッシュ制御器６のブロック図が
示されている図２を参照する。この図２においては、Ｃ
ＰＵバス４がＣＰＵバス・インターフェイスおよび制御
器１１へ接続されている。そのＣＰＵバス・インターフ
ェイスおよび制御器１１は内部調停器（図示せず）に従
ってＣＰＵＢＳＵ４に対するアクセスを制御する。ＣＰ
Ｕバス・インターフェイスおよび制御器１１はＣＰＵコ
マンド・モジュール１３と、ＭＰコマンド・モジュール
１２と双方向通信できるように接続されている。ＭＰコ
マンド・モジュール１２はバス要求および応答を処理
し、ある場合にはバス８を出所とするスヌーピング要求
を処理する。ＣＰＵコマンド・モジュール１３はプロセ
ッサ１２から来た全てのコマンドを処理し、必要があれ
ば、プロセッサ２がバス８を制御することができるよう
にするために適切なコマンドを発生する。キャッシュ・
ディレクトリ１５がローカル内部キャッシュ・ディレク
トリ・バス１５を介してＣＰＵコマンド・モジュール１
３とＭＰコマンド・モジュール１２へ相互に結合され
る。キャッシュ・ディレクトリ１５については後で詳し
く説明する。

【００２２】ここで、ＣＰＵバス・インターフェイスお
よび制御器１１が示されている図３を少し参照する。図
３においては、ＣＰＵバス・インターフェイスおよび制
御器１１は、バス４との間で信号をやり取りするための
ドライバ、レシーバおよびラッチの全てを含むＣＰＵバ
ス入力／出力（Ｉ／Ｏ）フレーム・ユニット２１で構成
される。ＣＰＵバス・インターフェイスおよび制御器１
１は仮想バス・インターフェイス２２と、ＣＰＵバス・
アービタ２３と、ＣＰＵバス・インターフェイス２４と
を更に含む。仮想バス・インターフェイス２２によりＭ
Ｐコマンド・モジュール１２は、調停を必要とすること
なしに、外部キャッシュ装置５（図１）へ自由に書込む
ことを許される。それよりも、仮想バス・インターフェ
イス２２はＣＰＵバス４に関連する複雑さを取り扱う事
からＣＰＵバス４を常に自由にし、かつＭＰコマンド・
モジュール１２を免れさせるという幻想をもたらす。好
適な実施例においては、ＭＰコマンド・モジュール１２
により仮想バス・インターフェイス２２によって行われ
るＣＰＵバス４のアクセスの９サイクルまでバッファす
るための９×１０７ビット・バッファを有する。ＣＰＵ
バス・アービタ２３はＣＰＵバス２４に対する要求を制
御し、かつ認める。ＣＰＵバス・アービタ２３はバス４
のために用いられるバス・プロトコルも調整する。最後
に、ＣＰＵバス・インターフェイス２４は、バス２４か
ら受けた全ての入力信号を内部に保持してから、ＣＣ６
内部の別の装置へ送る。

【００２３】図示していないが、好適な実施例における
ＣＣ６は２種類のクロック周波数をサポートする。とく
に、本発明の好適な実施例においては、高性能プロセッ
サ２の高速データ伝送速度に対処するために、ＣＰＵバ
ス４はＭＰバス８よりも高い周波数で動作する。一対の
バッファ１６と１７が、ＣＰＵバス４で動作しているＣ
ＰＵ２と、ＭＰバス８で動作している装置との間の通信
を可能にする。バッファ１６と１７は、２つのクロック
領域の間で動作するデュアル−ポート・レジスタ・ファ
イルで構成される先入れ先出し装置である。

【００２４】第２のＭＰバス・インターフェイスおよび
制御器１９がバッファ１６と１７へ接続されて、ＭＰバ
ス８を介してＣＣ６へ相互に結合される外部装置とのデ
ータ通信を支配する。ＭＰバス・インターフェイスおよ
び制御器１９は、ＭＰバス・インターフェイスおよび制
御器１１により実行される機能に類似する機能を実行す
る。ＭＰバス・インターフェイスおよび制御器１９はア
ーピタ（図示せず）と、バス・インターフェイス・ユニ
ット（図示せず）と、ＣＣ６と、バス８により相互に結
合されている装置、とくに主メモリ９、との間の信号の
送受信のために必要なドライバおよびレシーバ（図示せ
ず）とを含む。以上説明したが、バス・インターフェイ
スおよび制御器１９を参照しての説明は行わなかった諸
特徴はこの技術において広く知られているから、これ以
上の説明は必要ではない。

【００２５】図１、図２および前記３を参照して説明し
たように、ＣＣ６は多数のプロセッサを含むコンピュー
タ装置の外部キャッシュ装置５を制御する。ＣＣ６は多
数のプロセッサとコンピュータ装置の残りの部分との間
の通信インターフェイスも行う。ＣＣ６は、外部キャッ
シュ・メモリ構造を用いる２種類のバス相互接続、すな
わち、ＭＢｕｓをベースとする装置とＤｙｍａｂｕｓを
ベースとする装置、をサポートできる。ＭＢｕｓをベー
スとする装置においては、ＣＣ６はＭＢｕｓ（図１と図
２にはバス８として示されている）へ直結される。ある
いは、Ｄｙｎａｂｕｓをベースとする装置においては、
ＣＣ６はＸＢｕｓ装置へ接続される。Ｄｙｎａｂｕｓを
ベースとする装置における外部キャッシュ装置のサイズ
が、ＭＢｕｓをベースとする装置における外部キャッシ
ュ装置のサイズより大きい理由は、Ｄｙｎａｂｕｓをベ
ースとする装置における外部キャッシュ装置が用いるサ
ブブロックのサイズがより大きいためである。しかし、
本発明の特定の属性は選択されるバス・システムとは独
立しており、この詳細な説明の残りの部分は、ＭＢｕｓ
をベースとする装置とＤｙｎａｂｕｓをベースとする装
置の間で区別はしない。

【００２６】更に、図１、図２および図３を参照して説
明したように、外部キャッシュ装置５は直接マップ・キ
ャッシュとして編成される。サイズは１メガバイト（Ｍ
Ｂ）とすることができ、またはＤｙｎａｂｕｓをベース
とする装置の場合には希望により２ＭＢとすることがで
きる。また、両方のバス構成においては、サイズおよび
サブブロック・サイズを除き、バス・キャッシュの編成
は同じであるから、詳細な説明の残りは１ＭＢキャッシ
ュ構造を使用する。好適な実施例において１ＭＢキャッ
シュを実現するために、８個の１２８ｋ×９（または１
２８ｋ×８）スタチック・ランダム・アクセス・メモリ
（ＳＲＡＭ）チップが用いられる。ＣＣ６内のキャッシ
ュ・ディレクトリ１５のサイズを小さくするためにサブ
ブロッキングが用いられる。サブブロッキングは、大き
いブロックの大きいミス・ペナルティを克服するため、
および小さいキャッシュ・ディレクトリ構造内のタグ記
憶要求を減少するために開発されたものである。ここで
説明している好適な実施例においては、ＭＢｕｓをベー
スとする装置に対するサブブロックのサイズは３２バイ
ト（Ｂ）である。サブブロックを基準にして、記憶され
ているデータは転送され、キャッシュ一貫性プロトコル
が維持される。更に、ＣＣ６は、１９年月日に
出願された、「マルチプロセッサ・コンピュータ装置に
おいて多数の未決のオペレーションを維持している間に
タグ・メモリ・アレイの１つのコピーを用いてキャッシ
ュ一貫性の維持を改善するための方法および装置（Ｍｅ
ｔｈｏｄａｎｄＡｐｐａｒａｔｕｓｆｏｒＩｍ
ｐｒｏｖｉｎｇＭａｉｎｔａｉｎｇＣａｃｈｅＣ
ｏｎｓｉｓｔｅｎｃｙＵｓｉｎｇａＳｉｎｇｌｅ
ＣｏｐｕｏｆａＴａｇＭｅｍｏｒｙＷｈｉ
ｌｅＳｕｐｐｏｒｔｉｎｇＭｕｌｔｉｐｌｅＯｕ
ｔｓｔａｎｄｉｎｇＯｐｅｒａｔｉｏｎｓｉｎａ
ＭｕｌｔｉｐｌｅＰｒｏｃｅｓｓｏｒＣｏｍｐｕｔ
ｅｒＳｙｓｔｅｍ）」という名称の米国特許出願第
号に開示されている教示に直接従って、単一コ
ピー・キャッシュ・タグを含む。

【００２７】後で詳しく説明するように、本発明の教示
を含んでいるＣＣ６は、バス４を介してＣＣ６へ相互接
続されているプロセッサ２から外部キャッシュ装置への
パイプライン化されたアクセスをサポートできる。この
好適な実施例においては、読出しオペレーションと書込
みオペレーションのための命令サイクル当たり、１つの
倍長語（ＤＷ）のピーク・データ転送速度が予測され
る。読出し（または書込み）アクセスの結果としてミス
が生じたとすると、すなわち、求められているデータま
たは命令がキャッシュ装置４に保存されているブロック
内に存在しないとすると、別のミスが起きるまで、プロ
セッサ２は書込み（または読出し）オペレーションのた
めにキャッシュ装置を依然としてアクセスできる。

【００２８】次に、キャッシュ・ディレクトリ１５がよ
り詳しく示されている図４を参照する。図４において
は、キャッシュ・ディレクトリ１５はこの技術において
知られているようにして一般に構成され、多数のタグ・
エントリ３０を有する。キャッシュ装置５の各ブロック
ごとに１つのタグ・エントリがある。上記のように、好
適な実施例におけるキャッシュ装置５は公称８Ｋのブロ
ックで構成される。各ブロックのサイズは１２８Ｂであ
る。したがって、キャッシュ・ディレクトリ１５は８Ｋ
タグ・エントリ３０を同様に有する。各タグ・エントリ
３０はアドレス・タグ３１と、多数の状態ビット・フィ
ールド３２とで構成される。アドレス・タグ３１は、タ
グ・エントリ３０により識別される特定のブロックによ
り参照されるデータに対して完全な物理的アドレス、イ
ンデックス・ビットではない、を保存する。状態ビット
・フィールド３２は、タグ・エントリ３０により参照さ
れるブロック内に存在するサブブロックに対応する。と
くに、ブロックを備える各サブブロックに対して１つの
状態ビット・フィールドが存在し、そのブロック内のい
くつかのサブブロックを識別するただ１つのアドレス・
タグが存在する。

【００２９】各状態ビット・フィールド３２は、４つの
状態ビット、すなわち、ｐビット３４と、ｓビット３５
と、ｏビット３６と、ｖビット３７とを保存する。ｓビ
ット３５と、ｏビット３６と、ｖビット３７とはそれぞ
れ共用されるビット、オーナ・ビット、および有効ビッ
トであって、記憶装置技術において周知のように全て機
能する。ｓビットは、セットされた時に、対応するサブ
ブロックが共用されることを示す。ｏビットは、セット
された時に、対応するサブブロックが最後の書込みオペ
レーションを実行した事を示す。ｖビットは、１へセッ
トされた時に、対応するサブブロックが有効である事を
示す。

【００３０】キャッシュ装置５内のキャッシュ・ブロッ
ク・フレームは、アドレス４０の部分を形成するインデ
ックス４１を介してアクセスされる。それにより、アド
レス４０はキャッシュ装置５に対するアクセスを既知の
やり方で可能にする：すなわち、インデックス４１はそ
のビット・パターンに従って特定のタグ・エントリ３０
をほぼ指す。また、ブロックとサブブロックとの内部の
オフセットがそれぞれオフセット・フィールド４２、４
３により示される。

【００３１】本発明はこの技術において知られている状
態ビット、すなわち、保留ビットであるｐビット３４、
へ付加状態ビットを付加する。ｐビット３４は、セット
された時に、ＣＰＵ２により割り当てられたオペレーシ
ョンが未決であり、アドレス４０内のインデックス４１
により参照されるブロックのサブブロック、およびサブ
ブロック・インデックス４２に依然として保留される。
プリフェッチ・オペレーションを開始される時にｐビッ
ト３４もセットされる。

【００３２】ｐビット３４により、以前に出されたコマ
ンドの終了を待つことなしに、種々のブロックへ、また
は種々のサブブロックへも、多数のオペレーションを割
り当てることが許され、その間も、単一のアドレス・タ
グ３１が全てのサブブロックを識別する事を依然として
要求するだけである。ｐビットは、セットされた時に、
ＣＰＵバス４を放棄するためにＣＰＵ２をアクセスする
ことをＣＣ６が要求すること、および後におけるアクセ
スの「再試行」を可能にすることにより、対応するサブ
ブロックをアクセスする事を阻止する。ＣＣ６がｐビッ
ト３４をモニタすることにより、ＣＣ６はサブブロック
に対する以後のオペレーションを許し、以前のオペレー
ションが終了し、ｐビットがクリヤされた時だけｐビッ
トはセットされる。ｐビット３４がセットされていない
サブブロックをＣＰＵ２がアクセスし、そのアクセスの
結果としてミスが生じると、ｐビット３４が最初にセッ
トされ、その後でメモリ・アクセスが行われてキャッシ
ュ装置５へのデータを検索し、アドレス・タグ・ビット
３１が更新され、ｐビット３４がクリヤされる。

【００３３】保留されていることが知られているオペレ
ーションの識別を容易にするが、セットされたサブブロ
ック保留ビットによりとくに識別されない。ブロック・
ミス・レジスタ２８は、読出し時のミスと書込み時のミ
スを識別する。ブロック・ミス・レジスタ２８は物理的
アドレス・タグとキャッシュ・ディレクトリ・インデッ
クスを保存するためのサイズにされる。本発明のＣＣ６
は、要求されているプリフェッチされたサブブロックに
到達順位を課す。ブロック・ミスが起きると、ＣＣ６は
次の順次サブブロックをプリフェッチし、その後で物理
的アドレス・タグ４４とキャッシュ・インデックス４１
がブロック・ミス・レジスタへロードされる。ＣＣ６
は、ブロック・ミス・オペレーションの結果である要求
されているサブブロックと、プリフェッチ・オペレーシ
ョンの結果である要求されているサブブロックとに対す
る保留ビット３４のセットも行う。検索された第１のサ
ブブロックが到達すると、そのサブブロックに関連する
アドレス・タグ４４が、キャッシュ・ディレクトリ１５
内のアドレス・タグ・フィールド３１内の値に一致しな
い。しかし、サブブロックに対するアドレス・タグ４４
はブロック・ミス・レジスタ２８に保存されているアド
レスに一致する。したがって、ブロックのための全ての
サブブロックに対する有効なビット３７はクリヤされ、
アドレス・タグ３１は更新され、データを有する適切な
サブブロックのみに対する有効なビットがセットされ、
保留ビットがクリヤされる。検索された第２のサブブロ
ックが到達すると、そのサブブロックに対するアドレス
４４が、キャッシュ・ディレクトリ１５内のアドレス・
タグ・フィールド内のアドレスに一致し、その後で、デ
ータを有するそのサブブロックのための有効なビット３
７がセットされ、対応する保留ビット３４がクリヤされ
る。検索されたサブブロックに対するアドレス４４が、
ブロック・ミス・レジスタ２８に保存されているアドレ
スに一致しないか、アドレス・タグ・フィールド３１に
保存されているアドレスに一致しないとすると、誤り取
扱いのためにオペレーティング・システムへ誤りがフラ
ッグされる。

【００３４】本発明の動作においては、データ獲得をほ
ぼ同時に、すなわち、ほぼパイプラインのようにして進
行できる。この場合には、アクセス要求が一度に１つず
つ発せられるが、その場合には、以前に出されたキャッ
シュ・メモリ・アクセスの終了する前に以後の要求が出
される。ＣＰＵがインデックス４１を介してキャッシュ
装置５をアクセスすると、アドレス・タグ３１のビット
がただちに検査されて、それらのビットが制御空間基準
のアドレス・ビットに一致するかどうかを判定する。

【００３５】本発明を含むＣＣ６の動作を、図５に示さ
れている例と、図６に示されている動作の例の流れ図と
を参照して最も良く説明できる。図５においては、たと
えば、ＣＰＵが時刻Ｔ₁ にキャッシュ・メモリ・オペレ
ーション、たとえば、バースト読出しをおこなってお
り、その結果として外部キャッシュ装置５のサブブロッ
クＡにおいてミスが生ずる。保留ビット（ｐビット）３
４がセットされ、要求されたデータがある時間後の時刻
Ｔ₂ に主メモリ９からキャッシュ装置５のサブブロック
Ａへ検索され、その後で、ｐビット３４がクリヤされ
る。サブブロックＡに関連するメモリ・アクセスの終了
を保留すると、ｐビットにより示されているように、サ
ブブロックＡがビジーであるとＣＣ６が常に判定するか
ら、プロセッサはそのサブブロックＡをアクセスできな
い。しかし、対応する同じｐビットがセットされておら
ず、かつ、サブブロックＡまたはＢに対するキャッシュ
・アクセスの試みの結果としてブロック・ミスが起きな
かったとすると、ブロック内の別のサブブロック、たと
えば、サブブロックＢ、における別のオペレーション
を、時刻Ｔ₁ に続く時刻、たとえば、時刻Ｔ₁₊、におい
て依然として続行できる。ブロック・ミスが、たとえ
ば、時刻Ｔ₁ にサブブロックＢで起きたとすると、サブ
ブロックＢのためのｐビットがセットされていないとし
ても、ＣＰＵ２は再試行することを命令される。この場
合には、本発明は従来の任意の技術のように動作して、
ブロック・ミスは、他の任意のアクセスより先に、主メ
モリ・アクセス・サイクルを要求する。あるいは、アド
レス４０のインデックス４１により指されているアドレ
ス・タグ３１がアドレス４０内のアドレス・タグ４４に
一致するものとすると、アクセスするＣＰＵは、対応す
るｐビット３４によりビジーであるとはマークされてい
ない任意のサブブロックをアクセスできる。アドレス・
タグ３１がアドレス・タグ４４に一致する場合、すなわ
ち、ブロック・ヒットが存在する場合には、サブブロッ
ク・ミスの結果としてサブブロック、およびそれの直後
のサブブロックの取り出しが行われる。

【００３６】図６にターゲット・サブブロックのマルチ
プロセッサ獲得中に起きる動作の流れが示されている。
キャッシュ・アクセスを試みている間のＣＣ６の動作に
おける保留ビット３４の影響を下記のように要約でき
る。１．ｐビット３４がセットされているサブブロックで任
意の動作が行われるとすると、ＣＰＵは再試行すること
を命令される。２．ある動作の結果として、任意のｐビット３４を有す
るブロックであって、そのブロックのサブブロックのい
ずれかに対してそのｐビット３４がセットされているよ
うなブロックでブロック・ミスが生じたとすると、ＣＰ
Ｕは再試行することを命令される。

【００３７】キャッシュ・アクセス動作がＣＰＵ２によ
り開始されると仮定する（ブロック５０）。ＣＣ６はブ
ロック・ミス・レジスタ２８とキャッシュ・ディレクト
リを最初にアクセスする（ブロック５１）。次に、ＣＣ
６は、ターゲット・サブブロックに対して保留ビット３
４がセットされるかどうかを判定する（ブロック５
２）。保留ビット３４がセットされるとすると、ＣＣ６
は、後のアクセスを再試行することをアクセスしたＣＰ
Ｕ２へ指令する（５２ａ）。あるいは、保留ビット３４
がクリヤされるとすると（ブロック５２）、ＣＣ６は、
アドレスされたサブブロックのアドレスがブロック・ミ
ス・レジスタ２８に保存されているアドレスに一致する
かどうかを判定する（ブロック５３）。もし一致したと
すると、ＣＰＵ２は再試行することを命令され（ブロッ
ク５３ａ）、アドレスされたサブブロックを含んでいる
ブロックのための保留オペレーションが存在する。その
後で、ＣＣ６は、アドレスされたサブブロックのアドレ
スがキャッシュ・ディレクトリ１５内のアドレス・タグ
３１に一致するかどうか、および対応するサブブロック
が有効かどうかを更に判定する（ブロック５４）。この
判定結果が肯定であれば、有効なデータがＣＰＵ２へ供
給され、キャッシュ参照が終わる（ブロック６１）。ブ
ロック５４における判定結果が否定であると（５４
ｂ）、アドレスされたサブブロックのアドレスがキャッ
シュ・ディレクトリ１５内のアドレス・タグに一致する
かどうかをＣＰＵ６が判定する（ブロック５５）。この
判定結果が肯定であれば（５５ａ）、ＣＣ６はアクセス
されたターゲット。サブブロックに対する保留ビット３
４をセットし（ブロック５８）、その後で、保留ビット
３４はクリヤされ（ブロック５９ａ）、データがＣＰＵ
３４へ供給される（ブロック６０）。ブロック５５にお
ける判定の結果が否定であると、保留ビット３４がアド
レスされたキャッシュ内の任意のサブブロックに対して
セットされたかどうかをＣＣ６は判定する（ブロック５
６）。任意の保留ビット３４がセットされたとすると、
ＣＰＵ２は再試行することを命令される（ブロック５６
ａ）。ブロック５６における判定の結果が否定であると
すると、ＣＣ６はアドレス・サブブロックのアドレスを
ブロック・ミス・レジスタ２８へ書込む（ブロック５
７）。その後で、ＣＣ６はアクセスされたターゲット・
サブブロックに対する保留ビット３４をセットし（ブロ
ック５８）、その後でデータがそのサブブロックから検
索される（ブロック５９）。それから保留ビット３４は
クリヤされ（ブロック５９ａ）、データはＣＰＵ２へ供
給される（ブロック５９）。それからメモリ参照はブロ
ック６１で終わる。

【００３８】一般に、任意の保留ビット３４がセットさ
れた後で、そのサブブロックへ指令された任意のキャッ
シュ・オペレーションが再試行することを指令されるで
あろうことをＣＣ６は指令する。それから、ＣＣ６は、
ターゲット・サブブロックがターゲット・データを含ん
でいるかどうかを、仮想アドレス４０で与えられた物理
的アドレス４４を、キャッシュ・ディレクトリ１５内の
アドレス・タグ３１と比較することにより、確認する。
ターゲット・データが見つかったとすると、ＣＰＵ２が
再試行する時に、それはＣＰＵ２へ供給される。さもな
いと、ＣＣ６はターゲット・データを検索するために主
メモリ・アクセス・サイクルを開始する。ターゲット・
データがＣＰＵ２へ供給されると、保留ビット３４がク
リヤされ、サブブロックが任意のＣＰＵをアクセスでき
るように再びなる。

【００３９】キャッシュ装置５とＣＣ６は、前記プリフ
ェッチ機能を可能にし、保留されているものとして示さ
れているが、とくに識別されていないものを判定するた
めにブロック・ミス・レジスタ（図示せず）を更に採用
する。プリフェッチ機能はメモリ待ち時間を短縮するよ
うに動作するから、サブブロックに対するバースト読出
しアクセスを行うと、以後のサブブロックに対する有効
なビットがクリヤであるとすると、それはブロックの境
界により囲まれている次のサブブロックをプリフェッチ
する。好適な実施例においては、ブロックミス機能がた
だ２つの標準的なレジスタを介して実行される。１つの
クロックミス・レジスタが読出し時にミスを識別し、別
のブロック・ミス・レジスタは書込み時にミスを識別す
る。各ブロック・ミスレジスタは物理的アドレスとキャ
ッシュ・ディレクトリ・インデックスを保存するための
サイズにされる。

【００４０】前記のように、本発明のＣＣ６は、要求さ
れて、プリフェッチされたサブブロックに到達順位を課
さない。ブロック・ミスが生ずると、ＣＣ６は次の順次
サブブロックをプリフェッチし、その後で物理的アドレ
ス４４とキャッシュ・インデックス４１がブロック・ミ
ス・レジスタへロードされる。検索されたサブブロック
がミスの後で受けられると、そのサブブロックを含んで
いるブロックに対するアドレス・フィールドが更新さ
れ、そのサブブロックに対する有効なビット３７がセッ
トされる。プリフェッチされたサブブロックのアドレス
・フィールド３１が、それに対してブロック・ミスが起
きたブロック・ミス・レジスタに保存されているアドレ
スと一致したとすると、プリフェッチされたそのサブブ
ロックが最初に戻されたサブブロックであることが知ら
れる。最初に検索されたサブブロックがサブブロックの
取り出しまたはプリフェッチに続いて到達すると、その
ブロックのための全てのサブブロックに対する有効なビ
ット３７がクリヤされ、それからデータを有する適切な
サブブロックだけに対する有効なビット３７と保留ビッ
ト３４がそれぞれセットおよびクリヤされる。プリフェ
ッチ・オペレーションが依然としてそれ自体未決である
ことがあるから、保留ビット３４は残りのサブブロック
に対してはクリヤされない。その場合には、検索された
プリフェッチ・データはサブブロック・ミスとして現
れ、その後でｐビットがクリヤされ、有効なビット３７
がセットされる。ブロック・ミス・レジスタ２８の重要
性は、保留するブロック・ミスを有するブロックのサブ
ブロックに対するアクセスを単に阻止することである。

【００４１】Ｉ／Ｏカウント・レジスタ（図示せず）
が、未決であり、まだ終了されていないＩ／Ｏ書込み動
作の数を追跡し、Ｉ／Ｏバス８および関連するバッファ
空間の飽和を阻止する。全ての未決の書込み動作を１つ
のレジスタで追跡できる。物理的Ｉ／Ｏ装置がＩ／Ｏペ
ージへ割り当てられる。各Ｉ／Ｏ装置は独特のページへ
割り当てられる。Ｉ／Ｏページは物理的ページではな
く、インプルメンテーションが要求できるものとして各
Ｉ／Ｏへ割り当てられるアドレス空間の単に便利なユニ
ットであることに注目すべきである。それらのＩ／Ｏ装
置に対するＩ／Ｏ動作はＩ／Ｏページを任意にアクセス
する事を許されず、現在のＩ／Ｏページに限られる。Ｃ
Ｃ６は、Ｉ／Ｏ動作をＩ／Ｏ装置へ出されたときに、Ｉ
／Ｏカウントを増加し、Ｉ／Ｏ動作が終わったことを示
す肯定応答がＣＰＵ２により受けられた時にカウント・
レジスタのカウントを減少する。Ｉ／Ｏ動作が現在のペ
ージ以外のＩ／Ｏページへ割り当てられているＩ／Ｏ装
置をアクセスする事を試みるとすると、現在のページに
対するＩ／Ｏカウント・レジスタにより示されるカウン
トが零になるまで、ＣＰＵ２はその動作を再試行するこ
とを命令される。設計Ｉ／Ｏカウント・レジスタにおい
て使用できるおよび最大カウントは、ＣＣ６に含まれて
いるが、ＣＣとＩ／Ｏバスのアレイの間のバッファ空間
の適切な設計のために必要である。外部バス・ウオッチ
ャ装置へ結合されているＩ／Ｏ物理的アドレス・レジス
タは、未決のＩ／Ｏ動作に関連する物理的アドレスを追
跡し、Ｉ／Ｏ動作がそのＩ／Ｏ物理的動作に失敗した時
に時間切れの通知を出す。各Ｉ／Ｏ装置へ独特の物理的
アドレスが割り当てられているから、任意のＩ／Ｏ装置
により送られる時間切れはそのＩ／Ｏ装置へ割り当てら
れているＩ／Ｏページに記録される。

【００４２】同様に、共用されている書込みカウント・
レジスタおよび共用されている書込み物理的アドレス・
レジスタは、主メモリへ書込まれているキャッシュ可能
なデータに対して未決である未決の書込み動作の数を追
跡することを許す。ＣＣ６とキャッシュ装置５は、ＣＣ
６からＣＰＵ２へ送られたＰＥＮＤ信号もサポートし
て、マルチプロセッサ環境内に未決の書込み動作が存在
する事をＣＰＵ２へ知らせる。ＰＥＮＤ信号をサポート
することにより、順序づけられている書込み動作に対す
る全記憶順位づけ、または部分記憶順位づけをＣＰＵ２
が実行する事をユーザーの選択で行うことを許す。ＰＥ
ＮＤ信号をアサートする事により、以後に行われる書込
み動作が以前に行われた書込み動作を待つことに制約す
る。それにより絶対的な性能が減少するが、記憶の順位
づけは維持できる。

【図面の簡単な説明】

【図１】本発明の教示を含む外部キャッシュ・メモリお
よびキャッシュ制御器のブロック図概観である。

【図２】キャッシュ制御器の機能的ブロック図である。

【図３】キャッシュ制御器内部のマルチプロセッサ・バ
ス・インターフェイスおよび制御器の機能的ブロック図
である。

【図４】インデックスにより選択されたディレクトリ・
エントリの例を示す、外部キャッシュ・ディレクトリの
機能的ブロック図である。

【図５】キャッシュ・アクセス動作の例を示す時間線で
ある。

【図６】キャッシュ・アクセス動作の例を示す動作の流
れ図である。

【符号の説明】

２ＣＰＵ４ＣＰＵバス５キャッシュ装置６キャッシュ制御器８マルチプロセッサ・バス９主メモリ装置１０プロセッサ・モジュール１１ＭＰバス・インターフェイスおよび制御器１２ＭＰコマンド・モジュール１３ＣＰＵコマンド・モジュール１５キャッシュ・ディレクトリ１９ＭＰインターフェイスおよび制御器２１ＣＰＵバス・フレーム・ユニット２２仮想バス・インターフェイス２３ＣＰＵバス・アービタ２４ＣＰＵバス・インターフェイス

フロントページの続き (72)発明者カート・バーグアメリカ合衆国 94087 カリフォルニア州・サニーヴェイル・ナンバー８エイチ・ホーレンベックロード・777 (72)発明者ジョージ・クルツ−ライアスアメリカ合衆国 95129 カリフォルニア州・サンホゼ・チャンテルコート・ 6901

Claims

【特許請求の範囲】

【請求項１】中央処理装置（ＣＰＵ）および主メモリ
を含むコンピュータ装置のキャッシュメモリ構造におい
て、複数のサブブロックを備える複数のブロックを備え、第
１のバスにより前記ＣＰＵへ結合されるキャッシュと、前記第１のバスによりそのキャッシュおよび前記ＣＰＵ
へ結合されるキャッシュ・ディレクトリを含み、第２の
バスにより前記主メモリへ結合され、前記キャッシュ・ディレクトリは、アドレス・タグを備
える複数のタグ・エントリを備え、それら複数のタグ・
エントリは前記サブブロックに対応する複数の状態ビッ
ト・フィールドを更に備え、キャッシュ・ディレクトリ・インデックスにより指され
る前記タグ・エントリは物理的アドレスのキャッシュ・
ディレクトリ・インデックス・フィールドを備えるキャ
ッシュ制御器と、前記キャッシュ・ディレクトリへ結合され、以前に出さ
れたキャッシュ・オペレーションが前記ターゲット・サ
ブブロックに対して未決のものである時に、キャッシュ
・アクセスを再び試みるために、前記ＣＰＵがキャッシ
ュ・アクセス企画をターゲット・サブブロックへ出すこ
とを前記キャッシュ制御器が前記ＣＰＵへ対して指令す
ることを可能にするオペレーション保留通知手段と、を
有することを特徴とするキャッシュメモリ構造。
【請求項２】中央処理装置（ＣＰＵ）および主メモリ
を含むコンピュータ装置でキャッシュメモリを動作させ
る方法において、複数のサブブロックを備える複数のブロックを備え、第
１のバスにより前記ＣＰＵへ結合されるキャッシュを用
意する過程と、前記第１のバスによりこのキャッシュおよび前記ＣＰＵ
へ結合されるキャッシュ・ディレクトリを含み、第２の
バスにより前記主メモリへ結合されるキャッシュ制御器
を用意する過程と、アドレス・タグを備え、前記サブブロックに対応する複
数の状態ビット・フィールドを備える複数のタグ・エン
トリを用意する過程と、前記キャッシュ・ディレクトリへ結合され、以前に出さ
れたキャッシュ・オペレーションが前記ターゲット・サ
ブブロックに対して未決のものである時に、キャッシュ
・アクセスを再び試みるために、前記ＣＰＵがキャッシ
ュ・アクセス企画をターゲット・サブブロックへ出すこ
とを前記キャッシュ制御器が前記ＣＰＵへ対して指令す
ることを可能にするオペレーション保留通知手段を用意
する過程と、を備え、キャッシュ・ディレクトリ・インデックスによって指さ
れる前記タグ・エントリが物理的アドレスのキャッシュ
・ディレクトリ・インデックス・フィールドを備えてい
ることを特徴とするキャッシュ・メモリを動作させる方
法。