JPH06149669A - キャッシュデータ転送方式およびキャッシュデータ転送装置 - Google Patents
キャッシュデータ転送方式およびキャッシュデータ転送装置Info
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- JPH06149669A JPH06149669A JP4294908A JP29490892A JPH06149669A JP H06149669 A JPH06149669 A JP H06149669A JP 4294908 A JP4294908 A JP 4294908A JP 29490892 A JP29490892 A JP 29490892A JP H06149669 A JPH06149669 A JP H06149669A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 マルチプロセッサとキャッシュを備えたシテ
スムにおけるキャッシュデータ転送方式およびキャッシ
ュデータ転送装置に関し、内蔵キャッシュよりも外部キ
ャッシュのブロックサイズを大きくしてキャッシュヒッ
ト率を向上させることができるようにすることを目的と
する。 【構成】 内蔵キャッシュ１１ａにミスヒットした時、
記憶手段１２から内蔵キャッシュ１１ａへのデータ転送
途中に、記憶手段１２から外部キャッシュ１３のみへ転
送するデータ転送動作を挿入することにより、記憶手段
１２から外部キャッシュ１３への転送データサイズ（ブ
ロックサイズ）を内蔵キャッシュ１１ａへの転送データ
サイズより大きくするように構成する。
スムにおけるキャッシュデータ転送方式およびキャッシ
ュデータ転送装置に関し、内蔵キャッシュよりも外部キ
ャッシュのブロックサイズを大きくしてキャッシュヒッ
ト率を向上させることができるようにすることを目的と
する。 【構成】 内蔵キャッシュ１１ａにミスヒットした時、
記憶手段１２から内蔵キャッシュ１１ａへのデータ転送
途中に、記憶手段１２から外部キャッシュ１３のみへ転
送するデータ転送動作を挿入することにより、記憶手段
１２から外部キャッシュ１３への転送データサイズ（ブ
ロックサイズ）を内蔵キャッシュ１１ａへの転送データ
サイズより大きくするように構成する。
Description
【産業上の利用分野】本発明は、マルチプロセッサとキ
ャッシュを備えたシテスムにおけるキャッシュデータ転
送方式およびキャッシュデータ転送装置に関する。
ャッシュを備えたシテスムにおけるキャッシュデータ転
送方式およびキャッシュデータ転送装置に関する。
【従来の技術】近年、マルチプロセッサの発展に伴い、
マルチプロセッサを使用した高性能なコンピュータシス
テムの必要性が高まっている。従来のシステムでは、図
５に示すように、キャッシュシステムが内蔵キャッシュ
と外部キャッシュとを有し、両者共にブロックサイズを
同じにしている。ここに、１はＭＰＵ（マルチプロセッ
サ）、２はＬＳＵ（記憶手段）、３は外部キャッシュ、
４はＬＳＵ２および外部キャッシュ３を制御するＭＣＭ
（記憶制御手段）であり、ＭＰＵ１にはＬＳＵ２で格納
されている１ワード単位のデータＡ，Ｂ，Ｃ，Ｄ，・・
・を格納するための内蔵キャッシュ１ａを、４ワードで
１ブロックを形成するブロックを複数備え、外部キャッ
シュ３には内蔵キャッシュ１ａと同じブロック構成の小
ブロック３ａを設定させて、ＭＣＭ４がこの内蔵キャッ
シュ１ａおよび外部キャッシュ３の小ブロック３ａを利
用して、ＬＳＵ２のデータを効率よくデータ転送するよ
うに制御する。
マルチプロセッサを使用した高性能なコンピュータシス
テムの必要性が高まっている。従来のシステムでは、図
５に示すように、キャッシュシステムが内蔵キャッシュ
と外部キャッシュとを有し、両者共にブロックサイズを
同じにしている。ここに、１はＭＰＵ（マルチプロセッ
サ）、２はＬＳＵ（記憶手段）、３は外部キャッシュ、
４はＬＳＵ２および外部キャッシュ３を制御するＭＣＭ
（記憶制御手段）であり、ＭＰＵ１にはＬＳＵ２で格納
されている１ワード単位のデータＡ，Ｂ，Ｃ，Ｄ，・・
・を格納するための内蔵キャッシュ１ａを、４ワードで
１ブロックを形成するブロックを複数備え、外部キャッ
シュ３には内蔵キャッシュ１ａと同じブロック構成の小
ブロック３ａを設定させて、ＭＣＭ４がこの内蔵キャッ
シュ１ａおよび外部キャッシュ３の小ブロック３ａを利
用して、ＬＳＵ２のデータを効率よくデータ転送するよ
うに制御する。
【発明が解決しようとする課題】従来の技術において
は、内蔵キャッシュ１ａは小容量のためブロックサイズ
が４ワードと小さく設定されており、大容量の外部キャ
ッシュ３を追加しても、内蔵キャッシュ１ａにあわせた
ブロックサイズではブロックサイズが小さいため、キャ
ッシュヒット率があまり向上しないという問題点があっ
た。本発明は、従来の技術における前記問題点を解消す
るためのものであり、そのための課題は、内蔵キャッシ
ュよりも外部キャッシュのブロックサイズを大きくして
キャッシュヒット率を向上するキャッシュデータ転送方
式およびキャッシュデータ転送装置を提供することにあ
る。
は、内蔵キャッシュ１ａは小容量のためブロックサイズ
が４ワードと小さく設定されており、大容量の外部キャ
ッシュ３を追加しても、内蔵キャッシュ１ａにあわせた
ブロックサイズではブロックサイズが小さいため、キャ
ッシュヒット率があまり向上しないという問題点があっ
た。本発明は、従来の技術における前記問題点を解消す
るためのものであり、そのための課題は、内蔵キャッシ
ュよりも外部キャッシュのブロックサイズを大きくして
キャッシュヒット率を向上するキャッシュデータ転送方
式およびキャッシュデータ転送装置を提供することにあ
る。
【課題を解決するための手段】本発明は前記課題を達成
できるようにするため、図１に、キャッシュデータ転送
方式の原理構成を示す。この図において、キャッシュデ
ータ転送方式は、プログラム、処理データが格納されて
おり読み書きできる記憶手段（ＬＳＵ）１２と、高速に
アクセス可能な内蔵キャッシュ１１ａを有して前記プロ
グラムに従って動作するマルチプロセッサ（ＭＰＵ）１
１と、マルチプロセッサ１１の外部に設けられて前記内
蔵キャッシュ１１ａより容量が大きい外部キャッシュ１
３と、記憶手段１２及び外部キャッシュ１３を制御する
記憶制御手段（ＭＣＭ）１４とを具備したデータ処理シ
ステムにおいて、前記内蔵キャッシュ１１ａにミスヒッ
トした時、前記記憶手段１２から前記内蔵キャッシュ１
１ａへのデータ転送途中に、前記記憶手段１２から前記
外部キャッシュ１３のみへ転送するデータ転送動作を挿
入することにより、前記記憶手段１２から前記外部キャ
ッシュ１３への転送データサイズ（ブロックサイズ）を
前記内蔵キャッシュ１１ａへの転送データサイズより大
きくし、外部キャッシュヒット率を向上させたことを特
徴とする。そして、このキャッシュデータ転送方式にお
いては、前記記憶手段１２から前記内蔵キャッシュ１１
ａへのデータ転送時に、最小データ転送サイズにおける
最終の転送データを残した状態で、前記外部キャッシュ
１３のみへ転送するデータ転送動作を実行することを特
徴とする。また、図３の実施例図に例示するように、キ
ャッシュデータ転送装置においては、プログラム、処理
データが格納されており読み書きできる記憶手段（ＬＳ
Ｕ）１２と、高速にアクセス可能な内蔵キャッシュ１１
ａを有して前記プログラムに従って動作するマルチプロ
セッサ（ＭＰＵ）１１と、マルチプロセッサ１１の外部
に設けられて前記内蔵キャッシュ１１ａより容量が大き
い外部キャッシュ１３と、記憶手段１２及び外部キャッ
シュ１３を制御する記憶制御手段（ＭＣＭ）１４とを具
備したデータ処理システムにおいて、前記記憶制御手段
１４には、最小転送単位のデータ毎に転送完了信号を出
力する転送完了信号生成手段２４ｄと、アドレスを次に
転送すべきデータのアドレスにインクリメントさせるア
ドレス変更手段２４ｇと、データ転送させるデータブロ
ックの先頭アドレスや各データブロックの最終データの
アドレス等を選択するアドレス選択手段２４ｆとを備え
たことを特徴とする。
できるようにするため、図１に、キャッシュデータ転送
方式の原理構成を示す。この図において、キャッシュデ
ータ転送方式は、プログラム、処理データが格納されて
おり読み書きできる記憶手段（ＬＳＵ）１２と、高速に
アクセス可能な内蔵キャッシュ１１ａを有して前記プロ
グラムに従って動作するマルチプロセッサ（ＭＰＵ）１
１と、マルチプロセッサ１１の外部に設けられて前記内
蔵キャッシュ１１ａより容量が大きい外部キャッシュ１
３と、記憶手段１２及び外部キャッシュ１３を制御する
記憶制御手段（ＭＣＭ）１４とを具備したデータ処理シ
ステムにおいて、前記内蔵キャッシュ１１ａにミスヒッ
トした時、前記記憶手段１２から前記内蔵キャッシュ１
１ａへのデータ転送途中に、前記記憶手段１２から前記
外部キャッシュ１３のみへ転送するデータ転送動作を挿
入することにより、前記記憶手段１２から前記外部キャ
ッシュ１３への転送データサイズ（ブロックサイズ）を
前記内蔵キャッシュ１１ａへの転送データサイズより大
きくし、外部キャッシュヒット率を向上させたことを特
徴とする。そして、このキャッシュデータ転送方式にお
いては、前記記憶手段１２から前記内蔵キャッシュ１１
ａへのデータ転送時に、最小データ転送サイズにおける
最終の転送データを残した状態で、前記外部キャッシュ
１３のみへ転送するデータ転送動作を実行することを特
徴とする。また、図３の実施例図に例示するように、キ
ャッシュデータ転送装置においては、プログラム、処理
データが格納されており読み書きできる記憶手段（ＬＳ
Ｕ）１２と、高速にアクセス可能な内蔵キャッシュ１１
ａを有して前記プログラムに従って動作するマルチプロ
セッサ（ＭＰＵ）１１と、マルチプロセッサ１１の外部
に設けられて前記内蔵キャッシュ１１ａより容量が大き
い外部キャッシュ１３と、記憶手段１２及び外部キャッ
シュ１３を制御する記憶制御手段（ＭＣＭ）１４とを具
備したデータ処理システムにおいて、前記記憶制御手段
１４には、最小転送単位のデータ毎に転送完了信号を出
力する転送完了信号生成手段２４ｄと、アドレスを次に
転送すべきデータのアドレスにインクリメントさせるア
ドレス変更手段２４ｇと、データ転送させるデータブロ
ックの先頭アドレスや各データブロックの最終データの
アドレス等を選択するアドレス選択手段２４ｆとを備え
たことを特徴とする。
【作用】このように構成したことにより、キャッシュデ
ータ転送方式を適用すると、内蔵キャッシュ１１ａにミ
スヒットした時、記憶手段１２から内蔵キャッシュ１１
ａへのデータ転送途中において、内蔵キャッシュ１１ａ
よりも大きなブロックデータサイズの外部キャッシュ１
３に、記憶手段１２から外部キャッシュ１３のみへ転送
するデータ転送動作によりデータを転送して、より多く
のデータを外部キャッシュ１３へ格納しておき、内蔵キ
ャッシュ１１ａでミスヒットしても外部キャッシュ１３
でヒットできるようにし、キャッシュヒット率を向上さ
せ、処理速度を速くする。そして、このキャッシュデー
タ転送方式においては、記憶手段１２から内蔵キャッシ
ュ１１ａへのデータ転送時に、最小データ転送サイズに
おける最終の転送データを残した状態で、外部キャッシ
ュ１３のみへ転送するデータ転送動作を実行させ、内蔵
キャッシュ１１ａへの転送時間内で、容量が大きい外部
キャッシュ１３におけるデータ転送を実行させる。ま
た、キャッシュデータ転送装置においては、記憶手段１
２から内蔵キャッシュ１１ａおよび外部キャッシュ１３
へのデータ転送に、記憶制御手段１４では、転送完了信
号生成手段２４ｄからマルチプロセッサ１１へ最小転送
単位のデータ毎に転送完了信号を出力し、アドレス選択
手段２４ｆによってデータ転送させるデータブロックの
先頭アドレスまたは各データブロックの最終データのア
ドレス等を選択させてデータ転送を開始し、アドレス変
更手段２４ｇによりアドレスを次に転送すべきデータの
アドレスにインクリメントさせて、内蔵キャッシュ１１
ａおよび／または外部キャッシュ１３へ所定容量のデー
タブロックの全てのデータを転送させる。
ータ転送方式を適用すると、内蔵キャッシュ１１ａにミ
スヒットした時、記憶手段１２から内蔵キャッシュ１１
ａへのデータ転送途中において、内蔵キャッシュ１１ａ
よりも大きなブロックデータサイズの外部キャッシュ１
３に、記憶手段１２から外部キャッシュ１３のみへ転送
するデータ転送動作によりデータを転送して、より多く
のデータを外部キャッシュ１３へ格納しておき、内蔵キ
ャッシュ１１ａでミスヒットしても外部キャッシュ１３
でヒットできるようにし、キャッシュヒット率を向上さ
せ、処理速度を速くする。そして、このキャッシュデー
タ転送方式においては、記憶手段１２から内蔵キャッシ
ュ１１ａへのデータ転送時に、最小データ転送サイズに
おける最終の転送データを残した状態で、外部キャッシ
ュ１３のみへ転送するデータ転送動作を実行させ、内蔵
キャッシュ１１ａへの転送時間内で、容量が大きい外部
キャッシュ１３におけるデータ転送を実行させる。ま
た、キャッシュデータ転送装置においては、記憶手段１
２から内蔵キャッシュ１１ａおよび外部キャッシュ１３
へのデータ転送に、記憶制御手段１４では、転送完了信
号生成手段２４ｄからマルチプロセッサ１１へ最小転送
単位のデータ毎に転送完了信号を出力し、アドレス選択
手段２４ｆによってデータ転送させるデータブロックの
先頭アドレスまたは各データブロックの最終データのア
ドレス等を選択させてデータ転送を開始し、アドレス変
更手段２４ｇによりアドレスを次に転送すべきデータの
アドレスにインクリメントさせて、内蔵キャッシュ１１
ａおよび／または外部キャッシュ１３へ所定容量のデー
タブロックの全てのデータを転送させる。
【実施例】本発明における以下の実施例では、内蔵キャ
ッシュのブロックサイズが４ワードに対して、外部キャ
ッシュのブロックサイズを８ワードとした場合について
説明する。 〔実施例の構成〕図２は一実施例におけるデータ転送方
式の構成図である。ＭＰＵ２１には内蔵キャッシュ２１
ａを有し、その内蔵キャッシュ２１ａは４ワード（＝１
６ｂｙｔｅ）毎に１ブロックを構成している。ＬＳＵ２
２はＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ等のように１ワー
ド毎にデータを格納できるものとする。外部キャッシュ
２３には８ワード（＝３２ｂｙｔｅ）毎に１ブロックを
構成する小ブロックを設定している。ＭＣＭ２４は、最
小転送単位として１ワード（＝４ｂｙｔｅ）のデータを
ＬＳＵ２２から外部キャッシュ２３またはＭＰＵ２０の
内蔵キャッシュ２１ａへ転送させることができ、最大８
ワードのデータを同時に転送させることができるように
している。また、ＭＰＵ２１は、内蔵キャッシュ２１ａ
の中から必要なデータが得られない場合に、ＡＳ（アド
レスストローブ）信号をＭＣＭ２４に出力して外部キャ
ッシュ２３またはＬＳＵ２２からデータ転送させるよう
に指示する。ＭＣＭ２４はＷＥ（書込みイネーブル）信
号を外部キャッシュ２３に出力し、ＤＣ（転送完了）信
号をＭＰＵ２１に出力して、ＬＳＵ２２から転送させる
データの書き込みを行う。ＭＣＭ２４から出力されるＤ
Ｃ信号は１ワード毎に出力する。ＷＥ信号は、例えば、
１度に３ワード分のデータを転送する場合には３回ＷＥ
信号を出力する等のように、１度に転送するワード数に
相当する回数だけ信号出力するようにしている。図３は
この実施例における転送制御方式の構成図である。ＭＰ
Ｕ２１は処理部２１ａの演算処理に従って必要になるデ
ータをＴＡＧ２１ｂに登録されたインデックスを調べて
内蔵キャッシュ２１ｃに格納されているか否か調べ、そ
の結果により内蔵キャッシュ２１ａを利用するか、また
は外部アクセスを行うか決め、外部アクセスを行う場合
にはＭＣＭ２４にＡＳ信号を出力する。ＬＳＵ２２には
処理に必要なプログラムやデータが格納され、ＭＣＭ２
４の指示に従ってＭＰＵ２１および外部キャッシュ２３
へデータ転送する。外部キャッシュ２３にはＬＳＵ２２
のデータの写しを格納するＢＳ（Buffer Storage）２３
ｂと、このＢＳ２３ｂに登録されているブロックデータ
のインデックスを記憶するＴＡＧ（タグ）２３ｃとが備
えられている。ＭＣＭ２４は、ＭＰＵ２１からのＡＳ信
号を受けた主制御部２４ａが必要な制御信号を出力して
各部を起動し、起動されたＴＡＧ制御部２４ｂによる外
部キャッシュ２３のＴＡＧ２３ｃへのインデックスの登
録、起動されたＢＳリード制御部２４ｃによる外部キャ
ッシュのＢＳ２３ｂからの読み出し制御、起動されたＢ
Ｓライト制御部２４ｅによる外部キャッシュ２３のＢＳ
２３ｂへの書込みアドレスの生成、ＢＳ２３ｂへの書込
み制御、起動された（転送完了信号生成手段としての）
ＤＣ生成部によるＭＰＵ２１の内蔵アドレス２１ｃへの
登録タイミング信号としても利用されるＤＣ信号の生成
またはＭＰＵ２１への転送完了通知、（アドレス選択手
段としての）マルチプレクサ２４ｆおよび（アドレス変
更手段としての）カウンタ２４ｇによるＬＳＵ２２への
先頭アドレスの指定および継続するアドレスの生成等を
行う。まず、ＭＰＵ２１が命令フェッチまたはオペラン
ドフェッチ時に、内蔵キャッシュ２１ｃにヒット（登録
されているデータの中から探していたデータを見付けた
と）すれば、内蔵キャッシュ２１ｃからデータを読み出
し、外部アクセスは行わない。内蔵キャッシュ２１ｃに
ミスヒット（探していたデータが登録されていなかった
と）すると、ＡＳ信号をＭＣＭ２４へ出力して外部アク
セスを行う。ＡＳ信号を受けたＭＣＭ２４では、ＴＡＧ
制御部２４ｂを介してＴＡＧ２３ｃをアクセスすること
により、ＭＰＵ２１から要求されたデータが外部キャッ
シュ２３に登録されているかチェックし、登録されてい
ればＢＳリード制御部２４ｃを介して読出し指示を出力
して、外部キャッシュ２３からデータを読み出す。しか
し、外部キャッシュ２３にミスヒットした場合、ＬＳＵ
２２からデータを読み出し、内蔵キャッシュ２１ｃ及び
外部キャッシュ２３に登録する。ＭＣＭ２４がＬＳＵ２
２からデータを読み出す場合には、ＭＰＸ（マルチプレ
クサ）２４ｆの出力信号によって先頭読み出し位置を選
択し、ＣＮＴ（カウンタ）２４ｇの値をインクリメント
して順にアドレスを変えて行き、各読出しデータを内蔵
キャッシュ２１ｃと外部キャッシュ２３の両方にデータ
転送する。 〔実施例の作用〕ＭＣＭ２４により制御されて、ＬＳＵ
２２から内蔵キャッシュ２１ｃおよび外部キャッシュ２
３へデータ転送するには、以下の通りに行う。先ず、Ｍ
ＣＭ２４は、ＡＳ信号とともにＭＰＵ２１が出力したア
ドレスを受けると、そのアドレスのデータをＬＳＵ２２
からワード単位で読み出し、ＭＰＵ２１にはＤＣ生成部
２４ｄを介してＤＣ信号を出力し、ＢＳライト制御部２
４ｅを介してＢＳ２３ｂにＷＥ信号を出力して、ＢＳ２
３ｂへの書込み指示を行い、内蔵キャッシュ２１ｃ及び
外部キャッシュ２３にデータを登録する。次に、ＭＣＭ
２４は、主制御部２４ａが出力したＩＮＣ信号をＩＮＣ
信号入力端子から入力してＣＮＴ２４ｇの内容（アドレ
ス）をインクリメントすることによって、ＬＳＵアドレ
ス及びＢＳライトアドレスをインクリメントし、ＬＳＵ
２２から新たにインクリメントしたアドレスのデータ
（２ワード目のデータ）を読み出し、その読み出したデ
ータを内蔵キャッシュ２１ｃ及び外部キャッシュ２３に
登録する。３ワード目も同様に、ＬＳＵ２２からデータ
を読み出し、内蔵キャッシュ２１ｃ及び外部キャッシュ
２３に登録する。４ワード目はＣＮＴ２４ｇが主制御部
２４ａからのＩＮＣ信号を入力してアドレスをインクリ
メントし、さらにＭＰＸ２４ｆが主制御部２４ａからの
ＣＨＧ信号をアサートしてＡＢ２７を反転することによ
り、最初に読み出したブロック（１６ｂｙｔｅ単位）と
対になる他のブロック（１６ｂｙｔｅ単位）を読み出
し、ＢＳライト制御部からのＢＳライト指示のみ行い、
ＤＣ生成部からの登録タイミング信号は出力させないよ
うにすることにより、外部キャッシュ２３のみに登録を
行う。５〜７ワード目も同様に外部キャッシュ２３のみ
に登録する。８ワード目はＣＮＴ２４ｇがＩＮＣ信号を
入力してアドレスをインクリメントし、ＭＰＸ２４ｆが
ＣＨＧ信号をネゲートすることにより、最初に読み出し
たブロックの最後の１ワード分のデータを読み出し、内
蔵キャッシュ２１ｃ及び外部キャッシュ２３に登録を行
う。ＭＰＵ２１では、ＭＣＭ２４のＤＣ生成部２４ｄか
らの最後の１ワード分のデータに対するＤＣ信号を受け
ると、内蔵キャッシュ２１ａへの書き込みと並行して、
次のブロックの先頭アドレスによって、次のデータブロ
ックのデータが内蔵キャッシュ２１ａの中の登録データ
にあるかチェックし、引き続いてデータが読み出せるか
調べる。そして、次のデータブロックのデータについて
ミスヒットした場合には、再度、上記処理手順で外部ア
クセスを行う。このような転送方式におけるデータＡを
ミスヒットする場合のタイミングチャートを図４に示
す。ここに、データの転送には、データＡ，Ｂ，Ｃの後
はデータＨが転送され、その次にデータＥ，Ｆ，Ｇが続
き、最後にデータＤが転送される。データＡの転送に対
してはＬＳＵ２２の最初のアクセスに時間が掛かるた
め、４クロック分の時間が掛かり、以後のデータの転送
には時間が最初の半分の時間で済む。 〔実施例の効果〕ＭＰＵ２１は、外部アクセスが（１ブ
ロック分のデータである）４ワードを読み込むまで、ア
クセスが完了しない。このため、転送ワードの差異によ
るバスファイトが生じることはない。また、外部キャッ
シュ２３のみに登録している時における、ＭＰＵ内部の
アクセスでは、最初に内蔵キャッシュ２１ｃに登録した
３ワードにキャッシュヒットする確率が高く、外部アク
セス待ちによる時間のロスは少ない。従って、ＭＰＵ２
１の動作に遅れを生じることなく、外部キャッシュ２３
のブロックサイズを大きくすることができ、キャッシュ
のヒット率が上がり、高性能なシステムが構築できる。
ッシュのブロックサイズが４ワードに対して、外部キャ
ッシュのブロックサイズを８ワードとした場合について
説明する。 〔実施例の構成〕図２は一実施例におけるデータ転送方
式の構成図である。ＭＰＵ２１には内蔵キャッシュ２１
ａを有し、その内蔵キャッシュ２１ａは４ワード（＝１
６ｂｙｔｅ）毎に１ブロックを構成している。ＬＳＵ２
２はＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ等のように１ワー
ド毎にデータを格納できるものとする。外部キャッシュ
２３には８ワード（＝３２ｂｙｔｅ）毎に１ブロックを
構成する小ブロックを設定している。ＭＣＭ２４は、最
小転送単位として１ワード（＝４ｂｙｔｅ）のデータを
ＬＳＵ２２から外部キャッシュ２３またはＭＰＵ２０の
内蔵キャッシュ２１ａへ転送させることができ、最大８
ワードのデータを同時に転送させることができるように
している。また、ＭＰＵ２１は、内蔵キャッシュ２１ａ
の中から必要なデータが得られない場合に、ＡＳ（アド
レスストローブ）信号をＭＣＭ２４に出力して外部キャ
ッシュ２３またはＬＳＵ２２からデータ転送させるよう
に指示する。ＭＣＭ２４はＷＥ（書込みイネーブル）信
号を外部キャッシュ２３に出力し、ＤＣ（転送完了）信
号をＭＰＵ２１に出力して、ＬＳＵ２２から転送させる
データの書き込みを行う。ＭＣＭ２４から出力されるＤ
Ｃ信号は１ワード毎に出力する。ＷＥ信号は、例えば、
１度に３ワード分のデータを転送する場合には３回ＷＥ
信号を出力する等のように、１度に転送するワード数に
相当する回数だけ信号出力するようにしている。図３は
この実施例における転送制御方式の構成図である。ＭＰ
Ｕ２１は処理部２１ａの演算処理に従って必要になるデ
ータをＴＡＧ２１ｂに登録されたインデックスを調べて
内蔵キャッシュ２１ｃに格納されているか否か調べ、そ
の結果により内蔵キャッシュ２１ａを利用するか、また
は外部アクセスを行うか決め、外部アクセスを行う場合
にはＭＣＭ２４にＡＳ信号を出力する。ＬＳＵ２２には
処理に必要なプログラムやデータが格納され、ＭＣＭ２
４の指示に従ってＭＰＵ２１および外部キャッシュ２３
へデータ転送する。外部キャッシュ２３にはＬＳＵ２２
のデータの写しを格納するＢＳ（Buffer Storage）２３
ｂと、このＢＳ２３ｂに登録されているブロックデータ
のインデックスを記憶するＴＡＧ（タグ）２３ｃとが備
えられている。ＭＣＭ２４は、ＭＰＵ２１からのＡＳ信
号を受けた主制御部２４ａが必要な制御信号を出力して
各部を起動し、起動されたＴＡＧ制御部２４ｂによる外
部キャッシュ２３のＴＡＧ２３ｃへのインデックスの登
録、起動されたＢＳリード制御部２４ｃによる外部キャ
ッシュのＢＳ２３ｂからの読み出し制御、起動されたＢ
Ｓライト制御部２４ｅによる外部キャッシュ２３のＢＳ
２３ｂへの書込みアドレスの生成、ＢＳ２３ｂへの書込
み制御、起動された（転送完了信号生成手段としての）
ＤＣ生成部によるＭＰＵ２１の内蔵アドレス２１ｃへの
登録タイミング信号としても利用されるＤＣ信号の生成
またはＭＰＵ２１への転送完了通知、（アドレス選択手
段としての）マルチプレクサ２４ｆおよび（アドレス変
更手段としての）カウンタ２４ｇによるＬＳＵ２２への
先頭アドレスの指定および継続するアドレスの生成等を
行う。まず、ＭＰＵ２１が命令フェッチまたはオペラン
ドフェッチ時に、内蔵キャッシュ２１ｃにヒット（登録
されているデータの中から探していたデータを見付けた
と）すれば、内蔵キャッシュ２１ｃからデータを読み出
し、外部アクセスは行わない。内蔵キャッシュ２１ｃに
ミスヒット（探していたデータが登録されていなかった
と）すると、ＡＳ信号をＭＣＭ２４へ出力して外部アク
セスを行う。ＡＳ信号を受けたＭＣＭ２４では、ＴＡＧ
制御部２４ｂを介してＴＡＧ２３ｃをアクセスすること
により、ＭＰＵ２１から要求されたデータが外部キャッ
シュ２３に登録されているかチェックし、登録されてい
ればＢＳリード制御部２４ｃを介して読出し指示を出力
して、外部キャッシュ２３からデータを読み出す。しか
し、外部キャッシュ２３にミスヒットした場合、ＬＳＵ
２２からデータを読み出し、内蔵キャッシュ２１ｃ及び
外部キャッシュ２３に登録する。ＭＣＭ２４がＬＳＵ２
２からデータを読み出す場合には、ＭＰＸ（マルチプレ
クサ）２４ｆの出力信号によって先頭読み出し位置を選
択し、ＣＮＴ（カウンタ）２４ｇの値をインクリメント
して順にアドレスを変えて行き、各読出しデータを内蔵
キャッシュ２１ｃと外部キャッシュ２３の両方にデータ
転送する。 〔実施例の作用〕ＭＣＭ２４により制御されて、ＬＳＵ
２２から内蔵キャッシュ２１ｃおよび外部キャッシュ２
３へデータ転送するには、以下の通りに行う。先ず、Ｍ
ＣＭ２４は、ＡＳ信号とともにＭＰＵ２１が出力したア
ドレスを受けると、そのアドレスのデータをＬＳＵ２２
からワード単位で読み出し、ＭＰＵ２１にはＤＣ生成部
２４ｄを介してＤＣ信号を出力し、ＢＳライト制御部２
４ｅを介してＢＳ２３ｂにＷＥ信号を出力して、ＢＳ２
３ｂへの書込み指示を行い、内蔵キャッシュ２１ｃ及び
外部キャッシュ２３にデータを登録する。次に、ＭＣＭ
２４は、主制御部２４ａが出力したＩＮＣ信号をＩＮＣ
信号入力端子から入力してＣＮＴ２４ｇの内容（アドレ
ス）をインクリメントすることによって、ＬＳＵアドレ
ス及びＢＳライトアドレスをインクリメントし、ＬＳＵ
２２から新たにインクリメントしたアドレスのデータ
（２ワード目のデータ）を読み出し、その読み出したデ
ータを内蔵キャッシュ２１ｃ及び外部キャッシュ２３に
登録する。３ワード目も同様に、ＬＳＵ２２からデータ
を読み出し、内蔵キャッシュ２１ｃ及び外部キャッシュ
２３に登録する。４ワード目はＣＮＴ２４ｇが主制御部
２４ａからのＩＮＣ信号を入力してアドレスをインクリ
メントし、さらにＭＰＸ２４ｆが主制御部２４ａからの
ＣＨＧ信号をアサートしてＡＢ２７を反転することによ
り、最初に読み出したブロック（１６ｂｙｔｅ単位）と
対になる他のブロック（１６ｂｙｔｅ単位）を読み出
し、ＢＳライト制御部からのＢＳライト指示のみ行い、
ＤＣ生成部からの登録タイミング信号は出力させないよ
うにすることにより、外部キャッシュ２３のみに登録を
行う。５〜７ワード目も同様に外部キャッシュ２３のみ
に登録する。８ワード目はＣＮＴ２４ｇがＩＮＣ信号を
入力してアドレスをインクリメントし、ＭＰＸ２４ｆが
ＣＨＧ信号をネゲートすることにより、最初に読み出し
たブロックの最後の１ワード分のデータを読み出し、内
蔵キャッシュ２１ｃ及び外部キャッシュ２３に登録を行
う。ＭＰＵ２１では、ＭＣＭ２４のＤＣ生成部２４ｄか
らの最後の１ワード分のデータに対するＤＣ信号を受け
ると、内蔵キャッシュ２１ａへの書き込みと並行して、
次のブロックの先頭アドレスによって、次のデータブロ
ックのデータが内蔵キャッシュ２１ａの中の登録データ
にあるかチェックし、引き続いてデータが読み出せるか
調べる。そして、次のデータブロックのデータについて
ミスヒットした場合には、再度、上記処理手順で外部ア
クセスを行う。このような転送方式におけるデータＡを
ミスヒットする場合のタイミングチャートを図４に示
す。ここに、データの転送には、データＡ，Ｂ，Ｃの後
はデータＨが転送され、その次にデータＥ，Ｆ，Ｇが続
き、最後にデータＤが転送される。データＡの転送に対
してはＬＳＵ２２の最初のアクセスに時間が掛かるた
め、４クロック分の時間が掛かり、以後のデータの転送
には時間が最初の半分の時間で済む。 〔実施例の効果〕ＭＰＵ２１は、外部アクセスが（１ブ
ロック分のデータである）４ワードを読み込むまで、ア
クセスが完了しない。このため、転送ワードの差異によ
るバスファイトが生じることはない。また、外部キャッ
シュ２３のみに登録している時における、ＭＰＵ内部の
アクセスでは、最初に内蔵キャッシュ２１ｃに登録した
３ワードにキャッシュヒットする確率が高く、外部アク
セス待ちによる時間のロスは少ない。従って、ＭＰＵ２
１の動作に遅れを生じることなく、外部キャッシュ２３
のブロックサイズを大きくすることができ、キャッシュ
のヒット率が上がり、高性能なシステムが構築できる。
【発明の効果】以上のように本発明によるキャッシュデ
ータ転送方式では、内蔵キャッシュ１１ａにミスヒット
した時、記憶手段１２から内蔵キャッシュ１１ａへのデ
ータ転送途中において、内蔵キャッシュ１１ａよりも大
きなブロックデータサイズの外部キャッシュ１３に、記
憶手段１２から外部キャッシュ１３のみへ転送するデー
タ転送動作によりデータを転送して、より多くのデータ
を外部キャッシュ１３へ格納できるようにし、内蔵キャ
ッシュ１１ａでミスヒットしても外部キャッシュ１３で
ヒットでき、外部キャッシュヒット率を向上させること
ができるようにしたことによって、処理速度を速くする
ことができ、マルチプロセッサを使用した高性能なデー
タ処理システムを構築できる。そして、このキャッシュ
データ転送方式においては、記憶手段１２から内蔵キャ
ッシュ１１ａへのデータ転送時に、最小データ転送サイ
ズにおける最終の転送データを残した状態で、外部キャ
ッシュ１３のみへ転送するデータ転送動作を実行させ、
内蔵キャッシュ１１ａへの転送時間内で、容量が大きい
外部キャッシュ１３におけるデータ転送を実行させるこ
とができるようにしたことによって、外部キャッシュ１
３のブロックサイズを内蔵キャッシュ１１ａのブロック
サイズより大きくすることができ、この外部キャッシュ
１３に規定されたブロックサイズのデータを、内蔵キャ
ッシュ１１ａのブロックサイズにおけるデータ転送の処
理内でデータ転送できる。また、キャッシュデータ転送
装置においては、記憶手段１２から内蔵キャッシュ１１
ａおよび外部キャッシュ１３へのデータ転送時に、記憶
制御手段１４では、転送完了信号生成手段２４ｄからマ
ルチプロセッサ１１へ最小転送単位のデータ毎に転送完
了信号を出力し、アドレス選択手段２４ｆによってデー
タ転送させるデータブロックの先頭アドレスまたは各デ
ータブロックの最終データのアドレス等を選択させてデ
ータ転送を開始し、アドレス変更手段２４ｇによりアド
レスを次に転送すべきデータのアドレスにインクリメン
トさせて、内蔵キャッシュ１１ａおよび／または外部キ
ャッシュ１３へ所定容量のデータブロックの全てのデー
タを転送させるようにしたことによって、異なるデータ
ブロックを有する内蔵キャッシュ１１ａと外部キャッシ
ュ１３とに各容量のデータを転送でき、キャッシュヒッ
ト率を向上させることができ、処理速度を速めることが
できる。
ータ転送方式では、内蔵キャッシュ１１ａにミスヒット
した時、記憶手段１２から内蔵キャッシュ１１ａへのデ
ータ転送途中において、内蔵キャッシュ１１ａよりも大
きなブロックデータサイズの外部キャッシュ１３に、記
憶手段１２から外部キャッシュ１３のみへ転送するデー
タ転送動作によりデータを転送して、より多くのデータ
を外部キャッシュ１３へ格納できるようにし、内蔵キャ
ッシュ１１ａでミスヒットしても外部キャッシュ１３で
ヒットでき、外部キャッシュヒット率を向上させること
ができるようにしたことによって、処理速度を速くする
ことができ、マルチプロセッサを使用した高性能なデー
タ処理システムを構築できる。そして、このキャッシュ
データ転送方式においては、記憶手段１２から内蔵キャ
ッシュ１１ａへのデータ転送時に、最小データ転送サイ
ズにおける最終の転送データを残した状態で、外部キャ
ッシュ１３のみへ転送するデータ転送動作を実行させ、
内蔵キャッシュ１１ａへの転送時間内で、容量が大きい
外部キャッシュ１３におけるデータ転送を実行させるこ
とができるようにしたことによって、外部キャッシュ１
３のブロックサイズを内蔵キャッシュ１１ａのブロック
サイズより大きくすることができ、この外部キャッシュ
１３に規定されたブロックサイズのデータを、内蔵キャ
ッシュ１１ａのブロックサイズにおけるデータ転送の処
理内でデータ転送できる。また、キャッシュデータ転送
装置においては、記憶手段１２から内蔵キャッシュ１１
ａおよび外部キャッシュ１３へのデータ転送時に、記憶
制御手段１４では、転送完了信号生成手段２４ｄからマ
ルチプロセッサ１１へ最小転送単位のデータ毎に転送完
了信号を出力し、アドレス選択手段２４ｆによってデー
タ転送させるデータブロックの先頭アドレスまたは各デ
ータブロックの最終データのアドレス等を選択させてデ
ータ転送を開始し、アドレス変更手段２４ｇによりアド
レスを次に転送すべきデータのアドレスにインクリメン
トさせて、内蔵キャッシュ１１ａおよび／または外部キ
ャッシュ１３へ所定容量のデータブロックの全てのデー
タを転送させるようにしたことによって、異なるデータ
ブロックを有する内蔵キャッシュ１１ａと外部キャッシ
ュ１３とに各容量のデータを転送でき、キャッシュヒッ
ト率を向上させることができ、処理速度を速めることが
できる。
【図１】本発明の原理説明図
【図２】実施例におけるデータ転送方式を示す構成図
【図３】実施例における制御方式を示す構成図
【図４】実施例におけるＭＣＭのタイミングチャート
【図５】従来のシステム構成を示すブロック図
１１ ＭＰＵ（マルチプロセッサ） １１ａ 内蔵キャッシュ １２ ＬＳＵ（記憶手段） １３ 外部キャッシュ １４ ＭＣＭ（記憶制御手段） ２４ｄ ＤＣ生成部（転送完了信号生成手段） ２４ｆ マルチプレクサ（アドレス選択手段） ２４ｇ カウンタ（アドレス変更手段）
Claims (3)
- 【請求項１】 プログラム、処理データが格納されてお
り読み書きできる記憶手段（１２）と、高速にアクセス
可能な内蔵キャッシュ（１１ａ）を有して前記プログラ
ムに従って動作するマルチプロセッサ（１１）と、マル
チプロセッサ（１１）の外部に設けられて前記内蔵キャ
ッシュ（１１ａ）より容量が大きい外部キャッシュ（１
３）と、記憶手段（１２）及び外部キャッシュ（１３）
を制御する記憶制御手段（１４）とを具備したデータ処
理システムにおいて、 前記内蔵キャッシュ（１１ａ）にミスヒットした時、前
記記憶手段（１２）から前記内蔵キャッシュ（１１ａ）
へのデータ転送途中に、前記記憶手段（１２）から前記
外部キャッシュ（１３）のみへ転送するデータ転送動作
を挿入することにより、前記記憶手段（１２）から前記
外部キャッシュ（１３）への転送データサイズを前記内
蔵キャッシュ（１１ａ）への転送データサイズより大き
くし、外部キャッシュヒット率を向上させたことを特徴
とするキャッシュデータ転送方式。 - 【請求項２】 前記記憶手段（１２）から前記内蔵キャ
ッシュ（１１ａ）へのデータ転送時に、最小データ転送
サイズにおける最終の転送データを残した状態で、前記
外部キャッシュ（１３）のみへ転送するデータ転送動作
を実行させることを特徴とする請求項１記載のキャッシ
ュデータ転送方式。 - 【請求項３】 プログラム、処理データが格納されてお
り読み書きできる記憶手段（１２）と、高速にアクセス
可能な内蔵キャッシュ（１１ａ）を有して前記プログラ
ムに従って動作するマルチプロセッサ（１１）と、マル
チプロセッサ（１１）の外部に設けられて前記内蔵キャ
ッシュ（１１ａ）より容量が大きい外部キャッシュ（１
３）と、記憶手段（１２）及び外部キャッシュ（１３）
を制御する記憶制御手段（１４）とを具備したデータ処
理システムにおいて、 前記記憶制御手段（１４）には、最小転送単位のデータ
毎に転送完了信号を出力する転送完了信号生成手段（２
４ｄ）と、データ転送させるデータブロックの先頭アド
レスや各データブロックの最終データのアドレス等を選
択するアドレス選択手段（２４ｆ）と、アドレスを次に
転送すべきデータのアドレスにインクリメントさせるア
ドレス変更手段（２４ｇ）とを備えたことを特徴とする
キャッシュデータ転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294908A JPH06149669A (ja) | 1992-11-04 | 1992-11-04 | キャッシュデータ転送方式およびキャッシュデータ転送装置 |
| US08/618,275 US5704056A (en) | 1992-11-04 | 1996-03-18 | Cache-data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294908A JPH06149669A (ja) | 1992-11-04 | 1992-11-04 | キャッシュデータ転送方式およびキャッシュデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149669A true JPH06149669A (ja) | 1994-05-31 |
Family
ID=17813817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294908A Withdrawn JPH06149669A (ja) | 1992-11-04 | 1992-11-04 | キャッシュデータ転送方式およびキャッシュデータ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5704056A (ja) |
| JP (1) | JPH06149669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099598A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | プリフェッチ機能を有するプロセッサ |
| JP2010176692A (ja) * | 2010-03-15 | 2010-08-12 | Fujitsu Ltd | 演算処理装置、情報処理装置及び制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978355B2 (en) * | 2001-11-13 | 2005-12-20 | Seagate Technology Llc | Cache memory transfer during a requested data retrieval operation |
| US9110963B2 (en) * | 2012-04-10 | 2015-08-18 | Dell Inc | Transparent adaptive file transform |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166651A (ja) * | 1985-01-18 | 1986-07-28 | Fujitsu Ltd | バツフアメモリにおけるリプレイス方式 |
| JP2786886B2 (ja) * | 1989-05-17 | 1998-08-13 | 富士通株式会社 | プリフェッチ制御方法およびプリフェッチ制御装置 |
| JPH04289938A (ja) * | 1991-03-18 | 1992-10-14 | Nippon Telegr & Teleph Corp <Ntt> | キャッシュメモリ制御方式 |
| JP2734466B2 (ja) * | 1991-05-02 | 1998-03-30 | 三菱電機株式会社 | マイクロコンピュータ |
| US5392417A (en) * | 1991-06-05 | 1995-02-21 | Intel Corporation | Processor cycle tracking in a controller for two-way set associative cache |
| DE69323790T2 (de) * | 1992-04-29 | 1999-10-07 | Sun Microsystems, Inc. | Verfahren und Vorrichtung für mehreren ausstehende Operationen in einem cachespeicherkohärenten Multiprozessorsystem |
-
1992
- 1992-11-04 JP JP4294908A patent/JPH06149669A/ja not_active Withdrawn
-
1996
- 1996-03-18 US US08/618,275 patent/US5704056A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099598A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | プリフェッチ機能を有するプロセッサ |
| JP4574712B2 (ja) * | 2006-02-28 | 2010-11-04 | 富士通株式会社 | 演算処理装置、情報処理装置及び制御方法 |
| US8074029B2 (en) | 2006-02-28 | 2011-12-06 | Fujitsu Limited | Processor equipped with a pre-fetch function and pre-fetch control method |
| JP2010176692A (ja) * | 2010-03-15 | 2010-08-12 | Fujitsu Ltd | 演算処理装置、情報処理装置及び制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5704056A (en) | 1997-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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