JPH01307849A - データアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するた島の手段 作用 実施例 一実施例（第１．２図） 拡張 発明の効果 ［概要］ キャッンユメモリ及び主メモリに対しデータアクセスを
行うデータアクセス装置に関し、先行するアクセスアド
レスと後続するアクセスアドレスとがキャッシュメモリ
ーヒの同一ブロックに属し、かつ、先行するアクセスが
キャッシュミスヒツトを生じた場合、後続するアクセス
を早期に行うことによりアクセスタイムを短縮化するこ
とを目的とし、 アクセスアドレスが順次書き込まれる第１及び第２のア
ドレスレジスタと、該第１及び第２のアドレスレジスタ
に格納されている両アクセスアドレスがキャッシュメモ
リ上の同一ブロックに属するかどうかを判定するブロッ
ク一致判定手段と、該第１及び第２のアドレスレジスタ
に格納されているアクセスアドレスのデータがそれぞれ
書き込まれる第１及び第２のデータレジスタと、該アド
レスレジスタの一方に格納されている先行するアクセス
アドレスについてキャッシュミスが生じ、かつ、該ブロ
ック一致判定手段により同一ブロックに属すると判定さ
れた場合には、主メモリからキャッンユメモリへデータ
がブロック転送される際に、該両アクセスアドレスのデ
ータを該第１及び第２のデータレジスタへも転送する制
御手段とを備えて構成する。

ε産業上の利用分野］ 本発明はキャッシュメモリ及び主メモリに対しデータア
クセスを行うデータアクセス装置に関する。

［従来の技術］ 近年、マイクロプロセッサの処理速度の高速化に伴い、
メモリに対するアクセス速度の高速化が要求されている
。しかし、主メモリに対するアクセス速度を高速化する
には、記憶容１ｉが比較的大きいため、コスト高となる
。そこで、小容；４のキャッシュメモリをマイクロプロ
セッサの命令実行部と主メモリとの間に配設して、命令
実行部へのデータ供給速度を高速化している。

主メモリの一部の内容がコピーされたキャッノユメモリ
内に、有効なアクセスデータが存在すれば、すなわち、
キャツシュヒツトの場合には、キャッンユメモリに対し
てアクセスし、有効なアクセスデータが存在しない場合
には、すなわちキャッシュミスヒツトの場合には、主メ
モリの内容をキャッノユメモリへ予め定められたブロッ
ク単位で転送するとともに、アクセスのデータを命令実
行部へ送る。

［発明が解決しようとする課題コ しかし、先行するアクセスがキャシュミスヒツトを起こ
した場合には、先行する第１のアクセスアドレスと後続
する第２のアクセスアドレスとがキャッシュメモリ上の
同一ブロックに属していてら、−船釣に、主メモリから
キャッンユメモリへのブロック転送が終Ｙするまで後続
のアクセスを行っていなかったので、アクセスタイムが
長くなる原因となっていた。

本発明の目的は、先行するアクセスアドレスと後続する
アクセスアドレスとがキャッシュメモリ」；の同一ブロ
ックに属し、かつ、先行するアクセスがキャッンユミス
ヒットを生じた場合、後続するアクセスを早期に行うこ
とによりアクセスタイムを短縮化することができるデー
タアクセス装置を提供することにある。

［課題を解決するための手段］ この目的を達成するために、本発明に係るデータアクセ
ス装置では、アクセスアドレスが順次古き込まれる第１
及び第２のアドレスレジスタ及び書き込まれたこれらの
アクセスアドレスのデータが格納される第１及び第２の
データレジスタを備え、両アドレスレジスタの一方に格
納されている先行するアクセスアドレスについてキャッ
シュミスが生じ、かつ、ブロック一致判定手段により両
アクセスアドレスが同一ブロックに属すると判定された
場合には、主メモリからキャッシュメモリへデータがブ
ロック転送される際に、該両アクセスアドレスのデータ
を該第■及び第２のデータレジスタへも転送する。

Ｆ作用コ このブロック転送の際に、後続するアクセスアドレスの
データが主メモリからデータレジスタへ転送されるので
、ブロック転送を待って後続するアクセスアドレスのデ
ータをキャッシュメモリに対しアクセスする必要がない
。

したがって、先行するアクセスアドレスと後続するアク
セスアドレスとがキャッシュメモリ上の同一ブロックに
属するという条件の下では、後続するアクセスが早期に
行われる。

このような条件は特殊ではなく、高確率で生ずる。

［実施例〕 （り一実施例 図面に基づいて本発明の一実施例を説明する。

第１図はマイクロプロセッサに内蔵されたキャッソユメ
モリ及びその周辺のデータアクセス装置を示すブロック
図である。このマイクロプロセッサは例えば！ワードが
３２ビツトである。

１０はキャッンユメモリであり、本実施例では簡略図示
のために、４ブロツクからなるものとする。第１ブロツ
ク（ｉ＝１〜４）は、４ワードのデータＤ０、ｒ）＋ｔ
、Ｄｏｓ、ＤＩ４が格納されるデータ記憶域、１ビツト
の有効ビット（Ｖビット）■凰及びコピー元の主メモリ
上のアドレスの一部（全アドレスビットのうちブロック
内の相対アドレスを示す下位２ビツトとキャッシュ内の
ブロックを指定する２ビツトを除いたもの）が格納され
るタグＴ、を備えている。

１２及びＩ４はアドレスレジスタであり、命令実行部か
らのアクセスアドレスが順次汚き込まれる。

１６はブロック一致判定回路であり、アドレスレジスタ
１２及び１４に格納されたアクセスアドレスのうち、下
位２ビットＡ、を除いたブロックアドレスΔ５が供給さ
れ、両者が一致しているかどうかを判定し、一致してい
る場合には“ｌ”を出力する。

＋８及び２０はデータレジスタであり、それぞれアドレ
スレジスタ１２及び１４に格納されたアクセスアドレス
のデータが格納される。

２２．２４及び２６はゲートであり、ゲート２２は命令
実行部からのアクセスアドレスをアドレスレジスタ１２
及び１４へ順次供給するためのもの、ゲート２４及び２
６はそれぞれアドレスレジスタ１２及びＩ４に格納され
ているブロックアドレスΔ５及びブロック（ハ）の相対
アドレスＡ、をキャッンユメモリＩＯへ供給するための
ものである。

２８は比較器であり、ゲート２４から供給されるブロッ
クアドレスＡｂから下位２ビツトを除いたアドレスがキ
ャッシュメモリＩＯから読み出されたタグＴＩの内容に
一致するかどうかを判定し、一致すれば“１”を出力す
る。

３０はアンドゲートであり、比較器２８から°ｌ”が供
給され、かつ、このとき指定されるキャッンユメモリ１
０上のブロックのＶビットが“１１である場合、すなわ
ちキャツシュヒツトの場合には“ｌｏを出力し、キャッ
シュミスヒツトの場合にはＯ”を出力する。

３４は比較器であり、ゲート２４及び２６から供給され
て作成されるアドレス、すなわち、アドレスレジスタ１
２及び１４に格納されたアクセスアドレスと、主メモリ
からキャッシュメモリ１０ヘデータをブロック転送する
際の主メモリのアドレスとを比較し、両者が一致してお
れば“Ｉ”を制御回路３２へ出力する。

３６．３８及び４０はゲートであり、ゲート３６はギヤ
１ンユメモリ１０からのアクセスデータ及び主メモリか
らのアクセスデータのいずれか一方を選択してゲート３
８へ供給し、ゲート３８はこれをデータレジスタ！８又
は２０へ選択的に供給し、ゲート４０はデータレシスタ
ロ及び２０へ格納されているデータのいずれか一方を選
択的に命令実行部へ供給するためのものである。

制御回路３２はゲート２２〜２６．３６〜４０を制御す
る。

次に、上記の如く構成された本実施例の動作を説明する
。

制御回路３２によりゲート２２の一方が開かれて、命令
実行部からアクセスアドレスがアドレスレジスタ１２へ
供給され、次いでゲート２４の一方及びゲート２６の一
方が開かれて、アドレスレジスタ１２に格納されたアク
セスアドレスのブロックアドレスＡｂ及び相対アドレス
Ａ、がそれぞれゲート２４．２６を通り、キャッシュメ
モリ１０上のブロックアドレス及びそのブロック内の相
対アドレスが指定される。

これと並行して、制御回路３２は、アンドゲート３０の
出力が“Ｉｏであればキャツシュヒツトと判定し、ゲー
ト３６の一方及びゲート３８の一方を開いて、キャッシ
ュメモリＩＯ上の指定されたアドレスのアクセスデータ
をデータレジスタ１８へ転送させる。次いで、制御回路
３２は、命令実行部との関係で所定の時点でゲート４０
の一方を開き、このデータレジスタ１８に格納されてい
るアクセスデータを命令実行部へ転送させる。

制御回路３２は、命令実行部からのアクセスアドレスを
、上記の如くアドレスレジスタ１２へ転送させた後に、
ゲート２２の他方を開いて後続するアクセスアドレスを
アドレスレジスタｉ４へ転送させる。また、上記の如く
データレジスタ１８から命令実行部へアクセスデータを
転送させた直後に、ゲート２２の一方を開いて後続する
次のアクセスアドレスをアドレスレジスタ１２へ転送さ
せる。

次にゲート２４の他方及びゲート２６の他方を開いて、
アドレスレジスタ１４に格納されているアクセスアドレ
スをキャッシュメモリ１０及び比較器２８へ上記の如く
供給させる。アンドゲート３０の出力が“０゛であり、
すなわら、キャッノユミスヒブトの場合には、キャッシ
ュメモリＩＯが占き込み状態にされ、アドレスレジスタ
１４に格納されているアクセスアドレスのブロックアド
レスＡｂが示すｔメモリ上の４ワードのデータがキャッ
ンユメモリｌＯ上へブロック転送（ブロックイン）され
る。

この際、ブロック一致判定回路！６の出力が“１”であ
る場合には、すなわちアドレスレジスタ１４に格納され
ているアクセスアドレスとアドレスレジスタ１２に格納
されている後続アクセスアドレスとがキャッンユメモリ
ｌＯ上の同一ブロックに属する場合には、制御回路３２
は比較器３４の出力が“Ｉｏであるかどうかを見る。す
なわち、ブロック転送中の主メモリのアドレスとアドレ
スレジスタ１４に格納されているアクセスアドレスとが
一致しているかどうかを見る。一致しておればゲート３
６の他方及びゲート３８の他方を開いて主メモリからの
アクセスデータをデータレジスタ２０へも転送させる。

次に制御回路３２は、ゲート２４の一方及びゲート２６
の一方を開いてアドレスレジスタＩ２に格納されている
アクセスアドレスを比較器３４へ供給し、これがブロッ
ク転送中の主メモリのアドレスに一致すれば、すなわち
、比較器３４の出力が°ｌ°になれば、ゲート３６の一
方及びゲート３８の一方を開いて主メモリからのアクセ
スデータをデータレジスタＩ８へも転送させる。

制御回路３２は命令実行部との関係で適当な時点でゲー
ト４０の一方を開いて命令実行部へアクセスデータを転
送させ、次いでゲート４０の他方を開いてデータレジス
タ！８に格納されているアクセスデータを命令実行部へ
転送させる。データレジスタ１８内のアクセスデータが
命令実行部へ転送された後は、直ちにゲート２２を介し
て命令実行部からアドレスレジスタ１２次のへアクセス
アドレスが転送され、同様にデータレジスタ２０内のア
クセスデータが命令実行部へ転送された後は直ちにゲー
ト２２を介して命令実行部からアドレスレジスタ１４へ
次のアクセスアドレスが転送される。

このようにして、主メモリからキャッシュメモリ！０ヘ
ブロック転送中に、後続する次のアクセスを完了させる
ことができる。

第２図は、本実施例を用いた場合のアクセスの様子を示
すタイムチャートであり、第３図はこれと対比して従来
例のアクセスの様子を示すタイムチャートである。

マシンサイクル０での、第１のアクセスによるキャツン
ユミスヒットによって起動されたプロッフィン動作（主
メモリからキャシュメモリへのブロック転送動作）は、
マシンサイクルＩから始まりマシンサイクル６まで続く
。

ここで、サイクル１で後続する第２のアクセスがきたと
する。本実施例の場合、第２のアクセスは前記ブロック
イン動作中のマシンサイクル４で完了する。しかし、従
来例では第２のアクセスは前記ブロックインの終了まで
待たなければならないので、マシンサイクル７で第２の
アクセスが完了する。

［発明の効果］ 以上説明したように、本発明に係るデータアクセス装置
によれば、先行するアクセスアドレスと後続するアクセ
スアドレスとがキャッシュメモリ上の同一ブロックに属
するという条件の下で、先行するアクセスアドレスにつ
いてキャッシュミスヒツトが生じた場合には、主メモリ
からキャッシュメモリへデータがブロック転送される際
に、両アクセスアドレスのデータがデータレジスタにも
転送されるので、後続するアクセスが早期に行われ、ア
クセスタイムを短縮することができるという優れた効果
を奏する。

このような条件は高確率で生ずるので、かかる効果は大
である。

【図面の簡単な説明】

第１図は本発明の一実施例に係り、キャッシュメモリ及
びその周辺のデータアクセス装置の構成を示すブロック
図、 第２図はこの実施例のアクセスの様子を示すタイムチャ
ート、 第３図は、従来例のアクセスの様子を示すタイムチャー
トである。 図中、 ＩＯはキャッシュメモリ １２、！４はアドレスレジスタ １６はブロック一致判定回路 Ｉ８．２０はデータレジスタ ２２．２４．２６．３６．３８．４０はゲート２８．３
４は比較器 ３０はアンドゲート ３２は制御回路

Claims (1)

1. 【特許請求の範囲】 アクセスアドレスが順次書き込まれる第１及び第２のア
   ドレスレジスタ（１２、１４）と、該第１及び第２のア
   ドレスレジスタ（１２、１４）に格納されている両アク
   セスアドレスがキャッシュメモリ上の同一ブロックに属
   するかどうかを判定するブロック一致判定手段（１６）
   と、 該第１及び第２のアドレスレジスタ（１２、１４）に格
   納されているアクセスアドレスのデータがそれぞれ書き
   込まれる第１及び第２のデータレジスタ（１８、２０）
   と、 該アドレスレジスタ（１２、１４）の一方に格納されて
   いる先行するアクセスアドレスについてキャッシュミス
   が生じ、かつ、該ブロック一致判定手段（１６）により
   同一ブロックに属すると判定された場合には、主メモリ
   からキャッシュメモリへデータがブロック転送される際
   に、該両アクセスアドレスのデータを該第１及び第２の
   データレジスタ（１８、２０）へも転送する制御手段（
   ３２）と、を有することを特徴とするデータアクセス装
   置。