JPH02110646A - メモリの先行読出し装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＤＭＡリードアクセス時の先行読出しをはか
るメモリの先行読出し装置に関する。

〔従来の技術〕

ＤＭＡは、メモリ（主メモリ）と補助メモリとの間で、
ＣＰＵを介することなく、直接にデータ転送を行わしめ
る転送方式である。

ＤＭＡの転送速度は、主メモリへのアクセス時間と転送
時間と補助メモリへの書込み時間とで主として定まる。

従って、ＤＭＡ転送速度の向上をはかるには、上記各因
子の時間を短縮することが考えられる。

尚、ＤＭＡ転送方式に関する従来例には、特開昭６１−
２０３７４５号がある。

〔発明が解決しようとするＢ　％ｆｉ　）ＤＭＡ転送速
度を向上するための前記従来例は、主メモリやバス、そ
して補助メモリ固有の制限をそれぞれ受けるため、最良
の方法ではない。

本発明の目的は、Ｄ　Ｍ、　Ａ転送の高速化をはかった
メモリの先行読出し装置を提供するものである。

〔課題を解決するための手段〕

本発明は、ＤＭＡ転送用にキャッシュメモリの如きバッ
ファを設け、このバッファ内にＤＭＡに必要なアドレス
及びデータを先行して読出しせしめるようにした。

更に、本発明は、複数のＣＰＵがメモリを共有して使う
共有メモリ方式において、バッファ内に読出したアドレ
ス、データの他ＣＰ’Ｕによる書き変え時にもそのこと
がわかるような有効／無効フラグを設けるようにした。

〔作　用〕

本発明では、先行読出しをはかっているため、ＤＭＡ転
送速度の向上をはかることができる。

更に、本発明では、有効／無効フラグを設けているが故
に、共有メモリ方式のもとで他ＣＰＵによるメモリ書き
変えがあっても、その書き換えによる先行読出しのアド
レス及びデータを、フラグを無効化させることによって
、無効化をはかることができ、ＤＭＡによる誤転送を防
止できる。

〔実施例〕

第１図は本発明のメモリ先行読出し装置の実施例図であ
る。

メモリ先行読出し装置は、メモリ１．メモリアクセス制
御機構２．処理装置３．ＤＭＡ装置４゜ファイルメモリ
（補助メモリ）５．及びバス６より成る。

メモリアクセス制御機構（ＭＡＣ）２は、メモリ１と処
理装置３とＤＭＡ装置４との間に介在し、データの転送
、そのための制御、管理を行う。

処理装置３は、本来の所定の処理（ソフトウェアによっ
て定まる）を行う、そのために必要なデータは、メモリ
１内にあり、また処理結果がメモリ１内に格納される。

ＤＭＡ装置４は、メモリ１、又はメモリアクセス制御機
構２内のバッファ２３との間でＤＭＡ転送の制御、管理
を行う。ファイルメモリ５は、そのＤＭＡによるデータ
を格納する。

メモリアクセス制御機構２は、コントローラ２５゜ブリ
フェッチアドレスレジスタ２１．有効／無効フラグ（Ｖ
）　２２．ブリフェッチリードデータバッファ２３．ブ
リフェッチアドレス生成器２４より成る。

このバッファ２３の容量は、ｌＤＭＡ転送サイクルの容
量分であり、例えば８バイトより成る。

ここで、ブリフェッチとは、先行して読出すとの意であ
り、ブリフェッチアドレスとは先行して読出しに使うア
ドレスとの意、ブリフェッチリードデータとは先行して
読出されたデータとの意である。更に、レジスタ２１は
ブリフェッチアドレスのラッチ用、バッファ２３はブリ
フェッチリードデータのラッチ用に供する。更に、アド
レス生成器２４は、先行アドレスの生成部分である。コ
ントローラ２５は、メモリアクセス制御機構２の内部制
御。

管理を行う。

本実施例の動作を、（１）処理装置３からのリードアク
セス時の動作、（２）処理装置３．又はＤＭＡ装置４か
らのライトアクセス時の動作、（３）ＤＭＡ装置４のリ
ードアクセス時の動作、に分けて説明する。

（１）処理装置３からのリードアクセス時の動作。

処理装置３からメモリ１にリードアクセスの要求がある
と、リードアドレスはアドレスバス３００→共有バス６
→アドレスバス２０２を介してメモリ１に送られる。メ
モリ１から、このアクセスアドレスのデータが読出され
る。読出されたデータは、バス２０１→データバス２０
４．２０４Ａ→データバス２０３→バス６→バス３０１
を経て処理装置３に入力する。

これによって動作は終了する。

（２）処理装置３又は、ＤＭＡ装置４からのライトアク
セス時の動作。

処理装置３からのライトアクセスにあっては、ライトア
クセスアドレスが、バス３００→バス６→バス２０２→
バス２０１を介してメモリ１に送られ、同時に、ライト
データがバス３０１→バス６→バス２０３→バス２０４
Ａ→バス２０４→バス２０１を介してメモリ１に送られ
る。この結果、ライトデータは、メモリ１内の前記ライ
トアクセスアドレスに書込まれる。

一方、ＤＭＡ装置４からのライトアクセスにあっては、
ライトアクセスアドレスがバス４００→バス６→バス２
０２→バス２０１を介してメモリ１に送られ、ライトデ
ータがバス４０１→バス６→バス２０３→バス２０１Ａ
→２０４→２０１を介してメモリ１に送られる。

この結果、ライトデータメモリ１内の前記ライトアクセ
スアドレスに書込まれる。

（３）ＤＭＡ装置４からのリードアクセス時の動作。

ＤＭＡ装置４からのリードアクセスアドレスがバス４０
０→バス６→バス２０２を介してコントローラ２５に入
力する。一方、ＤＭＡ装置４は、ＤＭＡリードアクセス
要求をバス４０２に発行し、バス４０２→パス６→バス
４０２Ａを介してコントローラ２５に入力する。

コントローラ２５は、バス４０２ＡからのＤＭＡリード
アクセス要求が入ると、レジスタ２１からバス２１１を
介して入力するブリフェッチアドレスと、バス２０２を
介して入力するＤＭＡリードアクセスアドレスとの一致
か否かを判定する。且つ、フラグ２２が有効フラグであ
るか否かを判定する。

この判定の結果、アドレス一致であり且つ有効フラグで
あれば、そのＤＭＡリードアクセスアドレスのデータは
バッファ２３内に格納されていることになり、直ちにバ
ッファ２３をアクセスしてデータを読出し、バス２３１
→バス２０３→バス６→バス４０１を介してＤＭＡ装置
４に入力し、ファイルメモリ５に格納する。

このＤＭＡ転送と同時、又は前後してバス２０２を介し
て得た前記一致時のアドレスはアドレス生成器２４でｒ
＋８」される、従って一致時のアドレスを（Ａ）とすれ
ば、生成器２４は（Ａ＋８）のアドレスを生成する。「
＋８」としたのは、ＤＭＡ転送が８バイト単位に行われ
るためであり、従って、他にも種々の値をとりうる。こ
の生成アドレス（Ａ＋８）はレジスタ２１にラッチし、
次にこのラッチアドレス（Ａ＋８）をバス２１３→２０
１を介して主メモリ１に送り、データを読出す。読出し
たデータはバッファ２３内に格納する。同時にフラグ２
２を１１１１１（有効）にする。

かくして、アドレス一致時には、次のＤＭＡ用のアドレ
スになるであろう予想アドレスが生成されてレジスタ２
１に格納され、且つそのデータがバッファ２３に格納さ
れ、且つ有効フラグ２２が立ったことになる。かくして
次のＤＭＡサイクルのくるのを待つ１次のＤＭＡサイク
ルがくれば、コントローラ２５でアドレスの一致比較、
フラグが“１″か否かの判定を行うことは全く同様にな
される。

尚、アドレス（Ａ＋８）の生成がアドレスのブリフェッ
チにつながる理由は、ＤＭＡ転送では、アドレスは連続
しであることが主であり、アドレスＡの次にｌＤＭＡ転
送後にくるべきアドレスは（Ａ＋８）のはずであり、（
ＩＤＭＡ転送で８バイト転送との約束を前提）、そこで
、ブリフェッチアドレスとして、（Ａ＋８）を生成させ
た。

一方１判定の結果、アドレス不一致又はフラグ２２が“
０″　（無効）との条件であれば、ＤＭＡ転送要求を維
持したままの状態で、バス２０２上の不一致時のアドレ
スをバス２０１を介してメモリ１へ送る。このアドレス
のデータはメモリ１から読出され、バス２０１−）２０
４−＋２０４Ａ−４２０３−＋　６−）４０１を介して
ＤＭＡ装置４に送り、ファイルメモリ５に格納する。

更に、この動作と同時又は前後して上記メモリアクセス
アドレスを生成器２４に送り、（Ａ＋８）のアドレスを
生成する。生成アドレス（Ａ＋８）はレジスタ２１にラ
ッチすると共に、バス２１３→２０１を介してメモリ１
に送り、データを読出し、バッファ２３に格納する。同
時に、フラグ２２を“１″にする。

かくして、アドレス不一致、又はフラグ２２の無効との
条件にあっても、メモリ１からデータが読出されて、Ｄ
ＭＡ転送されると共に、次アドレスたる（Ａ＋８）及び
そのデータがレジスタ２１．バッファ２３にブリフェッ
チされることになり、次のＤＭＡサイクルを待つことに
なる。

フラグ２２のセット、リセット条件は以下の通りである
。

（１）セット条件・・・・・・先行アドレスでメモリ１
から読出されたデータがバッファ２３にラッチされた時
点である。

（２）リセット条件・・・・プロセッサ３からのメモリ
１へのライトアドレスとレジスタ２１のアドレスとが一
致した時リセットする。理由は。

次のＤＭＡ転送時にそのメモリ２上のデータが変ってい
る恐れがあるためである。

第４図にタイムチャートを示す。この図は、アドレス生
成（Ａ＋８．又はＢ＋８）をメモリ１からのデータ読出
し後に行わせている。更に、ＤＭＡサイクルには、アド
レス不一致又はフラグ２２の０”との条件時のサイクル
Ｔｄｌと、アドレス−致及びフラグ２２の′１″′との
条件時のサイクルＴｄ２とがある・Ｔｄｌ）Ｔｄ２であ
る・この”ｒ、、。

Ｔ　ｄ　２は、共にシステムが決まれば固定である。

第２図は、複数のＣＰ　０６００．７００でメモリ１０
０を共有する共有メモリ装置（又は複数のＣＰＵを持つ
故に、マルチＣＰＵシステム）の実施例図を示す。ＣＰ
　Ｕ２Ｏ５と７００とは同一構成より成ることが基本で
あるが、規模（処理内容を含めて）は異なることが多い
。

ＣＰＵ６００は、第１図の実施例の回路中、メモリ１を
除く部分である。共通メモリ１００は、第１図のメモリ
１に相当する。

共通メモリ１００は、各ＣＰ　Ｕ２Ｏ５，７００で共通
に使用する共通領域と、各ＣＰ　Ｕ２Ｏ５，７００で別
々に割りつけられている独自領域とより成る。

ＣＰＵ６００又は７００からの共通メモリ１００のアク
セスで問題となるのは独自領域ではなく、共通領域であ
る。独自領域は、各Ｃ：ＰＵ６００又は７００が独自に
管理できるが、共通領域は、相互に書込みや読出しが可
能となってるいため、相手にその書込み読出し、特に書
込みを知ってもらう必要がある等複雑である。

このことは、ＤＭＡ転送時にも問題となる。ＤＭＡ転送
要求し、その際第１図に従ってブリフェッチアドレス、
データが得られていたとする。然るに、そのＤＭＡ転送
要求時に、メモリ１００においては、ＣＰ　Ｕ２Ｏ５に
よって書き変えられていたとすると、前記ブリフェッチ
アドレス、データは使用できない、こうした場合の解決
手段を提供したのが第２図の実施例である。

さて、第２図の共有メモリ１００は、メモリ部１０゜入
出力ポート１２．１３．共通バス１５、バスコントロー
ラ１４より成る。入出力ポート１２はＣＰ　Ｕ２Ｏ５用
のＩ１０インターフェース、入出力ポート１３はＣＰＵ
７００用のＩ１０インターフェースである。メモリ部１
０が共通領域と独自領域とを持つことは前述した。

かかる第２図で、独自領域、共通領域共に、ＣＰＵ６０
０又は７００との個々の関係では第４図の動作に従う。

本実施例の特徴は、有効／無効ビット２２のリセットを
外部から強制的にリセットさせることはできないことと
し、−度セット（有効化）したならば、一定期間経過語
に自動的にリセットさせることにした。ここで、重要な
のは、一定時間である。

この一定時間とは、最小の時間とのことであり。

第４図に従えば、時間ｔｏである。時間ｔｏとは、バッ
ファ２３ヘブリフエツチデータをラッチさせてから次の
ＤＭＡサイクルで送られてきたアドレスＢとの間でレジ
スタ２１の先行アドレスとの一致比較（フラグ１の点検
を含む）が終了するまでの時間である。

この時間ｔｏは、ブリフェッチを前提としたが故に、必
ずブリフェッチのアドレス比較は行わせたい、との考え
方による。従って、セットからリセットするまでの時間
、換言すればセット継続時間は、最小限ｔｏが維持され
ておればよく、ｔｏよりも大きくてもよい。

しかし、大きければよいとも限らない、これを第５図で
説明する。複数のＤＭＡサイクルより成る一連の連続サ
イクルより成る区間をＤＭＡ転送区間と定義する。この
ＤＭＡ転送区間に前後があり、■と■とし、このＩと■
との間に他の処理。

例えばＣＰ　Ｕ２Ｏ５による共有メモリへの割込み処理
があったとする。そこで、他の処理の処理時間を考える
。他の処理にも長短種々である。従って、処理時間も長
短がある。ここで、最小の処理時間ｔ１が存在するはず
であり、かかる最小の処理時間ｔ１をセット継続時間の
最大値とする。即ち、セット継続時間ｔは、　ｔ　ｇ　
＜　ｔ　＜　ｔ　＋の間に設定すればよい。

かかる実施例によれば、共通領域の他方のＣＰＵによる
書き換えがあっても、フラグ２２がその時点では必ずリ
セットされているはずだから、データの一致は必ず保証
される。一方、第１図で述べたように、書込み時にアド
レス一致をもってフラグ２２をリセットさせるやり方に
あっては、自己ＣＰＵ６００からの書込みに対しては即
座にリセットされるが、他ＣＰＵ７００からの書込み時
にあっては、その際のアドレス一致までの糸路が増加（
７００→１３→１５→１２→・・・、そしてその結果の
報告系路）したり、比較のタイミング等種々の問題があ
る。

これに対し、本発明ではこのようなことがない。

尚、各実施例でバッファ容量は、ｌＤＭＡＤＭＡ転送時
きくして、１回にてアドレス分とかの先行読出しをはか
ってもよい。

第３図は共有メモリ装置でのメモリアクセス機構２の詳
細実施例図を示す、第１図、第２図と同一記号は同一内
容を示す。更に、２３Ａ、　２３Ｂ、　２３Ｃはアンプ
（いわゆるバッファ）を示す。

ＤＭＡリードアクセス識別信号線４０２がＯＮＬ。

信号線２５１を通しアクセス要求があった場合、コント
ローラ２５は、アドレスバス２０２にオンバスされたア
ドレスとバッファ２１からアドレスバス２１１にオンバ
スされたアドレスを比較するとともに■２２がＯＮＬ、
ているか否かを判定する。判定の結果アドレスが一致し
、且つＶ２２がＯＮＬ、ていれば、バッファ２３からデ
ータバス２３１を通しデータバス２０３にデータがオン
バスされるとともに、アクセス応答が信号線２５２を通
し返され、且つプリフェッチアドレス生成装置２４にア
ドレスバス２０２を通し入力したアドレスをもとにブリ
フェッチアドレスが生成され、アドレスバス２４１を通
し、アドレスレジスタ２１にブリフェッチアドレスがセ
ットされる。次にコントローラ２５は、信号線２５３を
通しメモリ占有要求を出力し、メモリ占有許可信号が信
号線２５２を通し返されるのを待つ、メモリ占有許可信
号がコントローラ２５に信号線２５２を通し返されると
コントローラ２５は、アドレスレジスタ２１のアドレス
をアドレスバス２１２を通しアドレスバス２０５にＯＮ
バスすると共に、信号線２５３のメモリバス占有要求を
○ＦＦＬ、、ＤＭＡブリフェッチリード要求信号２５５
をＯＮする。ＤＭＡブリフェッチリード要求信号２５５
をＯＮ後信号ｍ２５４を通しアクセス終了応答が返され
ると、メモリ１から読出されてデータバス２０４にＯＮ
バスされたリードデータをバッファ２３にセットし、Ｖ
２２セット信号線２５１２を０ＮＬＶ２２をＯＮする。

Ｖ２２（１’ｌＯＮ後あらかじめコントローラ２５に設
定した一定時間が経過するとコントローラ２５はＶ２２
リセット信号線２５１１を０ＮＬＶ２２をＯＦＦすると
共にＤＭＡブリフェッチリード要求信号２５５をＯＦＦ
する。

このようにして本応用実施例では、メモリ１０゜１１と
ブリフェッチリードデータの一致を保障しかつ高速なり
　Ｍ　Ａ　ＩＪ−ドアクセスを実現した。

〔発明の効果〕

本発明によれば、ＤＭＡ転送に際して、予想アドレスを
先行フェッチし、且つその予想アドレスのデータを先行
読出ししておくために、ＤＭＡ転送速度を実質上向上で
きる。

更、本発明によれば、共有メモリを使った場合に、デー
タの不一致もフラグによって表示できるため、先行アド
レスのフェッチによる誤りの割合も減少できる。

【図面の簡単な説明】

第１図は本発明の先行読出し装置の実施例図。 第２図は本発明の共有メモリ装置の実施例図、第３図は
共有メモリ装置におけるメモリアクセス制御機構の実施
例図、第４図及び第５図は本実施例の動作説明図である
６ １・・・メモリ、２・・・メモリアクセス制御機構（Ｍ
ＡＣ）、３・・・処理ｉ［、２１・・・フェッチアドレ
スレジスタ、２２・・・有効／無効フラグ、２３・・・
バッファ、２５・・・コントローラ。 第１図

Claims (1)

1. 【特許請求の範囲】 １、第１メモリと、 処理装置と、 第２メモリと、 上記第１、第２メモリとの間にあって上記処理装置を介
   さずに第１、第２メモリとの間でＤＭＡ転送を行うＤＭ
   Ａ装置と、 ＤＭＡ時の先行フェッチ用アドレスを格納するアドレス
   レジスタと、 該アドレスの指定する第１メモリ内データを先行読み出
   しして格納するバッファと、 上記ＤＭＡ装置からの第１メモリリードアクセス時にＤ
   ＭＡ装置から送出したＤＭＡアドレスと上記アドレスレ
   ジスタのアドレスとを比較し、一致時にバッファ内の先
   行読出しデータをＤＭＡ装置を介して第２メモリへＤＭ
   Ａ転送し、不一致時に上記ＤＭＡアドレスで第１メモリ
   をアクセスしてデータを読出してＤＭＡ装置を介して第
   ２メモリへＤＭＡ転送し且つ上記ＤＭＡアドレスに基づ
   いて次のＤＭＡサイクルでの先行フェッチ用アドレスを
   作成し、この作成アドレスを上記アドレスレジスタに格
   納し且つこの作成アドレスで第１メモリをアクセスして
   データを読出し、この読出したデータを上記バッファに
   格納する手段と、 より成るメモリの先行読出し装置。 ２、上記アドレスレジスタ及びバッファの有効／無効の
   ためのフラグを付加してなる請求項１記載のメモリの先
   行読出し装置。 ３、上記フラグは、バッファへのデータラッチ時にセッ
   トされ、第１メモリへの上記処理装置からのデータ書込
   み時の書込みアドレスと上記アドレスレジスタのアドレ
   スとが一致時にリセットされる請求項２記載のメモリの
   先行読出し装置。 ４、共有メモリと、 該共有メモリを相互に使用する複数のＣＰＵとを有し、
   各ＣＰＵ内には、 第１メモリと、 処理装置と、 第２メモリと、 上記第１、第２メモリとの間にあって上記処理装置を介
   さずに第１、第２メモリとの間でＤＭＡ転送を行うＤＭ
   Ａ装置と、 ＤＭＡ時の先行フェッチ用アドレスを格納するアドレス
   レジスタと、 該アドレスの指定する第１メモリ内データを先行読出し
   して格納するバッファと、 上記ＤＭＡ装置からの第１メモリリードアクセス時にＤ
   ＭＡ装置から送出したＤＭＡアドレスと上記アドレスレ
   ジスタのアドレスとを比較し、一致時にバッファ内の先
   行読出しデータをＤＭＡ装置を介して第２メモリへＤＭ
   Ａ転送し、不一致時に上記ＤＭＡアドレスで第１メモリ
   をアクセスしてデータを読み出してＤＭＡ装置を介して
   第２メモリへＤＭＡ転送し且つ上記ＤＭＡアドレスに基
   づいて次のＤＭＡサイクルでの先行フェッチ用アドレス
   を作成し、この作成アドレスを上記アドレスレジスタに
   格納し且つこの作成アドレスで第１メモリをアクセスし
   てデータを読出し、この読出したデータを上記バッファ
   に格納する手段と、 を有するメモリの先行読出し装置。 ５、上記アドレスレジスタ及びバッファの有効／無効の
   ためのフラグを付加してなる請求項１記載のメモリの先
   行読出し装置。 ６、上記フラグは、バッファへのデータラッチ時にセッ
   トされ、該セット後一定時間経過後リセットさせる請求
   項５記載のメモリの先行読出し装置。