JPH04148362A - Ｄｍａ制御システム - Google Patents
Ｄｍａ制御システムInfo
- Publication number
- JPH04148362A JPH04148362A JP27047690A JP27047690A JPH04148362A JP H04148362 A JPH04148362 A JP H04148362A JP 27047690 A JP27047690 A JP 27047690A JP 27047690 A JP27047690 A JP 27047690A JP H04148362 A JPH04148362 A JP H04148362A
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- JP
- Japan
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- register
- data
- address
- latched
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、メモリに記憶されているデータをシステムバ
スおよびローカルバスを介してアクセスするＤＭＡ制御
システムのうち、特に、当該システムバスの負荷を軽減
し、且つ、システムの処理速度を向上するＤＭＡ制御シ
ステムに関する。
スおよびローカルバスを介してアクセスするＤＭＡ制御
システムのうち、特に、当該システムバスの負荷を軽減
し、且つ、システムの処理速度を向上するＤＭＡ制御シ
ステムに関する。
（従来の技術）
従来のＤＭＡ制御システムを第２図を用いて説明する。
上記Ｄ Ｍ Ａ制御システムは、システムバス２１にＣ
ＰＵ２３、メインメモリ２５およびパスコトローラ２７
が接続され、当該パスコンドロー２７とＤＭＡ装置３１
とはローカルバス２９に４り接続されている構成である
。上記システムバ：２１およびローカルバス２９は、デ
ータ幅およく制御方式等のバスアーキテクチャが異なる
ため、バスコントローラ２７により当該システムバスニ
１およびローカルバス２９のデータ転送を実行する。
ＰＵ２３、メインメモリ２５およびパスコトローラ２７
が接続され、当該パスコンドロー２７とＤＭＡ装置３１
とはローカルバス２９に４り接続されている構成である
。上記システムバ：２１およびローカルバス２９は、デ
ータ幅およく制御方式等のバスアーキテクチャが異なる
ため、バスコントローラ２７により当該システムバスニ
１およびローカルバス２９のデータ転送を実行する。
上記メインメモリ２５をアクセスする場合、ＩＭＡｉｌ
ｔ３１は、メインメモリ２５に記憶されズいるデータを
指すアドレスとアドレスストローフ信号（以下、ＡＳ信
号という）をバスコントローラ２７に出力する。バスコ
ントローラ２７は、ＡＳ信号によりアドレスをラッチす
る。上記バスコントローラ２７は、ラッチしたアドレス
をシステムバス２１のアーキテクチャに適合する信号群
に変換して当該システムバス２１に出力する。上記シス
テムバス２１に出力されたアドレスがらメインメモリ２
５に記憶されているデータがアクセスされ、当該データ
はシステムバス２１を介してバスコントローラ２７にラ
ッチされる。バスコントローラ２７は、ラッチしたデー
タをローカルバス２９を介してＤＭＡ装置３１に出力す
る。上記システムバス２１の負荷が軽減し、且つ、シス
テムの処理を迅速に実行するのが容易ではなかった。
ｔ３１は、メインメモリ２５に記憶されズいるデータを
指すアドレスとアドレスストローフ信号（以下、ＡＳ信
号という）をバスコントローラ２７に出力する。バスコ
ントローラ２７は、ＡＳ信号によりアドレスをラッチす
る。上記バスコントローラ２７は、ラッチしたアドレス
をシステムバス２１のアーキテクチャに適合する信号群
に変換して当該システムバス２１に出力する。上記シス
テムバス２１に出力されたアドレスがらメインメモリ２
５に記憶されているデータがアクセスされ、当該データ
はシステムバス２１を介してバスコントローラ２７にラ
ッチされる。バスコントローラ２７は、ラッチしたデー
タをローカルバス２９を介してＤＭＡ装置３１に出力す
る。上記システムバス２１の負荷が軽減し、且つ、シス
テムの処理を迅速に実行するのが容易ではなかった。
（発明が解夫しようとする課題）
ところで、従来のＤＭＡ制御システムは、ＤＭＡ装置３
１からメインメモリ２５のデータをアクセスする場合、
バスコントローラ２７によりシステムバス２１をアクセ
スするため、システムバス２１の負荷が増加して当該シ
ステムバス２１の機能の低下を招来するおそれがあった
。
１からメインメモリ２５のデータをアクセスする場合、
バスコントローラ２７によりシステムバス２１をアクセ
スするため、システムバス２１の負荷が増加して当該シ
ステムバス２１の機能の低下を招来するおそれがあった
。
また、ＤＭＡ装置３１からメインメモリ２５をアクセス
する場合には、バスコントローラ２７によりローカルバ
ス２９からアクセス要求のアドレスをシステムバス２１
用の信号に変換するため、ＤＭＡ装置３１からメインメ
モリ２５をアクセスしてデータを転送するまでの時間が
増加して、システムの処理の遅延を招来するおそれがあ
った。
する場合には、バスコントローラ２７によりローカルバ
ス２９からアクセス要求のアドレスをシステムバス２１
用の信号に変換するため、ＤＭＡ装置３１からメインメ
モリ２５をアクセスしてデータを転送するまでの時間が
増加して、システムの処理の遅延を招来するおそれがあ
った。
本発明は、上記に鑑みてなされたものであり、その目的
は、システムバスの負荷を軽減するとともに、データ転
送を迅速にして、システムの処理速度を向上するＤＭＡ
制御システムを提供することにある。
は、システムバスの負荷を軽減するとともに、データ転
送を迅速にして、システムの処理速度を向上するＤＭＡ
制御システムを提供することにある。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するため、本発明は、メモリに記憶され
ているデータをシステムバスを介してラッチするデータ
レジスタと、 このデータレジスタにラッチされているデータを選択し
て前記ローカルバスに伝送するセレクタと、 前記メモリに記憶されているデータをアクセスするアド
レスをラッチする第１のレジスタと、この第１のレジス
タにラッチされていたアドレスを格納する第２のレジス
タと、 この第２のレジスタにラッチされているアドレスおよび
前記第１のレジスタにラッチされているアドレスを比較
する比較手段と、 この比較手段により前記第１のレジスタにラッチされて
いるアドレスと第２のレジスタにラッチされているアド
レスとが一致するとき前記データレジスタにラッチされ
ているデータを前記セレクタからローカルバスに出力し
、当該アドレスが一致しないとき前記システムバスにデ
ータ転送要求信号を出力する制御手段と、 を備えたことを要旨とする。
ているデータをシステムバスを介してラッチするデータ
レジスタと、 このデータレジスタにラッチされているデータを選択し
て前記ローカルバスに伝送するセレクタと、 前記メモリに記憶されているデータをアクセスするアド
レスをラッチする第１のレジスタと、この第１のレジス
タにラッチされていたアドレスを格納する第２のレジス
タと、 この第２のレジスタにラッチされているアドレスおよび
前記第１のレジスタにラッチされているアドレスを比較
する比較手段と、 この比較手段により前記第１のレジスタにラッチされて
いるアドレスと第２のレジスタにラッチされているアド
レスとが一致するとき前記データレジスタにラッチされ
ているデータを前記セレクタからローカルバスに出力し
、当該アドレスが一致しないとき前記システムバスにデ
ータ転送要求信号を出力する制御手段と、 を備えたことを要旨とする。
（作用）
上記構成を備えたＤＭＡ制御システムにおいては、第２
のレジスタにラッチされているアドレスおよび第１のレ
ジスタにラッチされているアドレスを比較する。比較に
より前記第１のレジスタにラッチされているアドレスと
第２のレジスタにラッチされているアドレスが一致する
とき、システムバスを介してデータを記憶しているデー
タレジスタから当該データがローカルバスに出力する。
のレジスタにラッチされているアドレスおよび第１のレ
ジスタにラッチされているアドレスを比較する。比較に
より前記第１のレジスタにラッチされているアドレスと
第２のレジスタにラッチされているアドレスが一致する
とき、システムバスを介してデータを記憶しているデー
タレジスタから当該データがローカルバスに出力する。
一方、比較により前記第１のレジスタにラッチされてい
るアドレスと第２のレジスタにラッチされているアドレ
スが一致しないとき、前記システムバスにデータ転送要
求信号を出力するので、システムバスの負荷を軽減する
とともに、高速なデータ転送が可能になる。
るアドレスと第２のレジスタにラッチされているアドレ
スが一致しないとき、前記システムバスにデータ転送要
求信号を出力するので、システムバスの負荷を軽減する
とともに、高速なデータ転送が可能になる。
（実施例）
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明のＤＭＡ制御システムに係る一実施例の
制御を示すブロック図である。
制御を示すブロック図である。
上記ＤＭＡ制御システムは、ＣＰＵ （図外）およびメ
インメモリ（図外）に接続されているシステムバス１と
ＤＭＡ装置（図外）に接続されているローカルバス３を
有する。
インメモリ（図外）に接続されているシステムバス１と
ＤＭＡ装置（図外）に接続されているローカルバス３を
有する。
上記システムバス１に接続されているデータレ／
ジスタ５は当該システムバス１から転送されるブタをラ
ッチする。
ッチする。
セレクタ７は、データレジスタ５にラッチされたデータ
を後述するセレクタ１５に接続されているＳ端子から入
力されるバリットビソト情報によりデータレジスタ５に
ラッチされているデータをローカルバス３に出力する。
を後述するセレクタ１５に接続されているＳ端子から入
力されるバリットビソト情報によりデータレジスタ５に
ラッチされているデータをローカルバス３に出力する。
アドレスレジスタ９は、ＤＭＡ装置（図外）からのデー
タ転送要求のアドレスをローカルバス３を介してラッチ
する。また、アドレスレジスタ９は、ローカルバス３を
介してアクセス要求時にアドレスとともに、アドレスス
トローブ信号（以下、ＡＳ信号という）をラッチする。
タ転送要求のアドレスをローカルバス３を介してラッチ
する。また、アドレスレジスタ９は、ローカルバス３を
介してアクセス要求時にアドレスとともに、アドレスス
トローブ信号（以下、ＡＳ信号という）をラッチする。
レジスタ１１は、アドレスレジスタ９にラッチされてい
るデータをシステムバス１に出力する。
るデータをシステムバス１に出力する。
バリッドビット１３は、ハードワード単位にブタレジス
タ５のバリッドビットを格納し、アドレスレジスタ９と
レジスタ１１のアドレスが不一致のときバリッド状態に
なり、データレジスタ５にラッチされたデータがローカ
ルバス３に出力されるとインバリッド状態になる。ここ
で、例えばデータレジスタ５にデータがラッチされてい
ても、バリッドビットがリセットの場合には、当該デー
タレジスタにデータがラッチされていない制御が実行さ
れる。
タ５のバリッドビットを格納し、アドレスレジスタ９と
レジスタ１１のアドレスが不一致のときバリッド状態に
なり、データレジスタ５にラッチされたデータがローカ
ルバス３に出力されるとインバリッド状態になる。ここ
で、例えばデータレジスタ５にデータがラッチされてい
ても、バリッドビットがリセットの場合には、当該デー
タレジスタにデータがラッチされていない制御が実行さ
れる。
セレクタ１５は、バリッドビット１３からのバリッドビ
ットをラッチする。
ットをラッチする。
比較器１７は、アドレスレジスタ９、レジスタ１１およ
びセレクタ１５に接続され、当該アドレスレジスタ９に
ラッチされているアドレスとレジスタ１１にラッチされ
ているアドレスとを比較する。比較によりアドレスレジ
スタ９とレジスタ１１とのアドレスが一致するとき又は
不一致のとき比較器１７は、アドレスの一致又は不一致
を示す信号を制御回路１９に出力する。また、比較器１
７は、セレクタ１５に接続されて当該セレクタ１５から
１ビツトが、例えば「１」のときバリッド状態、「０」
のときインバリッド状態を示す。
びセレクタ１５に接続され、当該アドレスレジスタ９に
ラッチされているアドレスとレジスタ１１にラッチされ
ているアドレスとを比較する。比較によりアドレスレジ
スタ９とレジスタ１１とのアドレスが一致するとき又は
不一致のとき比較器１７は、アドレスの一致又は不一致
を示す信号を制御回路１９に出力する。また、比較器１
７は、セレクタ１５に接続されて当該セレクタ１５から
１ビツトが、例えば「１」のときバリッド状態、「０」
のときインバリッド状態を示す。
制御回路１９は、比較器１７からアドレスが一致しない
旨の信号が入力されるとシステムバス１にデータ転送を
要求するＲＥＱ信号を出力し、システムバス１から当該
データがデータレジスタ５に出力されると応答終了を示
す信号のＡＣＫ信号を受信する。ＡＣＫ信号を受信する
と制御回路１９は、ローカルバス３にデータ転送の終了
を示すｒｄｙ信号を出力するとともに、データレジスタ
５にラッチされたデータがセレクタ５からローカルバス
３に出力される。同時に、バリッドビット１３はバリッ
ド状態になり、データ転送後にインバリッド状態になる
。また、アドレスレジスタ９のラッチしていたアドレス
がレジスタ１１にラッチされる。
旨の信号が入力されるとシステムバス１にデータ転送を
要求するＲＥＱ信号を出力し、システムバス１から当該
データがデータレジスタ５に出力されると応答終了を示
す信号のＡＣＫ信号を受信する。ＡＣＫ信号を受信する
と制御回路１９は、ローカルバス３にデータ転送の終了
を示すｒｄｙ信号を出力するとともに、データレジスタ
５にラッチされたデータがセレクタ５からローカルバス
３に出力される。同時に、バリッドビット１３はバリッ
ド状態になり、データ転送後にインバリッド状態になる
。また、アドレスレジスタ９のラッチしていたアドレス
がレジスタ１１にラッチされる。
次に本実施例の作用を説明する。
まず、システムが起動してイニシャライズ処理が実行さ
れる。実行後、ＤＭＡ装置（図外）からデータ転送の要
求がローカルバス３に入力されるとアドレスレジスタ９
は、当該ローカルバス３からＡＳ信号を受信してアクセ
スするアドレスをラッチする。ラッチされると比較器１
７は、アドレスレジスタ９およびレジスタ１１にラッチ
されているアドレスを比較して、現在、レジスタ１１に
アドレスがラッチされていないため、アドレスが不一致
になる。不一致により比較器１°７がインアクティブ状
態になり制御回路１９は、システムバス１にＲＥＱ信号
を出力する。ＲＥＱ信号が出力されると制御回路１９は
、システムバス１からＡＣＫ信号を受信し、データレジ
スタ５は、データをラッチする。上記制御回路１９は、
ローカルバス３にｒｄｙ信号を出力するとともに、バリ
ッドビット１３゛をバリッド状態になるとセレクタ７の
Ｓ端子もセット状態になる。セット状態になるとセレク
タ７は、データレジスタ５にラッチされているデータを
ローカルバス３に出力する。当該ローカルバス３にデー
タが出力されるとバリッドビット１３はインバリッド状
態になり、アドレスレジスタ９にラッチされているアド
レスがレジスタ１１にラッチされる。
れる。実行後、ＤＭＡ装置（図外）からデータ転送の要
求がローカルバス３に入力されるとアドレスレジスタ９
は、当該ローカルバス３からＡＳ信号を受信してアクセ
スするアドレスをラッチする。ラッチされると比較器１
７は、アドレスレジスタ９およびレジスタ１１にラッチ
されているアドレスを比較して、現在、レジスタ１１に
アドレスがラッチされていないため、アドレスが不一致
になる。不一致により比較器１°７がインアクティブ状
態になり制御回路１９は、システムバス１にＲＥＱ信号
を出力する。ＲＥＱ信号が出力されると制御回路１９は
、システムバス１からＡＣＫ信号を受信し、データレジ
スタ５は、データをラッチする。上記制御回路１９は、
ローカルバス３にｒｄｙ信号を出力するとともに、バリ
ッドビット１３゛をバリッド状態になるとセレクタ７の
Ｓ端子もセット状態になる。セット状態になるとセレク
タ７は、データレジスタ５にラッチされているデータを
ローカルバス３に出力する。当該ローカルバス３にデー
タが出力されるとバリッドビット１３はインバリッド状
態になり、アドレスレジスタ９にラッチされているアド
レスがレジスタ１１にラッチされる。
次に、ローカルバス３からＡＳ信号がアドレスレジスタ
９に入力されると比較器１７は、アドレスレジスタ９に
ラッチされているアドレスおよびレジスタ１１にラッチ
されているアドレスを比較して一致しているため、一致
している旨の信号を制御回路１９に出力する。制御回路
１９は、バリッドビット１３をバリッド状態にしてセレ
クタ１５がセット状態になる。セレクタ１５がセット状
態になるとセレクタ７もセット状態になり、データレジ
スタ５は、ラッチしているデータをセレクタ７を介して
ローカルバス３に出力する。
９に入力されると比較器１７は、アドレスレジスタ９に
ラッチされているアドレスおよびレジスタ１１にラッチ
されているアドレスを比較して一致しているため、一致
している旨の信号を制御回路１９に出力する。制御回路
１９は、バリッドビット１３をバリッド状態にしてセレ
クタ１５がセット状態になる。セレクタ１５がセット状
態になるとセレクタ７もセット状態になり、データレジ
スタ５は、ラッチしているデータをセレクタ７を介して
ローカルバス３に出力する。
これにより、システムバスからローカルバスへのデータ
転送時間を迅速にして、システムの処理を迅速にする。
転送時間を迅速にして、システムの処理を迅速にする。
また、システムバスの負荷を軽減することができる。
［発明の効果］
以上説明したように、本発明によれば、システムバスか
らのデータをラッチするデータレジスタを設けて、アク
セスするデータがデータレジスタに存在するとき当該デ
ータをローカルバスに出力するので、システムバスの負
荷を軽減するとともに、データ転送を迅速にして、シス
テムの処理速度の向上を実現できる。
らのデータをラッチするデータレジスタを設けて、アク
セスするデータがデータレジスタに存在するとき当該デ
ータをローカルバスに出力するので、システムバスの負
荷を軽減するとともに、データ転送を迅速にして、シス
テムの処理速度の向上を実現できる。
第１図は本発明のＤＭＡ制御システムに係る一実施例の
制御を示すブロック図、第２図は従来例の制御を示すブ
ロック図である。 １・・・システムバス ３・・・ローカルバス ５・・・データレジスタ ７．１５・・・セレクタ ９・・・アドレスレジスタ １１・・・レジスタ １７・・・比較器 １９・・・制御回路
制御を示すブロック図、第２図は従来例の制御を示すブ
ロック図である。 １・・・システムバス ３・・・ローカルバス ５・・・データレジスタ ７．１５・・・セレクタ ９・・・アドレスレジスタ １１・・・レジスタ １７・・・比較器 １９・・・制御回路
Claims (1)
- 【特許請求の範囲】 メモリに記憶されているデータをシステムバスおよびロ
ーカルバスを介してアクセスするＤＭＡ制御システムに
おいて、 前記メモリに記憶されているデータをシステムバスを介
してラッチするデータレジスタと、このデータレジスタ
にラッチされているデータを選択して前記ローカルバス
に伝送するセレクタと、 前記メモリに記憶されているデータをアクセスするアド
レスをラッチする第１のレジスタと、この第１のレジス
タにラッチされていたアドレスを格納する第２のレジス
タと、 この第２のレジスタにラッチされているアドレスおよび
前記第１のレジスタにラッチされているアドレスを比較
する比較手段と、 この比較手段により前記第１のレジスタにラッチされて
いるアドレスと第２のレジスタにラッチされているアド
レスとが一致するとき前記データレジスタにラッチされ
ているデータを前記セレクタからローカルバスに出力し
、当該アドレスが一致しないとき前記システムバスにデ
ータ転送要求信号を出力する制御手段と、 を備えたことを特徴とするＤＭＡ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27047690A JPH04148362A (ja) | 1990-10-11 | 1990-10-11 | Ｄｍａ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27047690A JPH04148362A (ja) | 1990-10-11 | 1990-10-11 | Ｄｍａ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148362A true JPH04148362A (ja) | 1992-05-21 |
Family
ID=17486836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27047690A Pending JPH04148362A (ja) | 1990-10-11 | 1990-10-11 | Ｄｍａ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148362A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243147A (ja) * | 1988-03-25 | 1989-09-27 | Hitachi Ltd | バッファ記憶装置 |
| JPH02110646A (ja) * | 1988-10-20 | 1990-04-23 | Hitachi Ltd | メモリの先行読出し装置 |
-
1990
- 1990-10-11 JP JP27047690A patent/JPH04148362A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243147A (ja) * | 1988-03-25 | 1989-09-27 | Hitachi Ltd | バッファ記憶装置 |
| JPH02110646A (ja) * | 1988-10-20 | 1990-04-23 | Hitachi Ltd | メモリの先行読出し装置 |
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