JPS61276050A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS61276050A JPS61276050A JP11812385A JP11812385A JPS61276050A JP S61276050 A JPS61276050 A JP S61276050A JP 11812385 A JP11812385 A JP 11812385A JP 11812385 A JP11812385 A JP 11812385A JP S61276050 A JPS61276050 A JP S61276050A
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- Japan
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、情報処理システムにおいてダイレクトメモリ
アクセス方式によるデータ転送方式に関する。
アクセス方式によるデータ転送方式に関する。
［発明の技術的背景とその問題点］
従来、情報処理システムにおいて、データの高速転送方
式としては、ダイレクトメモリアクセス（以下ＤＭＡと
称す）方式が知られている。ＤＭＡ方式は、中央処理部
（ＣＰＵ）とは別に、メモリ又はＩ１０装置（バッフ７
メモリを有する）に対して直接アクセス可能なりＭＡコ
ントローラを備えており、このＤＭＡコントローラによ
りメモリ間又はメモリ、Ｉ１０装置間のデータブロック
の転送を行なう方式である。
式としては、ダイレクトメモリアクセス（以下ＤＭＡと
称す）方式が知られている。ＤＭＡ方式は、中央処理部
（ＣＰＵ）とは別に、メモリ又はＩ１０装置（バッフ７
メモリを有する）に対して直接アクセス可能なりＭＡコ
ントローラを備えており、このＤＭＡコントローラによ
りメモリ間又はメモリ、Ｉ１０装置間のデータブロック
の転送を行なう方式である。
具体的には、第３図に示すように、例えば転送元のソー
スメモリ１０又は転送先の目標メモリ１１からデータ転
送要求Ｒ１があると、ＤＭＡコントローラ１２はＣＰ
Ｕ １３に対してデータバス１５の使用許可要求Ｒ２を
出力する。ＣＰ Ｕ １３は、許可できる状態であれば
制御許可信号ＰをＤＭＡコントローラ１２へ出力し、デ
ータバス１５に対する接続バス１Ｇをハイインピーダン
ス状態にして制御を一時停止する。ＤＭＡコントローラ
１２は、制御許可信号Ｐに応じてデータバス１５に対す
る制御をＣＰ Ｕ １３の代わりに実行する。ＤＭＡコ
ントローラ１シは、ソースメモリ１０に対してデータリ
ード信号を出力し、ソースメモリ１０からのデータをラ
ッチする。さらに、目標メモリ１１に対してデータライ
ト信号を出力し、ソースメモリ１０からラッチしたデー
タを目標メモリ１１へ記憶させる。このような動作が、
１ブロツクのデータ転送が終了するまで繰返される。
スメモリ１０又は転送先の目標メモリ１１からデータ転
送要求Ｒ１があると、ＤＭＡコントローラ１２はＣＰ
Ｕ １３に対してデータバス１５の使用許可要求Ｒ２を
出力する。ＣＰ Ｕ １３は、許可できる状態であれば
制御許可信号ＰをＤＭＡコントローラ１２へ出力し、デ
ータバス１５に対する接続バス１Ｇをハイインピーダン
ス状態にして制御を一時停止する。ＤＭＡコントローラ
１２は、制御許可信号Ｐに応じてデータバス１５に対す
る制御をＣＰ Ｕ １３の代わりに実行する。ＤＭＡコ
ントローラ１シは、ソースメモリ１０に対してデータリ
ード信号を出力し、ソースメモリ１０からのデータをラ
ッチする。さらに、目標メモリ１１に対してデータライ
ト信号を出力し、ソースメモリ１０からラッチしたデー
タを目標メモリ１１へ記憶させる。このような動作が、
１ブロツクのデータ転送が終了するまで繰返される。
ところで、ＤＭＡコントローラ１２は、第４図に示すよ
うに構成されている。即ち、ＤＭＡコントローラ１２は
、転送データをラッチするラッチレジスタ１７、転送デ
ータのブロック長を格納するブロックレングスカウンタ
１８、転送先の目標メモリ１１の目標アドレスを格納す
る目標アドレスカウンタ１９、及びソースメモリ１０の
ソースアドレスを格納するソースアドレスカウンタ２０
を備えている。さらに、目標アドレス又はソースアドレ
スの一方を選択して外部のアドレスバス２１へ出力する
セレクタ２２、及びデータの転送タイミングを制御し、
１ブロツクデータの転送終了後に割込み又はステータス
信号ＢＥをＣＰ Ｕ １３へ出力するタイミング制御部
２３を備えている。
うに構成されている。即ち、ＤＭＡコントローラ１２は
、転送データをラッチするラッチレジスタ１７、転送デ
ータのブロック長を格納するブロックレングスカウンタ
１８、転送先の目標メモリ１１の目標アドレスを格納す
る目標アドレスカウンタ１９、及びソースメモリ１０の
ソースアドレスを格納するソースアドレスカウンタ２０
を備えている。さらに、目標アドレス又はソースアドレ
スの一方を選択して外部のアドレスバス２１へ出力する
セレクタ２２、及びデータの転送タイミングを制御し、
１ブロツクデータの転送終了後に割込み又はステータス
信号ＢＥをＣＰ Ｕ １３へ出力するタイミング制御部
２３を備えている。
このような構成のＤＭＡコントローラ１２では、１ブロ
ツクのデータ転送が終了すると、次の転送ブロックデー
タのブロック長、目標アドレス及びソースアドレスの各
パラメータがＣＰ Ｕ １３から再度改めて供給される
必要がある。このため、例えばＣＰ Ｕ １３によりソ
ースメモリ１０内に転送すべきブロックデータが多数生
成されたり、又転送ブロックデータに応じて転送先であ
るメモリやＩ１０ボートが頻繁に変化する場合には、Ｄ
ＭＡコントローラ１２が１ブロツクデータ転送を終了す
る毎にＣＰ Ｕ １３が前記各パラメータを再度設定す
ることになる。したがって、ＣＰ ＩＪ １３のデータ
転送に必要な処理が増大することになり、ＣＰ Ｕ １
３の動作効率が低下し、又ＤＭＡ方式の本来の高速デー
タ転送の効率が低下する問題がある。
ツクのデータ転送が終了すると、次の転送ブロックデー
タのブロック長、目標アドレス及びソースアドレスの各
パラメータがＣＰ Ｕ １３から再度改めて供給される
必要がある。このため、例えばＣＰ Ｕ １３によりソ
ースメモリ１０内に転送すべきブロックデータが多数生
成されたり、又転送ブロックデータに応じて転送先であ
るメモリやＩ１０ボートが頻繁に変化する場合には、Ｄ
ＭＡコントローラ１２が１ブロツクデータ転送を終了す
る毎にＣＰ Ｕ １３が前記各パラメータを再度設定す
ることになる。したがって、ＣＰ ＩＪ １３のデータ
転送に必要な処理が増大することになり、ＣＰ Ｕ １
３の動作効率が低下し、又ＤＭＡ方式の本来の高速デー
タ転送の効率が低下する問題がある。
［発明の目的］
本発明の目的は、転送ブロックデータが多数生成された
り、又は転送先がひんばんに変化する場合でも、ＣＰＵ
の処理効率を低下することなく、しかも高速データ転送
を効率的に行なうことができるデータ転送方式を提供す
ることにある。
り、又は転送先がひんばんに変化する場合でも、ＣＰＵ
の処理効率を低下することなく、しかも高速データ転送
を効率的に行なうことができるデータ転送方式を提供す
ることにある。
［発明の概要］
本発明は、ＤＭＡ方式において、複数のデータブロック
の各ブロック長を順次記憶するデータＦ’ ＩＦＯメ
モリ手段、複数のデータブロック毎のソースアドレスを
記憶するソースアドレスＦＩＦＯメモリ手段、及び転送
先メモリの各目標アドレスを記憶する目標アドレスＦＩ
ＦＯメモリ手段を備えている。転送制御手段は、ブロッ
ク長、ソースアドレス及び目標アドレスの各ＦＩＦＯメ
モリ手段の記憶状態に応じて、該当する各データブロッ
クをソースメモリから順次読出して、転送先メモリの各
目標アドレスへ転送しその転送終了後に全データブロッ
クの転送終了信号を出力するように構成されている。
の各ブロック長を順次記憶するデータＦ’ ＩＦＯメ
モリ手段、複数のデータブロック毎のソースアドレスを
記憶するソースアドレスＦＩＦＯメモリ手段、及び転送
先メモリの各目標アドレスを記憶する目標アドレスＦＩ
ＦＯメモリ手段を備えている。転送制御手段は、ブロッ
ク長、ソースアドレス及び目標アドレスの各ＦＩＦＯメ
モリ手段の記憶状態に応じて、該当する各データブロッ
クをソースメモリから順次読出して、転送先メモリの各
目標アドレスへ転送しその転送終了後に全データブロッ
クの転送終了信号を出力するように構成されている。
このような構成のデータ転送方式により、多数のブロッ
クデータ又は転送先が頻繁に変化する場合でも、高速デ
ータ転送を効率的に行なうことが可能となる。
クデータ又は転送先が頻繁に変化する場合でも、高速デ
ータ転送を効率的に行なうことが可能となる。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。第１
図は一実施例に係わるＤＭＡコントローラの構成を示す
ブロック図である。第１図に示すように、同実施例のＤ
ＭＡコントローラは、ブロック長ＦＩＦＯメモリ２４、
目標アドレスＦＩＦＯメモリ２５、ソースアドレスＦＩ
ＦＯメモリ２６、及び第１のタイミング制御部２３と第
２のタイミング制御部２７を備えている。ブロック長Ｆ
ＩＦＯメモリ２４は、転送すべき複数のデータブロック
の各ブロック長を順次記憶するＦＩＦＯ（ｆｉｒｓｔｉ
ｎ ｆｉｒｓｔ ｏｕｔ）メモリである。目標アド
レスＦＩＦＯメモリ２５及びソースアドレスＦＩＦＯメ
モリ２Ｇは、それぞれ各データブロック毎の目標メモリ
の目標アドレス及びソースメモリのソースアドレスを順
次記憶する。第２のタイミング制御部２７は、各ＦＩＦ
Ｏメモリ２４〜２６の記憶状態に応じて、転送すべき全
データブロックの転送タイミングを制御する回路である
。尚、他の構成は前記第４図に示すものと同様であるた
め、同一符号を付して説明を省略する。
図は一実施例に係わるＤＭＡコントローラの構成を示す
ブロック図である。第１図に示すように、同実施例のＤ
ＭＡコントローラは、ブロック長ＦＩＦＯメモリ２４、
目標アドレスＦＩＦＯメモリ２５、ソースアドレスＦＩ
ＦＯメモリ２６、及び第１のタイミング制御部２３と第
２のタイミング制御部２７を備えている。ブロック長Ｆ
ＩＦＯメモリ２４は、転送すべき複数のデータブロック
の各ブロック長を順次記憶するＦＩＦＯ（ｆｉｒｓｔｉ
ｎ ｆｉｒｓｔ ｏｕｔ）メモリである。目標アド
レスＦＩＦＯメモリ２５及びソースアドレスＦＩＦＯメ
モリ２Ｇは、それぞれ各データブロック毎の目標メモリ
の目標アドレス及びソースメモリのソースアドレスを順
次記憶する。第２のタイミング制御部２７は、各ＦＩＦ
Ｏメモリ２４〜２６の記憶状態に応じて、転送すべき全
データブロックの転送タイミングを制御する回路である
。尚、他の構成は前記第４図に示すものと同様であるた
め、同一符号を付して説明を省略する。
次に、同実施例の動作を説明する。先ず、第３図に示す
ような基本的システムにおいて、ＤＭＡコントローラが
ＣＰ Ｕ １３に対してデータ転送許可要求を出力した
とする。ＣＰ ＬＪ １３は、許可を与えると、データ
転送に必要な各パラメータであるブロック長、目標アド
レス及びソースアドレスをＤＭＡコントローラの各ＦＩ
ＦＯメモリ２４〜２６に格納する。ＤＭＡコントローラ
では、第１のタイミング制御部２３により、レングスカ
ウンタ１８．目標アドレスカウンタ１９及びソースアド
レスカウンタ２０にはそれぞれ最初の１ブロツクのデー
タ転邊に必要なブロック長ＢＬ１．目標アドレスＤＡ１
及びソースアドレスＳＡ１が格納される。これにより、
ソースアドレスＳＡ１はセレクタ２２及びアドレスバス
２１を通じて、第３図のソースメモリ１０に送られる。
ような基本的システムにおいて、ＤＭＡコントローラが
ＣＰ Ｕ １３に対してデータ転送許可要求を出力した
とする。ＣＰ ＬＪ １３は、許可を与えると、データ
転送に必要な各パラメータであるブロック長、目標アド
レス及びソースアドレスをＤＭＡコントローラの各ＦＩ
ＦＯメモリ２４〜２６に格納する。ＤＭＡコントローラ
では、第１のタイミング制御部２３により、レングスカ
ウンタ１８．目標アドレスカウンタ１９及びソースアド
レスカウンタ２０にはそれぞれ最初の１ブロツクのデー
タ転邊に必要なブロック長ＢＬ１．目標アドレスＤＡ１
及びソースアドレスＳＡ１が格納される。これにより、
ソースアドレスＳＡ１はセレクタ２２及びアドレスバス
２１を通じて、第３図のソースメモリ１０に送られる。
ＤＭＡコントローラは、ソースメモリ１０のソースアド
レスＳＡ１からデータを、ブロック長ＢＬ１により設定
されるアドレスまで順次読出してラッチレジスタ１７ヘ
ラツチし、目標メモリ１１へ転送する。目標メモリ１１
では、セレクタ２２及びアドレスバス２１を通じて指定
される目標アドレスＤＡ１に、転送されたデータブロッ
クが記憶されることになる。
レスＳＡ１からデータを、ブロック長ＢＬ１により設定
されるアドレスまで順次読出してラッチレジスタ１７ヘ
ラツチし、目標メモリ１１へ転送する。目標メモリ１１
では、セレクタ２２及びアドレスバス２１を通じて指定
される目標アドレスＤＡ１に、転送されたデータブロッ
クが記憶されることになる。
このような１ブロツクのデータ転送が実行されている際
、ＣＰ Ｕ １３はＤＭＡコントローラの動作とは無関
係に、複数の転送データブロックの各パラメータを各Ｆ
ＩＦＯメモリ２４〜２６へ格納させる。
、ＣＰ Ｕ １３はＤＭＡコントローラの動作とは無関
係に、複数の転送データブロックの各パラメータを各Ｆ
ＩＦＯメモリ２４〜２６へ格納させる。
即ち、例えばブロック長ＦＩＦＯメモリ２４には、各転
送データブロックのブロック長ＢＬ２．ＢＬ３が順次格
納される。同様に、目標アドレス及びソースアドレスの
各ＦＩＦＯメモリ２５．２６には、各転送データブロッ
クの目標アドレスＤＡ２゜ＤＡ３及びソースアドレスＳ
Ａ２．ＳＡ３が格納される。
送データブロックのブロック長ＢＬ２．ＢＬ３が順次格
納される。同様に、目標アドレス及びソースアドレスの
各ＦＩＦＯメモリ２５．２６には、各転送データブロッ
クの目標アドレスＤＡ２゜ＤＡ３及びソースアドレスＳ
Ａ２．ＳＡ３が格納される。
第１のタイミング制御部２３は、前記のような最初の１
ブロツクのデータ転送が終了すると、それを指示するス
テータス信号ＢＥをＣＰ Ｕ １３及び第２のタイミン
グ制御部２７へ出力する。第２のタイミング制御部２１
は、ステータス信号８日を受信すると、各ＦＩＦＯメモ
リ２４〜２６の記憶状態を認識し、各パラメータが格納
されていると次のパラメータの読出しを指示する。、こ
れにより、レングスカウンタ１８には、ブロック長ＦＩ
ＦＯメモリ２４から次のブロック長ＢＬ２が格納される
。又、目標アドレスカウンタ１９及びソースアドレスカ
ウンタ２０には、各ＦＩＦＯメモリ２５．２Ｂからそれ
ぞれ次の目標アドレスＤＡ２及びソースアドレスＳＡ２
が格納される。これにより、次のブロックのデータ転送
が、第１のタイミング制御部２３のタイミング制御によ
り実行される。この次のブロックのデータ転送が終了す
ると、第１のタイミングＩｌｌ ８部２３からそれを指
示するステータス信号ＢＥが出力される。これにより、
第２のタイミング制御部２１は、各ＦＩＦＯメモリ２４
〜２６の記憶状態を認識し、各パラメータが格納されて
いると、さらに次のパラメータの読出しを指示する。
ブロツクのデータ転送が終了すると、それを指示するス
テータス信号ＢＥをＣＰ Ｕ １３及び第２のタイミン
グ制御部２７へ出力する。第２のタイミング制御部２１
は、ステータス信号８日を受信すると、各ＦＩＦＯメモ
リ２４〜２６の記憶状態を認識し、各パラメータが格納
されていると次のパラメータの読出しを指示する。、こ
れにより、レングスカウンタ１８には、ブロック長ＦＩ
ＦＯメモリ２４から次のブロック長ＢＬ２が格納される
。又、目標アドレスカウンタ１９及びソースアドレスカ
ウンタ２０には、各ＦＩＦＯメモリ２５．２Ｂからそれ
ぞれ次の目標アドレスＤＡ２及びソースアドレスＳＡ２
が格納される。これにより、次のブロックのデータ転送
が、第１のタイミング制御部２３のタイミング制御によ
り実行される。この次のブロックのデータ転送が終了す
ると、第１のタイミングＩｌｌ ８部２３からそれを指
示するステータス信号ＢＥが出力される。これにより、
第２のタイミング制御部２１は、各ＦＩＦＯメモリ２４
〜２６の記憶状態を認識し、各パラメータが格納されて
いると、さらに次のパラメータの読出しを指示する。
このようにして、複数のブロックのデータ転送が連続的
に実行される。第２のタイミング制御部２７は、第１の
タイミングｌ１１１１［１部２３から各パラメータ即ち
ブロック長、目標アドレス及びソースアドレスが全て出
力されていることを検知すると、全ブロックのデータ転
送が終了したことを指示するステータス信号Ａ８をＣＰ
Ｕ １３へ出力する。
に実行される。第２のタイミング制御部２７は、第１の
タイミングｌ１１１１［１部２３から各パラメータ即ち
ブロック長、目標アドレス及びソースアドレスが全て出
力されていることを検知すると、全ブロックのデータ転
送が終了したことを指示するステータス信号Ａ８をＣＰ
Ｕ １３へ出力する。
前記のようなりＭＡコントローラの動作により、例えば
第２図に示すようなデータ転送が可能となる。即ち、ソ
ースメモリ１０内の複数のデータブロックを、例えば同
一のＩ１０ボートＰＯ１へ連続的に転送することが可能
となる（第２図のａ−Ｃのデータ転送）。また、ソース
メモリ１０内の複数のデータブロックを、それぞれ異な
る転送先であるＩ１０ボートＰＯ１〜ＰＯ３へ連続的に
転送することが可能となる（第２図のａ、ｄ、ｅのデー
タ転送）。このような複数のブロックのデータ転送を連
続的に行なう場合又は転送先が頻繁に変化する場合、Ｃ
Ｐ Ｕ １３はＤＭＡコントローラの動作とは無関係に
、データ転送に必要な各パラメータをＤＭＡコントＯ−
ラに供給することができる。
第２図に示すようなデータ転送が可能となる。即ち、ソ
ースメモリ１０内の複数のデータブロックを、例えば同
一のＩ１０ボートＰＯ１へ連続的に転送することが可能
となる（第２図のａ−Ｃのデータ転送）。また、ソース
メモリ１０内の複数のデータブロックを、それぞれ異な
る転送先であるＩ１０ボートＰＯ１〜ＰＯ３へ連続的に
転送することが可能となる（第２図のａ、ｄ、ｅのデー
タ転送）。このような複数のブロックのデータ転送を連
続的に行なう場合又は転送先が頻繁に変化する場合、Ｃ
Ｐ Ｕ １３はＤＭＡコントローラの動作とは無関係に
、データ転送に必要な各パラメータをＤＭＡコントＯ−
ラに供給することができる。
したがって、ＤＭＡコントローラは、１ブロツクのデー
タ転送毎にＣＰ Ｕ １３の処理を必要することなく、
必要な複数のブロックのデータ転送°を連続的に行なう
ことができる。この場合、各転送ブロック毎に転送先が
変化してもよい。
タ転送毎にＣＰ Ｕ １３の処理を必要することなく、
必要な複数のブロックのデータ転送°を連続的に行なう
ことができる。この場合、各転送ブロック毎に転送先が
変化してもよい。
［発明の効果］
以上詳述したように本発明によれば、ＤＭＡ方式のデー
タ転送において、複数のデータブロックをランダムに転
送する場合、又はブロック毎に転送先が変化する場合で
も、ブロック転送毎にＣＰＵの処理を必要することなく
連続的にデータ転送を行なうことができる。したがって
、ＣＰＵの処理効率が低下することを防止することがで
き、しかも高速なデータ転送を効率的に行なうことがで
きる。また、データ転送に必要なＣＰＵの処理を相対的
に簡単化できるため、ｃｐｕの実行プログラムを簡単化
できる効果も得ることが可能となるものである。
タ転送において、複数のデータブロックをランダムに転
送する場合、又はブロック毎に転送先が変化する場合で
も、ブロック転送毎にＣＰＵの処理を必要することなく
連続的にデータ転送を行なうことができる。したがって
、ＣＰＵの処理効率が低下することを防止することがで
き、しかも高速なデータ転送を効率的に行なうことがで
きる。また、データ転送に必要なＣＰＵの処理を相対的
に簡単化できるため、ｃｐｕの実行プログラムを簡単化
できる効果も得ることが可能となるものである。
【図面の簡単な説明】
第１図は本発明の一実施例に係わるＤＭＡコントローラ
の構成を示すブロック図、第２図は同実施例の動作を説
明するためのブロック図、第３図はＤＭＡ方式によるデ
ータ転送の基本的システムを示すブロック図、第４図は
従来のＤＭＡコントローラの構成を示すブロック図であ
る。 １０・・・ソースメモリ、１１・・・目標メモリ、１３
・・・ＣＰＵ１１７・・・ラッチレジスタ、１８・・・
レングスカウンタ、１９・・・目標アドレスカウンタ、
２０・・・ソースアドレスカウンタ、２３・・・タイミ
ング制御部、２４・・・ブロック長ＦＩＦＯメモリ、２
５・・・目標アドレスＦＩＦＯメモリ、２６・・・ソー
スアドレス゛ＦＩＦＯメモリ、２７・・・タイミング制
御部。
の構成を示すブロック図、第２図は同実施例の動作を説
明するためのブロック図、第３図はＤＭＡ方式によるデ
ータ転送の基本的システムを示すブロック図、第４図は
従来のＤＭＡコントローラの構成を示すブロック図であ
る。 １０・・・ソースメモリ、１１・・・目標メモリ、１３
・・・ＣＰＵ１１７・・・ラッチレジスタ、１８・・・
レングスカウンタ、１９・・・目標アドレスカウンタ、
２０・・・ソースアドレスカウンタ、２３・・・タイミ
ング制御部、２４・・・ブロック長ＦＩＦＯメモリ、２
５・・・目標アドレスＦＩＦＯメモリ、２６・・・ソー
スアドレス゛ＦＩＦＯメモリ、２７・・・タイミング制
御部。
Claims (1)
- 【特許請求の範囲】 ダイレクトメモリアクセス方式によるデータ転送方式に
おいて、 転送元であるソースメモリから転送される複数のデータ
ブロックの各ブロック長を順次記憶するブロック長ＦＩ
ＦＯメモリ手段と、前記ソースメモリから出力される前
記複数のデータブロック毎のソースアドレスを記憶する
ソースアドレスＦＩＦＯメモリ手段と、前記複数のデー
タブロックの転送先メモリの各目標アドレスを記憶する
目標アドレスＦＩＦＯメモリ手段と、前記ブロック長、
ソースアドレス及び目標アドレスの各ＦＩＦＯメモリ手
段の記憶状態に応じて該当するデータブロックを前記ソ
ースメモリから順次読出して前記転送先メモリの各目標
アドレスへ転送しその転送終了後に全データブロックの
転送終了信号を出力する転送制御手段とを具備してなる
ことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11812385A JPS61276050A (ja) | 1985-05-31 | 1985-05-31 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11812385A JPS61276050A (ja) | 1985-05-31 | 1985-05-31 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276050A true JPS61276050A (ja) | 1986-12-06 |
Family
ID=14728604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11812385A Pending JPS61276050A (ja) | 1985-05-31 | 1985-05-31 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293431A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | メモリアクセス方式 |
| JPH0285948A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 直接記憶アクセス制御方式 |
-
1985
- 1985-05-31 JP JP11812385A patent/JPS61276050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293431A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | メモリアクセス方式 |
| JPH0285948A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 直接記憶アクセス制御方式 |
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