KR0176087B1 - 시스템 제어기의 프로세서 데이타 처리회로 - Google Patents

시스템 제어기의 프로세서 데이타 처리회로 Download PDF

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Abstract

본 발명은 시스템 제어기의 프로세서 데이타 처리회로에 관한 것으로서, 64데이타 비트를 갖는 펜티움 프로세서와 8비트, 16비트, 32비트, 64비트의 입출력 포트들과의 인터페이스 회로에 관한 것이다.
본 발명은 프로세서의 제어에 따라 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이터 버퍼(41)와, 입출력 포트 인에이블 로직의 인에이블 신호가 가해질 때 스왑 로직부(45)에서 전송된 쓰기 데이타를 임시 저장한 후, 외부로부터 클록신호가 발생하고 프로세서에서 쓰기 신호가 발생되면 상기 데이타 버퍼(41)에 그 쓰기 데이타를 전송하는 쓰기 임시 버퍼(43)와, 상기 클록신호가 발생하고 프로세서에서 읽기 신호와 데이타 엑세스 신호가 발생되면 상기 데이타 버퍼(41)에 저장된 읽기 데이타를 임시 저장한 후, 상기 인에이블신호가 가해질 때 스왑 로직부(45)에 그 읽기 데이타를 전송하는 읽기 임시 버퍼(44)와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제어하는 스왑 제어부(42)와, 상기 스왑 제어부(42)에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부(45)로 구성된다.

Description

시스템 제어기의 프로세서 데이타 처리회로
제1도는 다중 처리기 시스템에서의 시스템 제어기 위치도.
제2도는 시스템 제어기의 프로세서 데이타 전송 타이밍도.
제3도는 본 발명에 따른 시스템 제어기의 프로세서 데이타 처리회로의 블록 구성도.
제4도는 제3도에서 스왑(Swap) 제어부의 구성도.
제5도는 스왑 제어기의 상태 흐름도.
제6도는 스왑 로직부의 구성으로서, (a)는 쓰기용 스왑로직, (b)는 읽기용 스왑로직, (c)는 입출력 포트 인에이블 로직부의 구성을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
41 : 데이타 버퍼 42 : 스왑 제어부
42a : 포트 선택 로직 42b : 상태 제어기
43 : 쓰기 임시 버퍼 44 : 읽기 임시 버퍼
45 : 스왑 로직부 45A' : 쓰기 버퍼 선택 로직
45A : 버퍼(DL_OUT63:0) 45B' : 버퍼(DL_IND63:0)
45B : 읽기 버퍼 선택 로직 45B' : 버퍼(T_RBUF63:0)
본 발명은 시스템 제어기의 프로세서 데이타 처리회로에 관한 것으로, 특히 시스템 제어기에 내장된 펜티움 프로세서의 데이타 처리회로에 관한 것이다.
시스템 제어기는 시스템의 공유 자원을 제공하고, 통신 관련 입출력 시스템을 제어하므로 프로세서의 데이타 버스의 크기와 다른 자원을 다수 보유하고 있다.
이러한 시스템 제어기에 내장된 펜티움 프로세서는 29비트의 주소 A[31:3]신호와 64비트의 데이타 신호를 갖는다.
그리고 읽기와 쓰기시에 데이타의 억세스(access)는 64비트를 기본으로 하며, 8비트의 바이트 인에이블 신호(BE[7:0])*들을 사용하여 유효한 비트들을 지정한다.
그러나 데이타 처리회로가 없는 상황에서 펜티움 프로세서가 입출력 포트에 데이타 억세스를 하는 종래의 기술을 이용하면 문제점이 발생한다.
즉, 펜티움 프로세서가 입출력 포트의 크기에 상관없이 무조건 64비트의 데이타 억세스를 함으로써 불필요한 메모리 공간을 차지하게 되고, 작은 크기(32비트, 16비트, 8비트)의 입출력 포트로의 데이타 억세스시 여러번(2,4,8번) 펜티움 프로세서를 억세스하는 부담이 발생한다.
또한 프로그램 작성자가 입출력 포트의 크기를 고려하여 운영체제를 작성해야 하는 복잡한 문제점이 발생한다.
따라서 64데이타 비트의 펜티움 프로세서와 다양한 크기의 입출력 포트를 인터페이스할 수 있는 회로의 구성이 필요하다.
본 발명은 상기 필요성에 따라 펜티움 프로세서의 억세스 형태와, 주소 공간, 억세스하려는 입출력 포트의 데이타 폭을 종합하여 프로세서가 원하는 형태로 데이타를 정렬하여 모든 입출력 포트를 64비트 자원으로 인식하도록 하기 위한 시스템 제어기의 프로세서 데이타 처리회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 기술적인 특징은, 프로세서의 제어에 따라 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이터 버퍼, 입출력 포트 인에이블 로직의 인에이블 신호가 가해질 때 스왑 로직부에서 전송된 쓰기 데이타를 임시 저장한 후, 외부로부터 클록신호가 발생하고 프로세서에서 쓰기 신호가 발생되면 상기 데이타 버퍼에 그 쓰기 데이타를 전송하는 쓰기 임시 버퍼, 상기 클록신호가 발생하고 프로세서에서 읽기 신호와 데이타 엑세스 신호가 발생되면 상기 데이타 버퍼에 저장된 읽기 데이타를 임시 저장한 후, 상기 인에이블신호가 가해질 때 스왑 로직부에 그 읽기 데이타를 전송하는 읽기 임시 버퍼, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼 또는 읽기 임시 버퍼와 스왑 로직부를 제어하는 스왑 제어부, 상기 스왑 제어부에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부로 구성된 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 본 발명에 해당한 시스템 제어기의 다중 처리기 시스템에서의 위치도이다.
다중 처리기 시스템의 구성은 주처리장치(10), 주기억장치(20), 입출력 처리기(30), 시스템 제어기(40), 시스템 버스(50)로 구성되어 있다.
이와같은 구성에서 시스템 제어기(40)는 다중 처리기 시스템 전체를 제어하고 공유 자원을 제공하며, VME 버스(100)에 접속된 통신 관련 입출력 시스템인 LAN(70), FDDI(Fiber Distributed Data Interface:고속 LAN)(80), TTY(TeleTYpewriter:전산 타자기)(90) 등을 VME(Versa Module Europa) 인터페이스(60)를 통해 제어하는 역할을 한다.
제2도는 시스템 제어기의 프로세서 데이타 전송 타이밍도이다.
펜티움 프로세서는 ADS*(Address Data Strobe), ADDR[31:3], DATA[63:0], W/R*, BE[7:0]*등의 입출력 신호를 가진다.
데이타의 억세스는 ADS*=0 신호('A')로 구동되어, BRDY*=0 신호('B','C')를 받아서 데이타 전송을 종료한다.
이때, 상기 BRDY*=0 신호는 억세스하고자 하는 입출력 포트에 따라 데이타가 유효한 시점에서 결정된다.
즉, 쓰기시[W/R*=1]('D')에는 BRDY*=0신호('E')를 받음으로써 전송 동작을 마치고, 읽기시[W/R*=0]('E')에는 [BRDY*=0신호('C')를 받고, 데이타를 데이타 버스에 래치한 후 억세스를 종료한다.
제3도는 본 발명에 따른 시스템 제어기의 프로세서 데이타 처리 회로의 블록 구성이다.
그 구성은, 다중 처리기 시스템에 있어서, 시스템 제어기(40) 내부에 있는 64비트의 펜티움 프로세서(미도시됨)를 통해 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이타 버퍼(41)와, 입출력 포트 인에이블 로직의 인에이블 신호가 가해질 때 스왑 로직부(45)에서 전송된 쓰기 데이타를 임시 저장한 후, 외부로부터 클록신호가 발생하고 프로세서에서 쓰기 신호가 발생되면 상기 데이타 버퍼(41)에 그 쓰기 데이타를 전송하는 쓰기 임시 버퍼(43)와, 상기 클록신호가 발생하고 프로세서에서 읽기 신호와 데이타 엑세스 신호가 발생되면 상기 데이타 버퍼(41)에 저장된 읽기 데이타를 임시 저장한 후, 상기 인에이블신호가 가해질 때 스왑 로직부(45)에 그 읽기 데이타를 전송하는 읽기 임시 버퍼(44)와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제어하는 스왑 제어부(42)와, 상기 스왑 제어부(42)에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타(예:Data0:7, Data8:15, Data16:23, Data24:31)를 해당 포트(예:8비트 포트(46), 16비트 포트(47), 32비트 포트(48), 64비트 포트(49))로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부(45)로 구성된 것이다.
그리고 상기한 스왑제어부(42)는 제4도에 도시된 바와 같이, 다수개의 포트선택신호(즉, 입출력 포트와 포트의 크기에 관한 신호; 8portsel, 16portsel, 32portsel, 64portsel)를 받아서 해당 포트를 인에이블시키는 신호(BRORTEN, WPORTEN, DWPORTEN, 64PORTEN)를 발생하고, 프로세서로부터 전달된 유효한 비트를 지정하기 위해 사용하는 BE7:0*신호를 받아 억세스 반복회수를 표시하는 신호(CNT_NO3:0)를 발생하는 포트선택로직(42a)과, 상기 포트선택로직(42a)으로부터 발생된 포트 인에이블 신호와 억세스 반복회수를 나타내는 신호를 클록(CLOCK)에 따라 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제어하는 상태 제어기(42b)로 구성된다.
이와같은 구성에 의한 동작을 설명하면 다음과 같다.
프로세서가 쓰기 및 읽기신호(W/R*)를 전달할 경우 프로세서에 입출력되는 프로세서 데이타63:0는 데이타 버퍼(41)를 거쳐 클록과 스왑 제어부(42)로부터 발생된 입출력 포트를 인에이블 시키기 위한 제어용 어드레스 신호EA_L2:0)에 따라 입출력 포트를 실제 크기와 상관없이 634비트 자원으로 인식하게 하기 위해 데이터버퍼와 스왑로직부에 두는 버퍼들인 프로세서에서 쓰기 동작을 수행할 때 필요한 버퍼인 쓰기 임시 버퍼(43)와 프로세서에서 읽기 동작이 수행될 때 필요한 읽기 임시 버퍼(44)에 임시 저장된다.
이때, 스왑제어부(42)내의 포트선택로직(42a)은 8비트, 16비트, 32비트, 64비트의 포트 선택신호(8portsel, 17portsel, 32portsel, 64portsel)중 어느 하나를 외부에서 입력되는 클록동안 디코딩하여 프로세서가 억세스 하고자 하는 입출력 포트와 포트의 크기를 결정하고, 프로세서의 바이트 인에이블신호(BE7:0*신호)를 일정 클록 동안 디코딩하여 억세스 반복회수를 결정한다.
이렇게 결정된 포트의 데이타 크기, 억세스 반복회수는 상태 제어기(42b)에 입력되어, 상태 제어기(42b)는 이러한 입력과 입력되는 클록에 따라 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제어한다.
한편, 상기 쓰기 임시 버퍼(43)와 읽기 임시 버퍼(44)를 거친 데이타는 스왑 제어부(42)에서 발생된 제어신호에 따라 스왑 로직부(45)를 통해 입출력된다.
상기 읽기 임시버퍼(44)는 상기 데이터 버퍼(41)에서 스왑 로직부(45)로 전송되는 64비트 데이터를 임시로 저장하는 버퍼로써, 클록(CLOCK) 신호가 발생할 때 WR*신호=0, ADS*신호=0일 때, 데이터 버퍼(41)에서 읽기 임시 버퍼(44)로 데이터 전송이 일어난다.
상기 읽기 임시 버퍼(44)에서 스왑로직부(45)로의 데이터 전송은 입출력 포트 인에이블 로직의 ENABLE 신호들(제6도의 (c)가 발생할 때 전송된다.
또한, 상기 쓰기 임시 버퍼(43)는 스왑 로직부(45)에서 데이터 버퍼(41)로 전송되는 64비트 데이터를 임시로 저장하는 버퍼로서, 입출력 포트 인에이블 로직의 ENABLE 신호가 스왑 로직부(45)로 가해질 대 데이터가 스왑 로직부에서 쓰기 임시 버퍼(43)로 전송된다.
쓰기 임시 버퍼(43)의 데이터는 클록(CLOCK) 신호가 발생할 때, WR*신호=1이 되면 전송된다.
즉 스왑 로직부(45)는 상태 제어기(42b)의 제어신호와 상기 데이타 버퍼(41)를 거쳐 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)로 입력되는 프로세서의 W/R*신호를 해석하여 데이타0:7를 8비트 포트(46), 16비트 포트(47), 32비트 포트(48), 64비트 포트(49)로, 데이타8:15를 16비트 포트(47), 32비트 포트(48), 64비트 포트(49)로, 데이타16:23를 32비트 포트(48), 64비트 포트(49)로, 데이타24:31를 32비트 포트(48), 64비트 포트(49)로 전송하기도 하고 상기 포트들을 통해 읽어들인 데이타를 래치한다.
이에따라, 만약 8비트의 포트를 64비트의 펜티움 프로세서가 억세스하고자 하는 경우에 시스템 제어기를 통해 8회의 억세스를 반복하여 프로세서에게 해당 데이타0:7를 전달하게 되는 것이다.
한편, 상기 스왑 제어부의 동작 흐름을 제5도를 참조하여 설명하면 다음과 같다.
먼저, 본 실시예에서의 억세스 회수를 표시하는 CNT_NO의 초기 값은 8비트 포트일 경우 8회, 16비트 포트일 경우는 4회, 32비트 포트일 경우는 2회로 각각 정한다.
스왑제어부(42)는 RESET 상태에서(S1) RESET 신호에 의해 초기상태인 WATIT 상태에서 대기하게 된다(S2).
상기 WAIT 상태에서 대기하다가 펜티움 프로세서로 부터 ADS*=0 신호를 수신하였는지 확인하여(S3), 수신되었으면 ACCESS 상태로 전이한다(S4).
이 상태에서 억세스하고자 하는 자원의 크기가 64비트 포트인가를 판별하여(S5), 64비트 포트인 경우는 ACCESS_WAIT 상태로 전이하고(S6), 64비트 이하의 포트인 경우는 ACCESS_COUNT상태로 전이한다(S7).
그리고 상기 ACCESS_WAIT 상태에서는 해당 자원의 억세스 유효시간을 알리는 T_RDY*신호가 수신되는지 기다린다(S8).
이렇게 기다리다가 T_RDY*신호를 수신하면 억세스를 종료하는 상태인 END상태로 전이하고(S9), 이때 BRDY 신호를 펜티움 프로세서에 전달하여 억세스의 종료를 알린다.
상기 END상태 이후 WAIT 상태로 전이하여(S2) 다시 ADS*=0 신호가 인에이블 되기를 기다린다.
그런데 상기에서 64비트 포트인가를 판별하여(S5), 64비트 포트가 아닌 경우는 ACCESS_COUNT 상태로 전이하고(S7), 억세스 회수를 표시하는 신호인 CNT_NO[3:0] 신호를 포트선택로직(42a)에 의해 해석해서 상태 제어기(42b)로 전달한다.
여기서, CNT_NO[3:0]의 최소값은 1로서 1회이며, 1000의 8회가 최대값이 된다.
상기 상태(S11)에서 일단 R_WAIT 상태로 전이하게 되고(S12), 해당 자원의 억세스 유효신호인 T_RDY*신호가 인에이블 되는지를 기다린다(T_RDY*=0)(S13).
이렇게 기다리다가 해당 자원의 억세스가 유효함을 표시하는 T_RDY*신호를 수신하면 CNT_NO[3:0]의 값을 1감소시키면서(CNT_NO=CNT_NO-1)(S14) ACCESS_COUNT 상태로 전이한다(S7).
이때, 상기 ACCESS_COUNT 상태에서는 CNT_NO[3:0]의 값이 0이며 상기 END 상태로 전이하고(S9), 만약 0가 아니면 다시 R_WAIT 상태로 전이한다(S12).
그리고 END 상태에서는(S9) BRDY 신호를 인에이블하여 프로세서에게 억세스 종료를 알리고, WAIT 상태로 전이하여(S2) 다음 동작을 기다린다.
제6도는 상술한 스왑 로직부(45)에 대한 것으로서, 스왑 로직은 크게 프로세서의 데이타 쓰기 동작과 읽기 동작을 한다.
이에따른 쓰기용 스왑로직(45A)의 구성은 제6도의 (a)에 도시된 바와같이, 상기 쓰기 임시 버퍼(43)를 통해 출력되는 데이타63:0를 모두 기록하고, 해당 포트 인에이블 신호[BPORTEN(Byte PORT ENable)7:0, WPORTEN(Word PORT ENable)3:0, DWPORTEN(Double Word PORT ENable, 64PORT)1:0신호]를 받아들이는 쓰기 임시 버퍼(WBUF)(45')와, 상기 쓰기 임시 버퍼(45)를 통해 전송되는 데이타를 해당 포트 인에이블 신호에 따라 선택하는 쓰기 버퍼 선택 로직(45A')과, 상기 쓰기 버퍼 선택 로직(45A')에 의해 선택된 데이타를 저장한 후 전송하는 버퍼(DL_OUTD63:0)(45A)로 구성된 것이다.
이와 같은 구성에 의해 프로세서의 데이타 버퍼(41) 내용이 해당포트 인에이블 신호들의 동작에 의해 쓰기 임시 버퍼(43)를 거쳐 스왑로직부의 쓰기 버퍼 선택 로직(45A')를 거쳐 버퍼(DL_IND63:0)(45A)로 전송된다.
이때 상기 쓰기 버퍼 선택 로직(45A')의 동작 관계는 표 1에 도시된 바와 같다.
상기 표 1의 일예를 들어 설명하면, 프로세서의 기록신호가 1이고, BPORTEN0일 때 쓰기 임시 버퍼(WBUF)(43)의 BYTE0가 동작하여 그에 해당한 데이타7:0를 버퍼(DL_OUTD63:0)(45A)의 BYTE0에 전송한다.
또한, 읽기용 스왑로직(45B)의 구성은 제6도의 (b)에 도시된 바와 같이, 상기 해당 입출력 포트(46,47,48,49)로부터 전송되는 데이타63:0를 모두 읽어 들이고, 해당 포트 인에이블 신호[BPORTEN(Byte PORT ENable)7:0, WPORTEN(Word PORT ENable)3:0, DWPORTEN(Double Word PORT ENable, 64PORT)1:0신호]를 받아들이는 버퍼(DL_IND)(45B')와, 상기 버퍼(45B')를 통해 전송되는 입출력 포트의 데이타를 해당 포트 인에이블 신호에 따라 선택하는 읽기 버퍼 선택 로직(45B)과, 상기 읽기 버퍼 선택 로직(45B)에 의해 선택된 데이타 63:0를 읽기 반복회수만큼 저장한 후 전송하는 버퍼(T_BUF)(45B')와, 상기 버퍼(45B')에서 전송된 데이타63:0를 저장한 후 상기 읽기 임시 버퍼(44)로 전송하도록 구성된 것이다.
이때, 상기 읽기 버퍼 선택 로직(45B)의 동작 관계는 표 2에 도시된 바와 같다.
상기 표 2를 참조하여 읽기동작의 일예를 들면, BPORTEN 신호가 '0'이고, 읽기신호가 '0'이며, 인에이블(ENABLE)일 경우에는 버퍼(DL_IND)(45B')의 BYTE0를 통해 읽어들인 데이타7:0가 버퍼(T_BUF)(45B')의 BYTE0에 전송된다.
이에 반해서 디스에이블(DISABLE)일 경우에는 제5버퍼(RBUF)(45B)의 BYTE0의 데이타 7:0는 읽기 임시 버퍼(44)로 전송된다.
그리고 표 3은 입출력 포트 인에이블 신호의 생성 관계식으로 BPORTEN7:0, WPORTEN3:0, DWPORTEN1:0, 64PORTEN에 관한 것이며, 관련회로는 제6도의 (c)와 같다.
이상과 같은 본 발명은 펜티움 프로세서와 다른 데이타 크기를 가지는 입출력 포트들을 64비트 자원처럼 인식하게 하여 프로그램 공간을 입출력 크기와 관계없이 사용할 수 있는 것이다.

Claims (3)

  1. 다중 처리기 시스템에 위치한 시스템 제어기 내에 있는 펜티움 프로세서의 데이타 처리회로에 있어서, 프로세서의 제어에 따라 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이터 버퍼(41)와, 입출력 포트 인에이블 로직의 인에이블 신호가 가해질 때 스왑 로직부(45)에서 전송된 쓰기 데이타를 임시 저장한 후, 외부로부터 클록신호가 발생하고 프로세서에서 쓰기 신호가 발생되면 상기 데이타 버퍼(41)에 그 쓰기 데이타를 전송하는 쓰기 임시 버퍼(43)와, 상기 클록신호가 발생하고 프로세서에서 읽기 신호와 데이타 엑세스 신호가 발생되면 상기 데이타 버퍼(41)에 저장된 읽기 데이타를 임시 저장한 후, 상기 인에이블신호가 가해질 때 스왑 로직부(45)에 그 읽기 데이타를 전송하는 읽기 임시 버퍼(44)와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제어하는 스왑 제어부(42)와, 상기 스왑 제어부(42)에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부(45)로 구성된 시스템 제어기의 프로세서 데이타 처리회로.
  2. 제1항에 있어서, 상기 스왑 제어부(45)는 다수개의 입출력 포트의 크기에 상응한 포트선택신호를 받아서 해당 포트를 인에이블시키는 신호를 발생하고, 프로세서로부터 전달된 유효한 비트를 지정하기 위해 사용하는 바이트 인에이블 신호를 받아 억세스 반복회수를 표시하는 신호를 발생하는 포트선택로직(42a)과, 상기 포트선택로직(42a)으로부터 발생된 포트 인에이블 신호와 억세스 신호를 나타내는 신호를 클록(CLOCK)에 따라 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(42)를 제어하는 상태 제어기(42b)로 구성된 것을 특징으로 하는 시스템 제어기의 프로세서 데이타 처리회로.
  3. 제1항에 있어서, 상기 스왑 로직부(45)는, 상기 쓰기 임시 버퍼(43)(WBUF)(43)를 통해 전송되는 데이타를 해당 포트로 인에이블 신호에 따라 선택하는 쓰기 버퍼 선택 로직(45A')과, 상기 쓰기 버퍼 선택 로직(45A')에 의해 선택된 데이타를 저장한 후 전송하는 버퍼(DL_OUTD63:0)(45A)를 포함하여 구성된 쓰기용 스왑로직(45A)과; 상기 해당 입출력 포트로부터 전송되는 데이타를 모두 읽어들이고, 해당 포트 인에이블 신호를 받아들이는 버퍼(DL_IND)(45B')와, 상기 해당 입출력 포트로부터 전송되는 데이타를 모두 읽어들이고, 해당 포트 인에이블 신호를 받아들이는 버퍼(DL_IND)(45B')와, 상기 버퍼(DL_IND)(45B')를 통해 전송되는 입출력 데이타를 해당 포트 인에이블 신호에 따라 선택하는 읽기 버퍼 선택 로직(45B)과, 상기 읽기 버퍼 선택 로직(45B)에 의해 선택된 데이타를 읽기 반복회수만큼 저장한 후 읽기 임시 버퍼(44)에 전송하는 버퍼(T_BUF)(45B')로 구성된 것을 특징으로 하는 시스템 제어기의 프로세서 데이타 처리회로.
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* Cited by examiner, † Cited by third party
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KR20000065450A (ko) * 1999-04-03 2000-11-15 구자홍 버스 인터페이스 시스템과 이를 이용한 버스 인터페이스 방법
KR100606698B1 (ko) * 1999-03-16 2006-07-31 엘지전자 주식회사 인터페이스 장치

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