KR970029094A - 시스템 제어기의 프로세서 데이타 처리회로 - Google Patents

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KR970029094A
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박윤옥
최철용
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양승택
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Abstract

본 발명은 시스템 제어기의 프로세서 데이타 처리회로에 관한 것으로서, 64데이타 비트를 갖는 펜티움 프로세서와 8비트, 16비트, 32비트, 64비트의 입출력 포트들과의 인터페이스 회로에 관한 것이다.
본 발명은 프로세서를 통해 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이타 버퍼와, 프로세서에 의한 데이타 쓰기 동작시 데이타 버퍼에 저장된 쓰기 데이타를 일정 클록(clock)동안에 임시 저장하는 쓰기 임시 버퍼와, 프로세서에 의한 데이타 읽기 동작시 데이타 버퍼에 저장된 읽기 데이타를 일정 클록(clock)동안에 임시 저장하는 읽기 임시 버퍼와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 쓰기 임시 버퍼 또는 읽기 임시 버퍼와 스왑 로직부를 제어하는 스왑 제어부와, 스왑 제어부에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부로 구성된 것이다.

Description

시스템 제어기의 프로세서 데이타 처리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 시스템 제어기의 프로세서 데이타 처리회로의 블록 구성도.

Claims (3)

  1. 다중 처리기 시스템에 위치한 시스템 제어기 내에 있는 펜티움 프로세서의 데이타 처리회로에 있어서, 프로세서를 통해 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이타 버퍼(41)와, 프로세서에 의한 데이타 쓰기 동작시 상기 데이타 버퍼(41)에 저장된 쓰기 데이타를 일정 클록(clock) 동안에 임시 저장하는 쓰기 임시 버퍼(43)와, 프로세서에 의한 데이타 읽기 동작시 상기 데이타 버퍼(41)에 저장된 읽기 데이타를 일정 클록(clock) 동안에 임시 저장하는 읽기 임시 버퍼(44)와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버거(44)와 스왑 로직부(45)를 제어하는 스왑 제어부(42)와, 상기 스왑 제어부(42)에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부(45)로 구성된 시스템 제어기의 프로세서 데이타 처리회로.
  2. 제1항에 있어서, 상기 스왑 제어부(42)는 다수개의 입출력 포트의 크기에 상응한 포트선택신호를 받아서 해당 포트를 인에이블시키는 신호를 발생하고, 프로세서로부터 전달된 유효한 비트를 지정하기 위해 사용하는 바이트 인에이블신호를 받아 억세스 반복회수를 표시하는 신호를 발생하는 포트선택로직(42a)과, 상기 포트선택로직(42a)으로부터 발생된 포트 인에이블 신호와 억세스 반복회수를 나타내는 신호를 클록(CLOCK)에 따라 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제어하는 상태 제어기(42b)로 구성된 것을 특징으로 하는 시스템 제어기의 프로세서 데이타 처리회로.
  3. 제1항에 있어서, 상기 스왑 로직부(45)는 상기 쓰기 임시 버퍼(43)를 통해 출력되는 데이타를 모두 기록하고, 해당 포트 인에이블 신호를 받아 들이는 제1버퍼(WBUF)(45A')와, 상기 제1버퍼(45A')를 통해 전송되는 데이타를 해당 포트 인에이블 신호에 따라 선택하는 쓰기 버퍼 선택 로직(45A")와, 상기 쓰기 버퍼 선택 로직(45A")에 의해 선택된 데이타를 저장한 후 전송하는 제2버퍼(DL-OUTD〈63:0〉)(45A''')를 포함하여 구성된 쓰기용 스왑로직(45A)과; 상기 해당 입출력 포트로부터 전송되는 데이타를 모두 읽어 들이고, 해당 포트 인에이블 신호를 받아 들이는 제3버퍼(DL-IND)(45B')와, 상기 제3버퍼(45B')를 통해 전송되는 입출력 포트의 데이타를 행당 포트 인에이블 신호에 따라 선택하는 읽기 버퍼 선택 로직(45B")과, 상기 읽기 버퍼 선택 로직(45B")에 의해 선택된 데이타를 읽기 반복회수만큼 저장한 후 전송하는 제4버퍼(T-BUF)(45B''')와, 상기 제4버퍼(45''')에서 전송된 데이타를 저장한 후 상기 읽기 임시 버퍼(44)에 전송하는 제5버퍼(45''')로 구성된 것을 특징으로 하는 시스템 제어기의 프로세서 데이타 처리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950042599A 1995-11-21 1995-11-21 시스템 제어기의 프로세서 데이타 처리회로 KR0176087B1 (ko)

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