JPH06119250A - メモリ情報保護回路及びメモリ情報保護方法 - Google Patents
メモリ情報保護回路及びメモリ情報保護方法Info
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- JPH06119250A JPH06119250A JP4269944A JP26994492A JPH06119250A JP H06119250 A JPH06119250 A JP H06119250A JP 4269944 A JP4269944 A JP 4269944A JP 26994492 A JP26994492 A JP 26994492A JP H06119250 A JPH06119250 A JP H06119250A
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Abstract
(57)【要約】
【目的】 複数のデバイスのいずれかに状態不定が発生
しても、全体的不定を引き起こさないように、メモリに
書き込まれた情報を保護するメモリ情報保護方法及びメ
モリ情報保護回路を提供する。 【構成】 アドレスバス１５ａ、ホールド許可信号用信
号線１７ｂ、及びメモリ１３に接続され、ＣＰＵ１１が
デバイスＡ１２に対してホールド許可信号を出力してい
るとき、デバイスＡ１２からアドレスバス１５ａに出力
されたアドレス信号の上位アドレスを所定の固定アドレ
ス値に変更し、新たなアドレス信号としてメモリ１３へ
送出する。
しても、全体的不定を引き起こさないように、メモリに
書き込まれた情報を保護するメモリ情報保護方法及びメ
モリ情報保護回路を提供する。 【構成】 アドレスバス１５ａ、ホールド許可信号用信
号線１７ｂ、及びメモリ１３に接続され、ＣＰＵ１１が
デバイスＡ１２に対してホールド許可信号を出力してい
るとき、デバイスＡ１２からアドレスバス１５ａに出力
されたアドレス信号の上位アドレスを所定の固定アドレ
ス値に変更し、新たなアドレス信号としてメモリ１３へ
送出する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、ＣＰＵと他のデバイスとの間で行う情報の送受を
メモリを介して行うダイレクトメモリアクセス方式を採
用した情報処理装置に関する。
特に、ＣＰＵと他のデバイスとの間で行う情報の送受を
メモリを介して行うダイレクトメモリアクセス方式を採
用した情報処理装置に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置は、図３に
示すような構成をしている。即ち、ＣＰＵ３１及び複数
のデバイス３２（ここではデバイスＡのみを示す）が、
アドレスバス３３及びデータバス３４を介してメモリ３
５に接続されている。また、複数のデバイス３２は、そ
れぞれ信号線３６を介してＣＰＵ３１に接続されてい
る。
示すような構成をしている。即ち、ＣＰＵ３１及び複数
のデバイス３２（ここではデバイスＡのみを示す）が、
アドレスバス３３及びデータバス３４を介してメモリ３
５に接続されている。また、複数のデバイス３２は、そ
れぞれ信号線３６を介してＣＰＵ３１に接続されてい
る。
【０００３】ＣＰＵ３１は、メモリ３５に対し、アドレ
スバス３３及びデータバス３４を介して、情報の書き込
み及び読み出しが（後述のようにデバイス３２にホール
ド許可信号を出力している場合を除き）自由に行える。
ここで、メモリ３５は、例えばＲＡＭ（ランダム・アク
セス・メモリ）である。
スバス３３及びデータバス３４を介して、情報の書き込
み及び読み出しが（後述のようにデバイス３２にホール
ド許可信号を出力している場合を除き）自由に行える。
ここで、メモリ３５は、例えばＲＡＭ（ランダム・アク
セス・メモリ）である。
【０００４】また、複数のデバイス３２も、それぞれメ
モリ３５に対して情報の書き込み及び読み出しが可能で
ある。この場合、デバイス３２は、信号線３６を介して
ＣＰＵ３１にホールド要求（ＲＥＱ）信号を出力し、Ｃ
ＰＵ３１からホールド許可（ＡＣＫ）信号が出力された
ときに、メモリ３５に対する情報の書き込み及び読み出
しが可能となる。
モリ３５に対して情報の書き込み及び読み出しが可能で
ある。この場合、デバイス３２は、信号線３６を介して
ＣＰＵ３１にホールド要求（ＲＥＱ）信号を出力し、Ｃ
ＰＵ３１からホールド許可（ＡＣＫ）信号が出力された
ときに、メモリ３５に対する情報の書き込み及び読み出
しが可能となる。
【０００５】
【発明が解決しようとする課題】従来の情報処理装置で
は、デバイス３２が、メモリ３５の任意のアドレスに対
して書き込み及び読み出しができる。すなわち、上位装
置であるＣＰＵ３１のみが使用する記憶領域に、下位装
置であるデバイス３２が自由にアクセスすることができ
る。このことは、正常に動作している状態においては問
題とならない。
は、デバイス３２が、メモリ３５の任意のアドレスに対
して書き込み及び読み出しができる。すなわち、上位装
置であるＣＰＵ３１のみが使用する記憶領域に、下位装
置であるデバイス３２が自由にアクセスすることができ
る。このことは、正常に動作している状態においては問
題とならない。
【０００６】しかしながら、複数のデバイス３２のうち
のいずれかが、何等かの原因（外乱等）で、状態不定に
陥いった場合には、その状態不定に陥ったデバイス３２
からのアクセスにより、メモリ３５内のＣＰＵ３１のみ
が使用する記憶領域の情報が書き替えられてしまい、Ｃ
ＰＵ３１の動作を不能にしてしまうという問題点があ
る。即ち、情報処理装置に、部分的に過ぎない状態不定
が発生した場合であっても、情報処理装置全体の状態不
定を引き起こしてしまうという問題点がある。
のいずれかが、何等かの原因（外乱等）で、状態不定に
陥いった場合には、その状態不定に陥ったデバイス３２
からのアクセスにより、メモリ３５内のＣＰＵ３１のみ
が使用する記憶領域の情報が書き替えられてしまい、Ｃ
ＰＵ３１の動作を不能にしてしまうという問題点があ
る。即ち、情報処理装置に、部分的に過ぎない状態不定
が発生した場合であっても、情報処理装置全体の状態不
定を引き起こしてしまうという問題点がある。
【０００７】本発明は、複数のデバイス３２のいずれか
に状態不定が発生しても、全体的状態不定を引き起こさ
ないように、メモリ３５に書き込まれた情報を保護する
メモリ情報保護方法及びメモリ情報保護回路を提供する
ことを目的とする。
に状態不定が発生しても、全体的状態不定を引き起こさ
ないように、メモリ３５に書き込まれた情報を保護する
メモリ情報保護方法及びメモリ情報保護回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、書き込
み及び読み出しが可能なメモリと、該メモリにアドレス
バスを含むバスラインでそれぞれ接続され前記メモリへ
の情報の書き込み及び読み出しが可能なＣＰＵ及びデバ
イスと、前記ＣＰＵが前記デバイスに対して前記メモリ
への読み出し及び書き込みを許可するアクセス許可手段
とを有し、前記ＣＰＵと前記デバイスとの間で行われる
データの送受を前記メモリを介して行うダイレクトメモ
リアクセス（ＤＭＡ）方式のデータ伝送装置に使用され
る前記メモリに書き込まれた情報を保護するメモリ情報
保護回路であって、前記アドレスバス、前記アクセス許
可手段、及び前記メモリに接続され、該アクセス許可手
段が許可信号を出力しているとき、前記アドレスバス上
を伝送されるアドレス信号の上位ビットを所定の値に変
更して前記メモリへ送出する上位アドレス変更手段を有
することを特徴とするメモリ情報保護回路が得られる。
み及び読み出しが可能なメモリと、該メモリにアドレス
バスを含むバスラインでそれぞれ接続され前記メモリへ
の情報の書き込み及び読み出しが可能なＣＰＵ及びデバ
イスと、前記ＣＰＵが前記デバイスに対して前記メモリ
への読み出し及び書き込みを許可するアクセス許可手段
とを有し、前記ＣＰＵと前記デバイスとの間で行われる
データの送受を前記メモリを介して行うダイレクトメモ
リアクセス（ＤＭＡ）方式のデータ伝送装置に使用され
る前記メモリに書き込まれた情報を保護するメモリ情報
保護回路であって、前記アドレスバス、前記アクセス許
可手段、及び前記メモリに接続され、該アクセス許可手
段が許可信号を出力しているとき、前記アドレスバス上
を伝送されるアドレス信号の上位ビットを所定の値に変
更して前記メモリへ送出する上位アドレス変更手段を有
することを特徴とするメモリ情報保護回路が得られる。
【０００９】また、本発明によれば、ＣＰＵと該ＣＰＵ
とは異なるデバイスとの間で行われる情報の送受を、メ
モリを介して行うダイレクトメモリアクセス方式に適用
されるメモリ情報保護方法であって、前記デバイスから
前記メモリへのアクセスを行うときは、前記デバイスか
ら出力されたアドレス信号の上位ビットを所定の値に変
更してメモリに送出することによって、前記デバイスが
アクセスできる領域を制限し、該制限された領域以外の
領域へのアクセスを禁止して前記メモリに書き込まれて
いる情報を保護するメモリ情報保護方法が得られる。
とは異なるデバイスとの間で行われる情報の送受を、メ
モリを介して行うダイレクトメモリアクセス方式に適用
されるメモリ情報保護方法であって、前記デバイスから
前記メモリへのアクセスを行うときは、前記デバイスか
ら出力されたアドレス信号の上位ビットを所定の値に変
更してメモリに送出することによって、前記デバイスが
アクセスできる領域を制限し、該制限された領域以外の
領域へのアクセスを禁止して前記メモリに書き込まれて
いる情報を保護するメモリ情報保護方法が得られる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１に本発明の一実施例のブロック図を示す。本
実施例の情報処理装置は、ＣＰＵ１１、デバイスＡ１
２、及びメモリ１３を有し、さらに、アドレス変換回路
１４を有している。
する。図１に本発明の一実施例のブロック図を示す。本
実施例の情報処理装置は、ＣＰＵ１１、デバイスＡ１
２、及びメモリ１３を有し、さらに、アドレス変換回路
１４を有している。
【００１１】ＣＰＵ１１及びデバイスＡ１２は、アドレ
スバス１５ａを介してアドレス変換回路１４に接続され
ている。そして、アドレス変換回路１４は、アドレスバ
ス１５ｂを介してメモリ１３に接続されている。また、
ＣＰＵ１１及びデバイスＡ１２は、データバス１６を介
してメモリ１３に接続されている。
スバス１５ａを介してアドレス変換回路１４に接続され
ている。そして、アドレス変換回路１４は、アドレスバ
ス１５ｂを介してメモリ１３に接続されている。また、
ＣＰＵ１１及びデバイスＡ１２は、データバス１６を介
してメモリ１３に接続されている。
【００１２】ＣＰＵ１１とデバイスＡ１２とは、信号線
１７ａ及び１７ｂを介して互いに接続されており、信号
線１７ｂは、さらにアドレス変換回路１４に接続されて
いる。
１７ａ及び１７ｂを介して互いに接続されており、信号
線１７ｂは、さらにアドレス変換回路１４に接続されて
いる。
【００１３】以下、この情報処理装置の動作を図１及び
図２を参照して説明する。ＣＰＵ１１の動作は従来と同
じである。また、アドレス変換回路１４は、ＣＰＵ１１
から出力されたホールド許可（ＡＣＫ）信号によって制
御され、ホールド許可信号が出力されていないときは、
バスライン１５ａを通して入力されたアドレス信号をそ
のままメモリ１３へ出力する。これにより、ＣＰＵ１１
は、従来と同様に、メモリ１３に対して自由にアクセス
することができる。
図２を参照して説明する。ＣＰＵ１１の動作は従来と同
じである。また、アドレス変換回路１４は、ＣＰＵ１１
から出力されたホールド許可（ＡＣＫ）信号によって制
御され、ホールド許可信号が出力されていないときは、
バスライン１５ａを通して入力されたアドレス信号をそ
のままメモリ１３へ出力する。これにより、ＣＰＵ１１
は、従来と同様に、メモリ１３に対して自由にアクセス
することができる。
【００１４】一方、デバイスＡ１２も従来と同様に動作
する。即ち、ＣＰＵ１１へ信号線１７ａを介してホール
ド要求（ＲＥＱ）信号を出力する。ＣＰＵ１１は、アド
レスバス１５ａ及びデータバス１６の使用を許可するホ
ールド許可（ＡＣＫ）信号を信号線１７ｂへ出力する。
ホールド許可信号を受け取ったデバイスＡ１２は、メモ
リ１３への書き込み或いは読み出しを行う。このとき、
アドレス変換回路１４にも、ホールド許可信号が入力さ
れており、アドレス変換回路１４は次のように動作す
る。
する。即ち、ＣＰＵ１１へ信号線１７ａを介してホール
ド要求（ＲＥＱ）信号を出力する。ＣＰＵ１１は、アド
レスバス１５ａ及びデータバス１６の使用を許可するホ
ールド許可（ＡＣＫ）信号を信号線１７ｂへ出力する。
ホールド許可信号を受け取ったデバイスＡ１２は、メモ
リ１３への書き込み或いは読み出しを行う。このとき、
アドレス変換回路１４にも、ホールド許可信号が入力さ
れており、アドレス変換回路１４は次のように動作す
る。
【００１５】即ち、入力されたアドレス信号を、分離部
２１において上位アドレスと下位アドレスに分離する。
そして、上位アドレスについては、選択部２２が所定の
値か否かを判断する。選択部２２は、上位アドレスが所
定の値であれば、そのまま上位アドレスを出力する。そ
して、合成部２３で上位アドレスと下位アドレスとを合
成して、アドレスバス１５ｂを介してメモリ１３へ出力
する。また、選択部２２は、上位アドレスが所定の値で
ない場合は、記憶部２４に予め記憶させておいた固定ア
ドレス値を、新たな上位アドレスとして出力する。そし
て合成部２３は新たな上位アドレスと下位アドレスと合
成し、メモリ１３へ出力する。なお、アドレス選択回路
１４の回路構成の簡略化のため、上位アドレスを所定値
と比較すること無く上位アドレスを固定アドレス値に変
更するようにしてもよい。
２１において上位アドレスと下位アドレスに分離する。
そして、上位アドレスについては、選択部２２が所定の
値か否かを判断する。選択部２２は、上位アドレスが所
定の値であれば、そのまま上位アドレスを出力する。そ
して、合成部２３で上位アドレスと下位アドレスとを合
成して、アドレスバス１５ｂを介してメモリ１３へ出力
する。また、選択部２２は、上位アドレスが所定の値で
ない場合は、記憶部２４に予め記憶させておいた固定ア
ドレス値を、新たな上位アドレスとして出力する。そし
て合成部２３は新たな上位アドレスと下位アドレスと合
成し、メモリ１３へ出力する。なお、アドレス選択回路
１４の回路構成の簡略化のため、上位アドレスを所定値
と比較すること無く上位アドレスを固定アドレス値に変
更するようにしてもよい。
【００１６】この様に、本実施例では、デバイスＡ１２
から入力されたアドレス信号の上位ビットを強制的に固
定アドレス値にするので、メモリ１３の予め定められた
領域以外へはアクセスすることができない。従って、デ
バイスＡ１２が不定状態になり、ＣＰＵ１１のみが使用
するメモリ１３内の領域へアクセスしようとしてもアク
セスすることができない。しかも、ＣＰＵ１１及びデバ
イスＡ１２には、何等変更を加えることを必要としな
い。
から入力されたアドレス信号の上位ビットを強制的に固
定アドレス値にするので、メモリ１３の予め定められた
領域以外へはアクセスすることができない。従って、デ
バイスＡ１２が不定状態になり、ＣＰＵ１１のみが使用
するメモリ１３内の領域へアクセスしようとしてもアク
セスすることができない。しかも、ＣＰＵ１１及びデバ
イスＡ１２には、何等変更を加えることを必要としな
い。
【００１７】なお、上記実施例では、デバイスＡ１２に
ついてのみ説明したが、他のデバイスを複数有する場合
であっても同様である。この場合、各デバイスに対応し
て設けられたアドレス変換回路に設定される固定値は、
同一の場合も異なる場合もあるが、ＣＰＵのみが使用す
る領域を指定しない値にしておく必要がある。
ついてのみ説明したが、他のデバイスを複数有する場合
であっても同様である。この場合、各デバイスに対応し
て設けられたアドレス変換回路に設定される固定値は、
同一の場合も異なる場合もあるが、ＣＰＵのみが使用す
る領域を指定しない値にしておく必要がある。
【００１８】
【発明の効果】本発明によれば、ＣＰＵとデバイスとの
間で行われる情報の送受を、メモリを介して行うダイレ
クトメモリアクセス方式において、ＣＰＵがデバイスに
メモリへのアクセスを許可するために出力するホールド
許可信号を受けて、アドレス信号の上位ビットを固定値
に変更してメモリへ出力するようにしたことで、デバイ
スは所定の領域以外へのアクセスが不可能となり、ＣＰ
Ｕのみが使用する領域に書き込まれたデータを保護する
ことができる。よって、一部のデバイス不定状態が装置
全体の不定状態を引き起こすことを防止することができ
る。
間で行われる情報の送受を、メモリを介して行うダイレ
クトメモリアクセス方式において、ＣＰＵがデバイスに
メモリへのアクセスを許可するために出力するホールド
許可信号を受けて、アドレス信号の上位ビットを固定値
に変更してメモリへ出力するようにしたことで、デバイ
スは所定の領域以外へのアクセスが不可能となり、ＣＰ
Ｕのみが使用する領域に書き込まれたデータを保護する
ことができる。よって、一部のデバイス不定状態が装置
全体の不定状態を引き起こすことを防止することができ
る。
【図１】本発明の一実施例のブロック図である。
【図２】図１の情報処理装置のアドレス変換回路の詳細
を示すブロック図である。
を示すブロック図である。
【図３】従来のダイレクトメモリアクセス方式を採用す
る情報処理装置のブロック図である。
る情報処理装置のブロック図である。
１１ ＣＰＵ １２ デバイスＡ １３ メモリ １４ アドレス変換回路 １５ａ アドレスバス １５ｂ アドレスバス １６ データバス １７ａ 信号線 １７ｂ 信号線 ２１ 分離部 ２２ 選択部 ２３ 合成部 ２４ 固定アドレス値 ３１ ＣＰＵ ３２ デバイスＡ ３３ アドレスバス ３４ データバス ３５ メモリ ３６ 信号線
Claims (2)
- 【請求項１】 書き込み及び読み出しが可能なメモリ
と、該メモリにアドレスバスを含むバスラインでそれぞ
れ接続され前記メモリへの情報の書き込み及び読み出し
が可能なＣＰＵ及びデバイスと、前記ＣＰＵが前記デバ
イスに対して前記メモリへの読み出し及び書き込みを許
可するアクセス許可手段とを有し、前記ＣＰＵと前記デ
バイスとの間で行われるデータの送受を前記メモリを介
して行うダイレクトメモリアクセス（ＤＭＡ）方式の情
報処理装置に使用される前記メモリに書き込まれた情報
を保護するメモリ情報保護回路であって、前記アドレス
バス、前記アクセス許可手段、及び前記メモリに接続さ
れ、該アクセス許可手段が許可信号を出力していると
き、前記アドレスバス上を伝送されるアドレス信号の上
位ビットを所定の値に変更して前記メモリへ送出する上
位アドレス変更手段を有することを特徴とするメモリ情
報保護回路。 - 【請求項２】 ＣＰＵと該ＣＰＵとは異なるデバイスと
の間で行われる情報の送受を、メモリを介して行うダイ
レクトメモリアクセス方式に適用されるメモリ情報保護
方法であって、前記デバイスから前記メモリへのアクセ
スを行うときは、前記デバイスから出力されたアドレス
信号の上位ビットを所定の値に変更してメモリに送出す
ることによって、前記デバイスがアクセスできる領域を
制限し、該制限された領域以外の領域へのアクセスを禁
止して前記メモリに書き込まれている情報を保護するメ
モリ情報保護方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269944A JPH06119250A (ja) | 1992-10-08 | 1992-10-08 | メモリ情報保護回路及びメモリ情報保護方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269944A JPH06119250A (ja) | 1992-10-08 | 1992-10-08 | メモリ情報保護回路及びメモリ情報保護方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119250A true JPH06119250A (ja) | 1994-04-28 |
Family
ID=17479385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269944A Pending JPH06119250A (ja) | 1992-10-08 | 1992-10-08 | メモリ情報保護回路及びメモリ情報保護方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202154B1 (en) | 1997-04-16 | 2001-03-13 | Hitachi,Ltd. | Data transfer controller, microcomputer and data processing system |
| JP2016224975A (ja) * | 2002-03-29 | 2016-12-28 | インテル コーポレイション | 安全な環境を初期化する命令を実行するシステムおよび方法 |
-
1992
- 1992-10-08 JP JP4269944A patent/JPH06119250A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202154B1 (en) | 1997-04-16 | 2001-03-13 | Hitachi,Ltd. | Data transfer controller, microcomputer and data processing system |
| JP2016224975A (ja) * | 2002-03-29 | 2016-12-28 | インテル コーポレイション | 安全な環境を初期化する命令を実行するシステムおよび方法 |
| US9990208B2 (en) | 2002-03-29 | 2018-06-05 | Intel Corporation | System and method for execution of a secured environment initialization instruction |
| US10031759B2 (en) | 2002-03-29 | 2018-07-24 | Intel Corporation | System and method for execution of a secured environment initialization instruction |
| US10042649B2 (en) | 2002-03-29 | 2018-08-07 | Intel Corporation | System and method for execution of a secured environment initialization instruction |
| US10175994B2 (en) | 2002-03-29 | 2019-01-08 | Intel Corporation | System and method for execution of a secured environment initialization instruction |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |