JP2002032352A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】 複数の中央処理ボードと共有メモリボードと
で構成されるシステムにおいて、共有メモリボード上の
記憶情報を複数の中央処理ボードが互いに書き換えるこ
とができないようにしたマルチプロセッサシステムを得
る。 【解決手段】 中央処理ボード１０Ａ〜１０Ｆとメモリ
ボード２をシステスバス３で結合し、メモリボード２内
の記憶情報を中央処理ボード間で共有して情報交換を行
うマルチプロセッサシステムにおいて、各中央処理ボー
ド毎に書き込みを許可された領域のみをアクセスするア
ドレスデータを生成するアドレス生成手段を備え、この
アドレス生成手段は、アドレスラインにアドレスデータ
を出力すると共にアクセスが読み出しか書き込みかを示
す信号を出力するプロセッサ４０と、書き込み動作時に
アドレスライン上のアドレスデータの内、所定のビット
群を特定の値に変換するアドレス変換器４８とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の中央処理
ボードで構成されるマルチプロセッサシステムに関し、
特に、マルチプロセッサシステムにおけるメモリボード
の記憶保護方式に関するものである。

【０００２】

【従来の技術】一般に、プロセッサの処理データの増大
に対処するため、あるいはシステム性能向上等を目的と
して、複数の中央処理ボードで構成されるマルチプロセ
ッサシステムでは、性能のよいシステムを構築するため
に、メモリボードをシステムバス等で共有させ、情報の
交換をメモリボードにアクセスすることにより高速かつ
円滑に構成している。

【０００３】図５は、従来のマルチプロセッサシステム
の一例を示す構成図である。図において、１Ａ〜１Ｆは
中央処理ボード（以下、ＣＰＵボードという）、２はメ
モリボード、３はＣＰＵボード１Ａ〜１Ｆとメモリボー
ド２とを接続してマルチプロセッサシステムを構築する
システムバスである。

【０００４】次に、動作について説明する。ＣＰＵボー
ド１ＡとＣＰＵボード１Ｂ間の情報交換において、ＣＰ
Ｕボード１Ａはメモリボード２の記憶領域に直接、デー
タの書き込みおよび読み出しを実行することができ、ま
た、ＣＰＵボード１Ｂも同様にメモリボード２の記憶領
域に直接、データの書き込みおよび読み出しを実行する
ことができる。この動作は、ＣＰＵボード１Ａ〜１Ｆの
全てが同じように実行できる。このように、各ＣＰＵボ
ード１Ａ〜１Ｆは、情報交換を必要とするＣＰＵボード
相互間においてシステムバス３を使って、高速かつ円滑
に行う。

【０００５】

【発明が解決しようとする課題】ところで、上述のよう
な従来のマルチプロセッサシステムにおいては、各ＣＰ
Ｕボードはメモリボード上の記憶領域に対して自由に読
み書きができるので、各ＣＰＵボードがメモリボードに
書き込んでいる情報の保護ができず、また、ＣＰＵボー
ドのプログラムの誤りがあると、その異常が他のシステ
ムバスに接続されているＣＰＵボードがメモリボードに
記憶させている情報の破壊まで波及する可能性があるな
どの問題点があった。

【０００６】この発明は、上記のような問題点を解消す
るためになされたものであり、メモリボード内の情報を
保護でき、また、システムバス上に結合されたＣＰＵボ
ードの一部に異常が発生した場合においても、書き込み
許可領域以外の各プロセッサ独自の保護領域にその異常
は波及せず、情報交換を円滑に行うことができるマルチ
プロセッサシステムを得ることを目的とする。

【０００７】

【課題を解決するための手段】請求項１の発明に係るマ
ルチプロセッサシステムは、複数の中央処理ボードとメ
モリボードをシステスバスで結合し、上記メモリボード
内の記憶情報を上記中央処理ボード間で共有して情報交
換を行うマルチプロセッサシステムにおいて、各中央処
理ボード毎に書き込みを許可された領域のみをアクセス
するアドレスデータを生成するアドレス生成手段を備
え、該アドレス生成手段からのアドレスデータに基づい
て当該中央処理ボードの情報を上記メモリボードの所定
領域に記憶させるものである。

【０００８】請求項２の発明に係るマルチプロセッサシ
ステムは、請求項１の発明において、上記アドレス生成
手段は、アドレスラインにアドレスデータを出力すると
共にアクセスが読み出しか書き込みかを示す信号を出力
するプロセッサと、書き込み動作時に上記アドレスライ
ンに出力されているアドレスデータの内、所定のビット
群を特定の値に変換するアドレス変換器とを有するもの
である。

【０００９】請求項３の発明に係るマルチプロセッサシ
ステムは、請求項２の発明において、上記アドレス生成
手段は、書き込み動作時と読み出し動作時とを判別する
判別手段を有し、上記アドレス変換器は上記判別手段の
判別結果に応じて上記書き込み動作時の処理動作を行う
ものである。

【００１０】請求項４の発明に係るマルチプロセッサシ
ステムは、請求項３の発明において、上記判別手段は、
上記アドレスラインに出力されているアドレスデータの
上位ビット群と基準値を比較する比較器と、該比較器の
比較結果と上記プロセッサからのアクセスが読み出しか
書き込みかを示す信号に基づいて検出結果を出力する検
出器とを有するものである。

【００１１】請求項５の発明に係るマルチプロセッサシ
ステムは、請求項４の発明において、上記検出器は、上
記アクセスが読み出しか書き込みかを示す信号が第１の
論理レベルの場合、および該読み出しか書き込みかを示
す信号が第２の論理レベルで且つ上記比較器から出力さ
れる信号レベルが第２の論理レベルの場合は第２の論理
レベルを、それ以外の場合は第１の論理レベルをそれぞ
れ検出結果として出力するものである。

【００１２】請求項６の発明に係るマルチプロセッサシ
ステムは、請求項５の発明において、上記アドレス変換
器は、上記検出器から出力される信号レベルが第１の論
理レベルの場合は、上記アドレスラインに出力されてい
るアドレスデータの内、所定のビット群を特定の値に変
換して出力し、第２の論理レベルの場合は上記アドレス
ラインに出力されているアドレスデータをそのまま出力
するものである。

【００１３】請求項７の発明に係るマルチプロセッサシ
ステムは、請求項２〜６のいずれかの発明において、上
記アドレス変換器で特定の値に変換する上記所定のビッ
ト群を書き換え可能な記憶手段を備えたものである。

【００１４】請求項８の発明に係るマルチプロセッサシ
ステムは、請求項７の発明において、上記記憶手段とし
てＰＬＤを用いたものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の形態を、
図を参照して説明する。 実施の形態１．図１は、この発明の実施の形態１を示す
構成図である。図１において、図５と対応する部分には
同一符号を付して説明する。図において、１０Ａ〜１０
ＦはＣＰＵボード、２はメモリボード、３はＣＰＵボー
ド１０Ａ〜１０Ｆとメモリボード２とを接続してマルチ
プロセッサシステムを構築するシステムバスである。

【００１６】図２は、メモリボードにおける記憶領域の
アドレスマップ、つまりメモリボードの書き込み許可領
域を示す概略図である。本実施の形態では、メモリボー
ドの書き込み許可領域として０ｘ１０００００００〜０
ｘ１ＦＦＦＦＦＦＦの記憶領域が当てられる。また、こ
の記憶領域は、ＣＰＵボードの数で当分に割り当てられ
ており、例えばＣＰＵボード１０Ａには０ｘ１００００
０００〜０ｘ１０ＦＦＦＦＦＦ、ＣＰＵボード１０Ｂに
は０ｘ１１００００００〜０ｘ１１ＦＦＦＦＦＦ・・
・、ＣＰＵボード１０Ｆには０ｘ１Ｆ００００００〜０
ｘ１ＦＦＦＦＦＦＦの各記憶領域がそれぞれ割り当てら
れている。

【００１７】図３は、図１のＣＰＵボードにおけるアド
レス生成手段の一例を示す構成図である。図において、
４０はＣＰＵ、４１はＣＰＵ４０から３１〜０ビットの
アドレスデータが出力されるアドレスライン、４２はＣ
ＰＵ４０から３１〜２８ビットのアドレスデータが出力
されるアドレスライン、４３はＣＰＵ４０が出力するＷ
／Ｒ＊信号（ＣＰＵのアクセスが読み出しか書き込みか
を示す信号）、４４はＣＰＵ４０からのアドレスライン
４２上の上位ビット群即ち３１〜２８ビットのアドレス
データを入力し、基準値としてのビット群０００１と比
較する比較器である。

【００１８】また、４５は比較器４４の比較結果が出力
される信号ライン、４６は比較器４４の比較結果とＷ／
Ｒ＊信号４３に基づいてメモリボード２に対して書き込
みアクセスするアドレスであるかどうかを決定する検出
器、４７は検出器４６の検出結果が出力される信号ライ
ン、４８は信号ライン４７上の検出器４６の検出結果に
従ってアドレスライン４１に出力されているアドレスデ
ータの３２ビットの内、所定のビット群例えば２７〜２
４ビットを特定の値に変換するアドレス変換器、４９は
アドレス変換器４８からシステムバスまたはＣＰＵボー
ド内部バスにつながるアドレスラインである。なお、Ｃ
ＰＵ４０、比較器４４、検出器４６およびアドレス変換
器４８はアドレス生成手段を構成し、また、比較器４４
と検出器４６は判別手段を構成する。

【００１９】次に、動作について説明する。先ず、メモ
リボードに対する書き込み動作について説明する。メモ
リボード２（図１）のメモリ領域には任意のデータを書
き込む場合、ＣＰＵ４０はメモリボード２の特定の領域
を示すアドレスデータをアドレスライン４１に出力する
と同時に、書き込み動作を示すために、Ｗ／Ｒ＊信号４
３として第２の論理レベル例えば“１”を出力する。こ
こでは、ＣＰＵ４０は、書き込み動作時にＷ／Ｒ＊信号
４３として“１”を、読み出し時にＷ／Ｒ＊信号４３と
して第１の論理レベル例えば“０”を出力するものとす
る。

【００２０】比較器４４はアドレスライン４１から分岐
しているアドレスライン４２の各ビットを上位から基準
値であるビット群０００１と比較し、一致すれば信号ラ
イン４５に第１の論理レベル例えば“０”を、一致しな
ければ第２の論理レベル例えば“１”を出力する。

【００２１】検出器４６では信号ライン４５とＷ／Ｒ＊
信号４３の状態を見て、信号ライン４７に決められた状
態の検出結果を出力する。本実施の形態では、検出器４
６は、Ｗ／Ｒ＊信号４３が“０”の場合、およびＷ／Ｒ
＊信号４３が“１”で且つ信号ライン４５の信号レベル
が“１”の場合は第２の論理レベル例えば“１”を、そ
れ以外の場合は第１の論理レベル例えば“０”を信号ラ
イン４７に検出結果として出力する。

【００２２】アドレス変換器４８では、信号ライン４７
の信号レベルが“１”の場合はアドレスライン４１のア
ドレス３１〜０ビットをそのままアドレスライン４９に
出力する。一方、アドレス変換器４８では、信号ライン
４７の信号レベルが“０”の場合はアドレスライン４１
のアドレス３１〜０ビットの内、２７〜２４ビットを予
め決められた０ｘ１〜０ｘＦの値の内いずれかのＣＰＵ
ボードに対応した４ビットからなる特定の値のアドレス
データに変換して出力する。

【００２３】このようにして、メモリボード２に情報を
書き込む際に、各ＣＰＵボードがメモリボードにおいて
各ＣＰＵボード毎に書き込みを許可された領域のみをア
クセスするアドレス情報を生成することができ、これに
より当該ＣＰＵボードの情報をメモリボード２の適切な
空間、つまり所定の領域に記憶させることができること
になる。

【００２４】次に、メモリボードに対する読み出し動作
について説明する。読み出しの場合は、Ｗ／Ｒ＊信号４
３が“０”であるので、検出器４６の出力側の信号ライ
ン４７の信号レベルは “１”となり、アドレス変換器
４８は、アドレスライン４１のアドレス３１〜０ビット
をそのままアドレスライン４９に出力する。斯くして、
当該ＣＰＵボードは、この３１〜０ビットのアドレスデ
ータに基づいてメモリボード２の対応する情報を読み出
すことができる。

【００２５】このように、本実施の形態では、ＣＰＵボ
ードがメモリボードの記憶領域に書き込み動作を実施す
る場合には、必ず予め決められた記憶領域以外に書き込
み動作を実施することがないので、プログラムの誤りな
どでメモリボードの予め決められた記憶領域以外の記憶
領域をアクセスして、記憶情報を書き換えることはな
い。従って、メモリボード上の記憶情報を容易に保護す
ることができ、また、システムバス上に結合されたＣＰ
Ｕボードの一部に異常が発生した場合においても、書き
込み許可領域以外の各プロセッサ独自の保護領域にその
異常は波及せず、情報交換を円滑に行うことができる。

【００２６】実施の形態２．図４は、この発明の実施の
形態２を示す構成図である。図４において、図３と対応
する部分には同一符号を付し、その詳細説明を省略す
る。図において、４８Ａは信号ライン４７上の検出器４
６の検出結果に従ってアドレスライン４１に出力されて
いるアドレスデータの３２ビットの内、所定のビット群
例えば２７〜２４ビットを特定の値に変換するアドレス
変換器、５０はアドレス変換器４８Ａに接続され、アド
レスライン４１に出力されているアドレスデータの３２
ビットの内の所定のビット群である２７〜２４ビットの
データを、システムの種類や変更に伴って書き換え可能
な記憶手段、例えばＰＬＤ（Programable Logic Devic
e）等を用いたレジスタ、５１はアドレス変換器４８Ａ
とレジスタ５０の間を接続するバスラインである。

【００２７】次に、動作について説明する。なお、上述
した書き込みおよび読み出しの基本的動作については上
記実施の形態１と同様であるので、その説明を省略す
る。上記実施の形態１では、メモリボード２の記憶領域
の内、予め決められた領域のアドレスビット２７〜２４
をアドレス変換器４８に実質的に組み込んでいるが、本
実施の形態では、そのアドレスビット２７〜２４の値を
外部に取り出し、データを書き換え可能なＰＬＤ等を用
いたレジスタ５０に持たせて、このレジスタ５０に記憶
されたその値を書き換え、アドレス変換器４８Ａにおい
てアドレスライン４１のアドレス３１〜０ビットの内、
この書き換えた値の４ビットを予め決められた０ｘ１〜
０ｘＦの値の内いずれかのＣＰＵボードに対応した４ビ
ットからなる特定の値のアドレスデータに変換して出力
する。

【００２８】斯くして、このようなアドレス生成手段を
ＣＰＵボードに搭載することにより、メモリボード２の
記憶領域の内、予め決められた領域を変更することがで
きる。

【００２９】このように、本実施の形態でも上記実施の
形態１と同様の効果が得られると共に、さらに本実施の
形態では、メモリボードの記憶領域の内、予め決められ
た領域のアドレスデータを書き換え可能な記憶手段に持
たせて、その値を書き換え、ＣＰＵボードに搭載するこ
とにより、メモリボードの記憶領域の内、予め決められ
た領域を変更することができるので、システムの種類や
変更に応じて所定領域を任意に変更でき、それだけシス
テムの汎用性を拡大することができる。

【００３０】

【発明の効果】以上のように、請求項１の発明によれ
ば、複数の中央処理ボードとメモリボードをシステスバ
スで結合し、上記メモリボード内の記憶情報を上記中央
処理ボード間で共有して情報交換を行うマルチプロセッ
サシステムにおいて、各中央処理ボード毎に書き込みを
許可された領域のみをアクセスするアドレスデータを生
成するアドレス生成手段を備え、該アドレス生成手段か
らのアドレスデータに基づいて当該中央処理ボードの情
報を上記メモリボードの所定領域に記憶させるので、メ
モリボード上の記憶情報を容易に保護することができ、
また、システムバス上に結合された中央処理ボードの一
部に異常が発生した場合においても、書き込み許可領域
以外の各プロセッサ独自の保護領域にその異常は波及せ
ず、情報交換を円滑に行うことができるという効果があ
る。

【００３１】また、請求項２の発明によれば、上記アド
レス生成手段は、アドレスラインにアドレスデータを出
力すると共にアクセスが読み出しか書き込みかを示す信
号を出力するプロセッサと、書き込み動作時に上記アド
レスラインに出力されているアドレスデータの内、所定
のビット群を特定の値に変換するアドレス変換器とを有
するので、中央処理ボードがメモリボードの記憶領域に
書き込み動作を実施する場合には、必ず予め決められた
記憶領域以外に書き込み動作を実施することがないの
で、プログラムの誤りなどでメモリボードの予め決めら
れた記憶領域以外の記憶領域をアクセスして、記憶情報
を書き換えることはないという効果がある。

【００３２】また、請求項３の発明によれば、上記アド
レス生成手段は、書き込み動作時と読み出し動作時とを
判別する判別手段を有し、上記アドレス変換器は上記判
別手段の判別結果に応じて上記書き込み動作時の処理動
作を行うので、メモリボード上の記憶情報を確実に保護
することができるという効果がある。

【００３３】また、請求項４の発明によれば、上記判別
手段は、上記アドレスラインに出力されているアドレス
データの上位ビット群と基準値を比較する比較器と、該
比較器の比較結果と上記プロセッサからのアクセスが読
み出しか書き込みかを示す信号に基づいて検出結果を出
力する検出器とを有するので、メモリボード上の記憶情
報の保護に寄与できるという効果がある。

【００３４】また、請求項５の発明によれば、上記検出
器は、上記アクセスが読み出しか書き込みかを示す信号
が第１の論理レベルの場合、および該読み出しか書き込
みかを示す信号が第２の論理レベルで且つ上記比較器か
ら出力される信号レベルが第２の論理レベルの場合は第
２の論理レベルを、それ以外の場合は第１の論理レベル
をそれぞれ検出結果として出力するので、確実に書き込
み動作時の処理動作を行うことができるという効果があ
る。

【００３５】また、請求項６の発明によれば、上記アド
レス変換器は、上記検出器から出力される信号レベルが
第１の論理レベルの場合は、上記アドレスラインに出力
されているアドレスデータの内、所定のビット群を特定
の値に変換して出力し、第２の論理レベルの場合は上記
アドレスラインに出力されているアドレスデータをその
まま出力するので、メモリボード上の記憶情報の保護、
円滑な情報交換に寄与できるという効果がある。

【００３６】また、請求項７の発明によれば、上記アド
レス変換器で特定の値に変換する上記所定のビット群を
書き換え可能な記憶手段を備えたので、システムの種類
や変更に応じて所定領域を任意に変更でき、それだけシ
ステムの汎用性を拡大することができるという効果があ
る。

【００３７】さらに、請求項８の発明によれば、上記記
憶手段としてＰＬＤを用いたので、システムの汎用性の
拡大に寄与できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す構成図であ
る。

【図２】 この発明の実施の形態１のメモリボードにお
ける記憶領域のアドレスマップを示す図である。

【図３】 この発明の実施の形態１の要部を示す構成図
である。

【図４】 この発明の実施の形態２の要部を示す構成図
である。

【図５】 従来のマルチプロセッサシステムを示す構成
図である。

【符号の説明】

２ メモリボード、３，５１ システムバス、１０Ａ〜
１０Ｆ ＣＰＵボード、４０ プロセッサ（ＣＰＵ）、
４４ 比較器、４６ 検出器、４８，４８Ａアドレス変
換器、５０ レジスタ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の中央処理ボードとメモリボードを
   システムバスで結合し、上記メモリボード内の記憶情報
   を上記中央処理ボード間で共有して情報交換を行うマル
   チプロセッサシステムにおいて、 各中央処理ボード毎に書き込みを許可された領域のみを
   アクセスするアドレスデータを生成するアドレス生成手
   段を備え、 該アドレス生成手段からのアドレスデータに基づいて当
   該中央処理ボードの情報を上記メモリボードの所定領域
   に記憶させるようにしたことを特徴とするマルチプロセ
   ッサシステム。
2. 【請求項２】 上記アドレス生成手段は、アドレスライ
   ンにアドレスデータを出力すると共にアクセスが読み出
   しか書き込みかを示す信号を出力するプロセッサと、書
   き込み動作時に上記アドレスラインに出力されているア
   ドレスデータの内、所定のビット群を特定の値に変換す
   るアドレス変換器とを有することを特徴とする請求項１
   記載のマルチプロセッサシステム。
3. 【請求項３】 上記アドレス生成手段は、書き込み動作
   時と読み出し動作時とを判別する判別手段を有し、上記
   アドレス変換器は上記判別手段の判別結果に応じて上記
   書き込み動作時の処理動作を行うことを特徴とする請求
   項２記載のマルチプロセッサシステム。
4. 【請求項４】 上記判別手段は、上記アドレスラインに
   出力されているアドレスデータの上位ビット群と基準値
   を比較する比較器と、該比較器の比較結果と上記プロセ
   ッサからのアクセスが読み出しか書き込みかを示す信号
   に基づいて検出結果を出力する検出器とを有することを
   特徴とする請求項３記載のマルチプロセッサシステム。
5. 【請求項５】 上記検出器は、上記アクセスが読み出し
   か書き込みかを示す信号が第１の論理レベルの場合、お
   よび該読み出しか書き込みかを示す信号が第２の論理レ
   ベルで且つ上記比較器から出力される信号レベルが第２
   の論理レベルの場合は第２の論理レベルを、それ以外の
   場合は第１の論理レベルをそれぞれ検出結果として出力
   することを特徴とする請求項４記載のマルチプロセッサ
   システム。
6. 【請求項６】 上記アドレス変換器は、上記検出器から
   出力される信号レベルが第１の論理レベルの場合は、上
   記アドレスラインに出力されているアドレスデータの
   内、所定のビット群を特定の値に変換して出力し、第２
   の論理レベルの場合は上記アドレスラインに出力されて
   いるアドレスデータをそのまま出力することを特徴とす
   る請求項５記載のマルチプロセッサシステム。
7. 【請求項７】 上記アドレス変換器で特定の値に変換す
   る上記所定のビット群を書き換え可能な記憶手段を備え
   たことを特徴とする請求項２〜６のいずれかに記載のマ
   ルチプロセッサシステム。
8. 【請求項８】 上記記憶手段としてＰＬＤを用いたこと
   を特徴とする請求項７記載のマルチプロセッサシステ
   ム。