JP3202700B2 - 信号処理装置 - Google Patents

信号処理装置

Info

Publication number
JP3202700B2
JP3202700B2 JP31694198A JP31694198A JP3202700B2 JP 3202700 B2 JP3202700 B2 JP 3202700B2 JP 31694198 A JP31694198 A JP 31694198A JP 31694198 A JP31694198 A JP 31694198A JP 3202700 B2 JP3202700 B2 JP 3202700B2
Authority
JP
Japan
Prior art keywords
memory
block
register
lsi
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31694198A
Other languages
English (en)
Other versions
JP2000132430A (ja
Inventor
泰志 上田
隆弘 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP31694198A priority Critical patent/JP3202700B2/ja
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to KR1020007004250A priority patent/KR100343765B1/ko
Priority to IDW20000701A priority patent/ID23899A/id
Priority to PCT/JP1999/005744 priority patent/WO2000023895A1/en
Priority to CN99801410A priority patent/CN1125400C/zh
Priority to US09/509,520 priority patent/US6473841B1/en
Priority to TW088118138A priority patent/TW448357B/zh
Publication of JP2000132430A publication Critical patent/JP2000132430A/ja
Application granted granted Critical
Publication of JP3202700B2 publication Critical patent/JP3202700B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/3476—Data logging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3636—Software debugging by tracing the execution of the program
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/366—Software debugging using diagnostics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Storage Device Security (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ内にメモリ
を内蔵する信号処理装置に関するものである。
【０００２】
【従来の技術】従来の信号処理装置は、システムに障害
が発生した際、システム動作にともないバスに出現する
データやアドレス等のバス情報を、障害の解析データと
して利用するためにロジックアナライザ等の解析装置を
用いて格納したり、特開平６−１８７２５６号公報に記
載されているようなトレース機構をシステムに付加して
いる。
【０００３】
【発明が解決しようとする課題】しかしながら近年の半
導体技術の発展により様々な機能ブロックとメモリが１
つのチップに大規模に集積されたＬＳＩが開発されてお
り、上記従来の信号処理装置の構成ではＬＳＩ外部にメ
モリインターフェース信号が出力されていないため、解
析装置を接続することは不可能であり、障害発生時に動
作解析に必要な情報を得ることができないという問題点
がある。また、トレース機構をＬＳＩ内部に付加するこ
とは、障害解析専用の制御回路や専用のトレースメモリ
が必要となり、ＬＳＩの面積の増大、コストの増大を招
くという問題点がある。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の信号処理装置は、ＬＳＩ内部にメモリとそ
のメモリをアクセスする複数のブロックを保有する信号
処理装置において、前記メモリアクセスブロックから出
力される各メモリ使用要求信号を入力してメモリの使用
権を調停し、メモリをアクセスする調停ブロックと、前
記調停結果をもとにメモリのアクセス履歴を前記メモリ
内に格納するためのメモリ要求信号を出力し、かつ、こ
のアクセス履歴の前記メモリ内への格納の開始および終
了と格納する内容を制御するトレース制御ブロックとを
備えたものであり、障害解析専用の制御回路や専用のト
レースメモリを別途必要とせず、障害発生時に原因解析
に必要な情報を容易に得ることができるものである。
【０００５】
【発明の実施の形態】本発明の請求項１に記載の発明
は、ＬＳＩ内部にメモリとそのメモリをアクセスする複
数のブロックを保有する信号処理装置において、前記メ
モリアクセスブロックから出力される各メモリ使用要求
信号を入力してメモリの使用権を調停し、メモリをアク
セスする調停ブロックと、前記調停結果をもとにメモリ
のアクセス履歴を前記メモリ内に格納するためのメモリ
要求信号を出力し、かつ、このアクセス履歴の前記メモ
リ内への格納の開始および終了と格納する内容を制御す
るトレース制御ブロックとを備えた信号処理装置であ
り、トレース制御ブロックは、アクセス履歴をメモリに
トレース処理を実施する際に必要なアクセス履歴の格納
の開始および終了と格納する内容を制御するという作用
を有する。
【０００６】本発明の請求項２に記載の発明は、トレー
ス制御ブロック内に、書き換え可能なレジスタを備え、
ＬＳＩ外部から前記レジスタに対する設定によりアクセ
ス履歴を格納するメモリアクセスブロックを選択する請
求項１記載の信号処理装置であり、ＬＳＩ外部から書き
換え可能なレジスタに所定の設定をすることにより、ア
クセス履歴を格納するメモリアクセスブロックを外部か
ら自由に選択できるという作用を有する。
【０００７】本発明の請求項３に記載の発明は、トレー
ス制御ブロック内に、書き換え可能なレジスタを備え、
ＬＳＩ外部から前記レジスタに対して設定した値と格納
するアクセス履歴とが一致した時に、ＬＳＩ外部からの
設定された特定期間の後にＬＳＩ外部にトリガ信号を出
力する請求項１記載の信号処理装置であり、ＬＳＩ外部
に出力したトリガ信号は、外部の測定機器の動作開始ま
たは動作終了をさせ、トレース処理と同期したＬＳＩ外
部の信号も容易に確認できるという作用を有する。
【０００８】本発明の請求項４に記載の発明は、トレー
ス制御ブロック内に、書き換え可能なレジスタを備え、
ＬＳＩ外部から前記レジスタに対して設定した値と格納
するアクセス履歴とが一致した時に、ＬＳＩ外部からの
設定された特定期間の後に格納機能を開始する請求項１
記載の信号処理装置であり、ＬＳＩ外部からの設定され
た特定期間の後に格納機能を開始することにより、特定
のアクセス履歴のメモリへのトレース処理を起点とし
て、それ以降のトレース処理を残すことが可能となり、
例えば、問題の原因解析において、問題発生の引き金と
なるアクセスが分かっている場合、そのアクセスを設定
することにより容易に原因解析が可能になるという作用
を有する。
【０００９】本発明の請求項５に記載の発明は、トレー
ス制御ブロック内に、書き換え可能なレジスタを備え、
ＬＳＩ外部から前記レジスタに対して設定した値と格納
するアクセス履歴とが一致した時に、ＬＳＩ外部からの
設定された特定期間の後に格納機能を終了する請求項１
記載の信号処理装置であり、ＬＳＩ外部からの設定され
た特定期間の後に格納機能を終了することにより、特定
のアクセス履歴のメモリへのトレース処理を終点とし
て、それ以前のトレース処理を残すことが可能となり、
例えば、問題の原因解析において、問題発生後のアクセ
スが分かっている場合、そのアクセスを設定することに
より容易に原因解析が可能になるという作用を有する。
【００１０】本発明の請求項６に記載の発明は、トレー
ス制御ブロック内に、書き換え可能なレジスタを備え、
ＬＳＩ外部から前記レジスタに対する設定によりアクセ
ス履歴を格納するメモリ内の格納開始位置を変更する請
求項１記載の信号処理装置であり、ＬＳＩ外部から書き
換え可能なレジスタに対する設定によりアクセス履歴を
格納するメモリ内の格納開始位置を自由に設定できるの
で、メモリ内のあらゆる領域を、アクセス履歴を格納す
る領域として設定でき、メモリ内のアクセス履歴格納領
域をトレース以外の通常機能のために極力小さくするこ
とや、問題発生時の必要なトレース格納量に応じて格納
開始位置を変更できるという作用を有する。
【００１１】本発明の請求項７に記載の発明は、トレー
ス制御ブロック内に、書き換え可能なレジスタを備え、
ＬＳＩ外部から前記レジスタに対する設定によりアクセ
ス履歴を格納するメモリ内の格納終了位置を変更する請
求項１記載の信号処理装置であり、ＬＳＩ外部から書き
換え可能なレジスタに対する設定によりアクセス履歴を
格納するメモリ内の格納終了位置を自由に設定できるの
で、メモリ内のあらゆる領域を、アクセス履歴を格納す
る領域として設定でき、メモリ内のアクセス履歴格納領
域をトレース以外の通常機能のために極力小さくするこ
とや、問題発生時の必要なトレース格納量に応じて格納
終了位置を変更できるという作用を有する。
【００１２】以下、本発明の信号処理装置の実施の形態
について図面を用いて説明する。 （実施の形態）図１は本発明の信号処理装置の実施の形
態における電気的ブロック図、図２は上記図１の一部詳
細電気的ブロック図であり、図１において、１００は信
号処理装置、１１０は信号処理装置１００を外部から制
御するマイクロコンピュータ（以下マイコンと記す）、
１２０は信号処理装置１００内において、内蔵メモリ１
６０をリードまたはライトするメモリアクセスブロック
Ａ、１３０は同じくメモリアクセスブロックＢ、１４０
は同じくメモリアクセスブロックＣ、１５０は信号処理
装置１００内において、メモリアクセスブロックＡ１２
０、メモリアクセスブロックＢ１３０、メモリアクセス
ブロックＣ１４０からの各メモリアクセス要求をもとに
メモリの使用権を調停し、内蔵メモリ１６０にアクセス
する調停ブロック、１７０は信号処理装置１００内にお
いて、調停ブロック１５０の調停結果をもとにメモリア
クセス履歴を内蔵メモリ１６０に格納するための制御を
行うトレース制御ブロックであり、図２において、２０
０は、トレース制御ブロック１７０内において、メモリ
アクセス履歴を格納するための制御信号を生成する制御
ブロック、２１０、２３０、２５０、２７０、２８０、
２９０は、トレース制御ブロック１７０内において、マ
イコン１１０によってマイクロコンピュータアドレスバ
ス１１１、マイクロコンピュータデータバス１１２を用
いて初期設定が行われるトレース選択レジスタ、比較デ
ータレジスタ、格納開始タイミングレジスタ、格納終了
タイミングレジスタ、格納開始場所レジスタ、格納終了
場所レジスタ、２２０は、トレース制御ブロック１７０
内において、アクセス履歴データを生成するためのアク
セス履歴生成ブロック、２４０はアクセス履歴生成ブロ
ック２２０内の比較回路、２６０はアクセス履歴生成ブ
ロック２２０内のカウンタである。
【００１３】以下、本実施の形態の動作説明をより具体
的にするために、内蔵メモリ１６０のアドレスＡＡＡか
らＢＢＢまでの領域に、メモリアクセスブロックＢ１３
０が動作を開始してからメモリアクセスブロックＡ１２
０がアドレスＣＣＣにデータＤＤＤをライト後、ＥＥＥ
カウントまでのメモリアクセスブロックＣ１４０のアク
セス履歴を格納し、メモリアクセスブロックＣ１４０が
アドレスＦＦＦにデータＧＧＧをライトした時に外部ト
リガ信号を発生させる場合について記す。
【００１４】また、ここで言うアクセス履歴とはアクセ
スブロック名、アクセスの種類、メモリアドレス、メモ
リデータのことである。
【００１５】次に、本実施の形態の動作を説明する。内
蔵メモリ１６０のアクセスが開始される前に、まず、書
き換え可能な各種レジスタにマイコン１１０によって初
期設定が行われる。
【００１６】ここでは、トレース選択レジスタ２１０に
はアクセスブロック名としてメモリアクセスブロックＣ
１４０と、アクセスの種類としてリードあるいはライト
と、履歴データとしてメモリアドレスとメモリデータと
がそれぞれ設定され、比較データレジスタ２３０には比
較ブロック名としてメモリアクセスブロックＣ１４０
と、アクセスの種類としてライトと、比較アドレスとし
てＦＦＦと、比較データとしてＧＧＧとがそれぞれ設定
され、格納開始タイミングレジスタ２５０には格納開始
タイミングブロック名としてメモリアクセスブロックＢ
１３０と、アクセスの種類としてリードあるいはライト
と、格納開始タイミングアドレスとして全てと、格納開
始タイミングデータとして全てと、格納開始タイミング
として０カウントとがそれぞれ設定され、格納終了タイ
ミングレジスタ２７０には格納終了タイミングブロック
名としてメモリアクセスブロックＡ１２０と、アクセス
の種類としてライトと、格納終了タイミングアドレスと
してＣＣＣと、格納終了タイミングデータとしてＤＤＤ
と、格納終了タイミングとしてＥＥＥとがそれぞれ設定
され、格納開始場所レジスタ２８０には格納開始アドレ
スとしてＡＡＡが設定され、格納終了場所レジスタ２９
０には格納終了アドレスとしてＢＢＢが設定される。
【００１７】次に、上記の初期設定後、システムが動作
を開始し、メモリアクセスブロックＡ１２０がメモリ使
用要求信号１２１を、メモリアクセスブロックＢ１３０
がメモリ使用要求信号１３１を、メモリアクセスブロッ
クＣ１４０がメモリ使用要求信号１４１をそれぞれ調停
ブロック１５０に送出する。調停ブロック１５０は要求
信号の受付優先順位を判断して順位の高いメモリアクセ
スブロックに対してメモリ使用要求信号が受け付けられ
たことを意味するメモリ使用承認信号を当該メモリアク
セスブロックに返送する。ここでは、上記の受付優先順
位をメモリアクセスブロックＡ１２０＞メモリアクセス
ブロックＢ１３０＞メモリアクセスブロックＣ１４０と
すると、調停ブロック１５０はメモリ使用承認信号１２
２をメモリアクセスブロックＡ１２０に返送し、メモリ
コントロール信号１５１、メモリアドレスバス１５２、
メモリデータバス１５３を用いてメモリアクセスブロッ
クＡ１２０の内蔵メモリ１６０へのアクセスは行われ
る。この時、調停ブロック１５０によりトレース制御ブ
ロック１７０に調停結果信号１７３と調停結果アドレス
バス１７４と調停結果データバス１７５が出力され、調
停ブロック１５０より出力されたこれらの情報はトレー
ス制御ブロック１７０のアクセス履歴生成ブロック２２
０内の比較回路２４０において、格納開始タイミングデ
ータバス２５１のデータと一致しているかの確認を行な
い、ここでは、格納開始タイミングデータバス２５１に
おける格納開始タイミングブロック名はメモリアクセス
ブロックＢ１３０であり一致が見られないので、トレー
ス処理は実行されない。
【００１８】メモリ使用要求が承認されたメモリアクセ
スブロックＡ１２０がメモリ使用要求信号１２１を取り
下げた後、調停ブロック１５０は次に受付優先順位の高
いメモリアクセスブロックＢ１３０のメモリ使用要求信
号１３１を受け付け、メモリ使用承認信号１３２をメモ
リアクセスブロックＢ１３０に返送し、メモリアクセス
ブロックＢ１３０の内蔵メモリ１６０へのアクセスは行
われる。この時も前記同様、調停ブロック１５０により
トレース制御ブロック１７０に調停結果信号１７３と調
停結果アドレスバス１７４と調停結果データバス１７５
が出力され、調停ブロック１５０により出力されたこれ
らの情報はトレース制御ブロック１７０のアクセス履歴
生成ブロック２２０内の比較回路２４０において、格納
開始タイミングデータバス２５１のデータと一致してい
るかの確認を行う。この場合、格納開始タイミングデー
タバス２５１はメモリアクセスブロックＢ１３０がリー
ドあるいはライトと設定されているため、一致を検出す
る（この場合は、アドレスとデータの設定がされていな
いので、調停結果アドレスバス１７４と調停結果データ
バス１７５の比較は行わない）。一致を検出すると、同
じくアクセス履歴生成ブロック２２０内のカウンタ２６
０が起動される。しかし、上記一致が検出されてもこの
場合も、トレース選択レジスタ２１０に設定されたトレ
ース処理の対象はメモリアクセスブロックＣ１４０であ
るので、トレース処理は行われない。
【００１９】メモリ使用要求が承認されたメモリアクセ
スブロックＢ１３０がメモリ使用要求信号１３１を取り
下げた後、調停ブロック１５０は次に受付優先順位の高
いメモリアクセスブロックＣ１４０のメモリ使用要求信
号１４１を受け付け、メモリ使用承認信号１４２をメモ
リアクセスブロックＣ１４０に返送し、メモリアクセス
ブロックＣ１４０の内蔵メモリ１６０へのアクセスは行
われる。この時も前記同様、調停ブロック１５０により
トレース制御ブロック１７０に調停結果信号１７３と調
停結果アドレスバス１７４と調停結果データバス１７５
が出力される。すでに、トレース制御ブロック１７０の
アクセス履歴生成ブロック２２０内の比較回路２４０に
おいて、格納開始タイミングデータバス２５１との一致
は検出できているので、以降はトレース選択データバス
２１１と調停結果信号１７３の一致を検出する。設定さ
れた値（本実施の形態では設定値が０であるため直ちに
トレースが開始される）だけ一致をカウントすると、そ
れ以降一致がとれる度にアクセス履歴生成ブロック２２
０において、調停結果信号１７３と調停結果アドレスバ
ス１７４と調停結果データバス１７５よりトレース制御
信号２２１と履歴データバス２２２を生成し、制御ブロ
ック２００に送出する。制御ブロック２００は送出され
たトレース制御信号２２１と履歴データバス２２２をも
とに、アクセス履歴をトレースするためにトレース用メ
モリ使用要求信号１７１と調停用データバス１０２を送
出する。
【００２０】また、同時に、格納開始場所データバス２
８１より算出したアドレスＡＡＡを調停用アドレスバス
１０１に送出する。このアドレスは格納終了場所データ
バス２９１のアドレスＢＢＢまでインクリメントされ、
再び格納開始場所データバス２８１のアドレスＡＡＡに
初期化される。調停ブロック１５０においてトレース用
メモリ使用要求信号１７１も他の要求信号と同様に調停
され、メモリ使用権が承認されると、調停ブロック１５
０よりトレース用メモリ使用承認信号１７２が制御ブロ
ック２００に返送される。制御ブロック２００はトレー
ス用メモリ使用承認信号１７２を受け取ることにより、
アクセス履歴がトレースされたと認識し、トレース用メ
モリ使用要求信号１７１を取り下げる。
【００２１】上記の動作を繰り返しながら、以降メモリ
アクセスブロックＣ１４０のアクセスが行われる度に履
歴データの内蔵メモリ１６０へのトレースが行われてい
くが、同時に比較回路２４０において調停結果信号１７
３と調停結果アドレスバス１７４と調停結果データバス
１７５が格納終了タイミングデータバス２７１のデータ
と一致しているかの確認を行う。メモリアクセスブロッ
クＡ１２０がアドレスＣＣＣにデータＤＤＤをライトし
た時に一致を検出し、再びカウンタ２６０が起動され
る。起動後、トレース選択データバス２１１と調停結果
信号１７３の一致をＥＥＥカウントすると、それ以降の
履歴データのトレースを終了する。
【００２２】また、比較回路２４０において調停結果信
号１７３と調停結果アドレスバス１７４と調停結果デー
タバス１７５が比較データバス２３１のデータと一致し
ているかの確認を常時行い、一致を検出する度にトリガ
信号１７６を出力する。
【００２３】なお、以上の説明では、１個のメモリアク
セスブロックのアクセス履歴データのトレース例で説明
したが、複数個のメモリアクセスブロックの同時トレー
スでも可能である。
【００２４】
【発明の効果】以上のように本発明のＬＳＩにメモリが
内蔵された信号処理装置によれば、システム中にアクセ
ス履歴データ専用のトレースメモリを持つことなく、ト
レース制御ブロックのような小規模な制御回路の追加
で、障害発生時の動作解析に必要な情報をメモリバスの
負荷を高めることなく、トレース処理を行っていない時
と同じ条件で得ることができるため、障害発生の再現も
容易で、原因解析がスムーズにできるという有利な効果
が得られる。
【図面の簡単な説明】
【図１】本発明の信号処理装置の実施の形態における電
気的ブロック図
【図２】図１の一部詳細電気的ブロック図
【符号の説明】
１００ 信号処理装置 １０１ 調停用アドレスバス １０２ 調停用データバス １１０ マイクロコンピュータ（マイコン） １１１ マイクロコンピュータアドレスバス １１２ マイクロコンピュータデータバス １２０ メモリアクセスブロックＡ １２１，１３１，１４１ メモリ使用要求信号（属性情
報も含む） １２２，１３２，１４２ メモリ使用承認信号 １３０ メモリアクセスブロックＢ １４０ メモリアクセスブロックＣ １５０ 調停ブロック １５１ メモリコントロール信号 １５２ メモリアドレスバス １５３ メモリデータバス １６０ 内蔵メモリ １７０ トレース制御ブロック １７１ トレース用メモリ使用要求信号 １７２ トレース用メモリ使用承認信号 １７３ 調停結果信号（属性情報も含む） １７４ 調停結果アドレスバス １７５ 調停結果データバス １７６ トリガ信号 ２００ 制御ブロック ２１０ トレース選択レジスタ ２１１ トレース選択データバス ２２０ アクセス履歴生成ブロック ２２１ トレース制御信号 ２２２ 履歴データバス ２３０ 比較データレジスタ ２３１ 比較データバス ２４０ 比較回路 ２５０ 格納開始タイミングレジスタ ２５１ 格納開始タイミングデータバス ２６０ カウンタ ２７０ 格納終了タイミングレジスタ ２７１ 格納終了タイミングデータバス ２８０ 格納開始場所レジスタ ２８１ 格納開始場所データバス ２９０ 格納終了場所レジスタ ２９１ 格納終了場所データバス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−82344（ＪＰ，Ａ) 特開 昭63−25742（ＪＰ，Ａ) 特開 平11−242637（ＪＰ，Ａ) 特公 平７−50452（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 - 11/36 G06F 12/16 G06F 15/16 - 15/177

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＬＳＩ内部にメモリとそのメモリをアク
    セスする複数のブロックを保有する信号処理装置におい
    て、前記メモリアクセスブロックから出力される各メモ
    リ使用要求信号を入力してメモリの使用権を調停し、メ
    モリをアクセスする調停ブロックと、前記調停結果をも
    とにメモリのアクセス履歴を前記メモリ内に格納するた
    めのメモリ要求信号を出力し、かつ、このアクセス履歴
    の前記メモリ内への格納の開始および終了と格納する内
    容を制御するトレース制御ブロックとを備えた信号処理
    装置。
  2. 【請求項２】 トレース制御ブロック内に、書き換え可
    能なレジスタを備え、ＬＳＩ外部から前記レジスタに対
    する設定によりアクセス履歴を格納するメモリアクセス
    ブロックを選択する請求項１記載の信号処理装置。
  3. 【請求項３】 トレース制御ブロック内に、書き換え可
    能なレジスタを備え、ＬＳＩ外部から前記レジスタに対
    して設定した値と格納するアクセス履歴とが一致した時
    に、ＬＳＩ外部からの設定された特定期間の後にＬＳＩ
    外部にトリガ信号を出力する請求項１記載の信号処理装
    置。
  4. 【請求項４】 トレース制御ブロック内に、書き換え可
    能なレジスタを備え、ＬＳＩ外部から前記レジスタに対
    して設定した値と格納するアクセス履歴とが一致した時
    に、ＬＳＩ外部からの設定された特定期間の後に格納機
    能を開始する請求項１記載の信号処理装置。
  5. 【請求項５】 トレース制御ブロック内に、書き換え可
    能なレジスタを備え、ＬＳＩ外部から前記レジスタに対
    して設定した値と格納するアクセス履歴とが一致した時
    に、ＬＳＩ外部からの設定された特定期間の後に格納機
    能を終了する請求項１記載の信号処理装置。
  6. 【請求項６】 トレース制御ブロック内に、書き換え可
    能なレジスタを備え、ＬＳＩ外部から前記レジスタに対
    する設定によりアクセス履歴を格納するメモリ内の格納
    開始位置を変更する請求項１記載の信号処理装置。
  7. 【請求項７】 トレース制御ブロック内に、書き換え可
    能なレジスタを備え、ＬＳＩ外部から前記レジスタに対
    する設定によりアクセス履歴を格納するメモリ内の格納
    終了位置を変更する請求項１記載の信号処理装置。
JP31694198A 1998-10-20 1998-10-20 信号処理装置 Expired - Fee Related JP3202700B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP31694198A JP3202700B2 (ja) 1998-10-20 1998-10-20 信号処理装置
IDW20000701A ID23899A (id) 1998-10-20 1999-10-19 Peralatan pemrosesan sinyal
PCT/JP1999/005744 WO2000023895A1 (en) 1998-10-20 1999-10-19 Signal processing apparatus with memory access history storage
CN99801410A CN1125400C (zh) 1998-10-20 1999-10-19 信号处理设备
KR1020007004250A KR100343765B1 (ko) 1998-10-20 1999-10-19 신호처리장치
US09/509,520 US6473841B1 (en) 1998-10-20 1999-10-19 Signal processing apparatus with memory access history storage
TW088118138A TW448357B (en) 1998-10-20 1999-10-20 Signal processing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31694198A JP3202700B2 (ja) 1998-10-20 1998-10-20 信号処理装置

Publications (2)

Publication Number Publication Date
JP2000132430A JP2000132430A (ja) 2000-05-12
JP3202700B2 true JP3202700B2 (ja) 2001-08-27

Family

ID=18082657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31694198A Expired - Fee Related JP3202700B2 (ja) 1998-10-20 1998-10-20 信号処理装置

Country Status (7)

Country Link
US (1) US6473841B1 (ja)
JP (1) JP3202700B2 (ja)
KR (1) KR100343765B1 (ja)
CN (1) CN1125400C (ja)
ID (1) ID23899A (ja)
TW (1) TW448357B (ja)
WO (1) WO2000023895A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3202696B2 (ja) 1998-09-18 2001-08-27 松下電器産業株式会社 信号処理装置
JP2992284B1 (ja) * 1998-10-20 1999-12-20 松下電器産業株式会社 信号処理装置
JP2003006003A (ja) * 2001-06-18 2003-01-10 Mitsubishi Electric Corp Ｄｍａコントローラおよび半導体集積回路
JP3793062B2 (ja) * 2001-09-27 2006-07-05 株式会社東芝 メモリ内蔵データ処理装置
JP4836408B2 (ja) * 2004-03-01 2011-12-14 コニカミノルタビジネステクノロジーズ株式会社 アクセスログ保存システムおよびデジタル複合機
JP4504737B2 (ja) * 2004-05-26 2010-07-14 ルネサスエレクトロニクス株式会社 パフォーマンス・モニタ回路
US7346482B1 (en) * 2005-03-08 2008-03-18 Xilinx, Inc. Shared memory for co-simulation
US7343572B1 (en) 2005-03-31 2008-03-11 Xilinx, Inc. Vector interface to shared memory in simulating a circuit design
US8468283B2 (en) * 2006-06-01 2013-06-18 Telefonaktiebolaget Lm Ericsson (Publ) Arbiter diagnostic apparatus and method
US8880860B2 (en) * 2011-12-02 2014-11-04 Qualcomm Incorporated Methods and apparatus for saving conditions prior to a reset for post reset evaluation
JP5850724B2 (ja) * 2011-12-02 2016-02-03 キヤノン株式会社 データ処理装置およびその制御方法
JP2013191162A (ja) * 2012-03-15 2013-09-26 Ricoh Co Ltd 動作解析装置、画像形成装置、動作解析方法およびプログラム
CN105630714B (zh) * 2014-12-01 2018-12-18 晨星半导体股份有限公司 接口资源分析装置及其方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61262945A (ja) 1985-05-17 1986-11-20 Nec Corp 記憶装置
JPS63229559A (ja) 1987-03-19 1988-09-26 Matsushita Electric Ind Co Ltd 共有メモリのロギング装置
JPH01134541A (ja) * 1987-11-20 1989-05-26 Toshiba Corp 情報処理装置
JPH04127348A (ja) 1990-09-19 1992-04-28 Fujitsu Ltd 共通メモリアクセストレース方式
JPH0750452B2 (ja) * 1992-12-18 1995-05-31 日本電気株式会社 バストレース機構
JPH0863374A (ja) * 1994-08-22 1996-03-08 Toshiba Corp トレース機能内蔵型ｌｓｉ
US6330644B1 (en) * 1994-10-27 2001-12-11 Canon Kabushiki Kaisha Signal processor with a plurality of kinds of processors and a shared memory accessed through a versatile control means
US6314530B1 (en) * 1997-04-08 2001-11-06 Advanced Micro Devices, Inc. Processor having a trace access instruction to access on-chip trace memory
US5944841A (en) * 1997-04-15 1999-08-31 Advanced Micro Devices, Inc. Microprocessor with built-in instruction tracing capability
JPH11242637A (ja) * 1998-02-25 1999-09-07 Matsushita Electric Ind Co Ltd Ｌｓｉ記憶素子監視装置

Also Published As

Publication number Publication date
KR20010031263A (ko) 2001-04-16
WO2000023895A1 (en) 2000-04-27
CN1275219A (zh) 2000-11-29
US6473841B1 (en) 2002-10-29
TW448357B (en) 2001-08-01
CN1125400C (zh) 2003-10-22
JP2000132430A (ja) 2000-05-12
ID23899A (id) 2000-05-25
KR100343765B1 (ko) 2002-07-20

Similar Documents

Publication Publication Date Title
JP3202700B2 (ja) 信号処理装置
JPH06100976B2 (ja) ブレーク点認識装置
US5210847A (en) Noncacheable address random access memory
US5168559A (en) Emulation system capable of complying with microcomputers having different on-chip memory capacities
EP0530816A2 (en) Microprocessor with cache memory and trace analyzer therefor
US7797134B2 (en) System and method for testing a memory with an expansion card using DMA
JP3202696B2 (ja) 信号処理装置
US6917991B2 (en) Method of and system for efficiently tracking memory access by direct memory access controller
US5673419A (en) Parity bit emulator with write parity bit checking
JP2992284B1 (ja) 信号処理装置
JPH0159610B2 (ja)
JP2876909B2 (ja) 割込みエミュレータ
JPS6346460B2 (ja)
JP3166667B2 (ja) エミュレーション用マイクロコンピュータ
JP2581484B2 (ja) データ処理システム
JP3006487B2 (ja) エミュレーション装置
JPH06119258A (ja) 共通バスのトレースマーキング回路
JP2002049504A (ja) フラッシュメモリを含むシステムおよびフラッシュメモリ内蔵ｌｓｉ並びにそれらを用いたデバッグシステム
JP2002091795A (ja) キャッシュ制御装置
JPS59191656A (ja) メモリｉｃシミュレ−タ
JP2002032352A (ja) マルチプロセッサシステム
JPH0679278B2 (ja) マイクロコンピュ−タ開発装置
JPH05158810A (ja) 誤り検出回路
JPH01287741A (ja) レジスタ・アクセス方式
JPH02105241A (ja) メモリ故障検出回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080622

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090622

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110622

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees