JPH0159610B2

JPH0159610B2 -

Info

Publication number: JPH0159610B2
Application number: JP8764181A
Authority: JP
Inventors: Yutaka Murao; Mutsuo Sugawara
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-06-08
Filing date: 1981-06-08
Publication date: 1989-12-19
Also published as: JPS57203161A

Description

【発明の詳細な説明】本発明はプログラム・デバツグを含むモニタリ
ングが良好に行なえるようにした１チツプ・マイ
クロ・コンピユータに関する。近年、マイクロ・コンピユータ（以下マイコン
と称す）の分野では、１チツプのものが大量に出
回つてきた。これは、コストダウンのためには、
１チツプ化が効果的であることと、LSI（大規模
集積回路）の集積能力が向上していることとによ
る。しかして１チツプ・マイコンはCPU（中央処
理装置）内にプログラム・メモリー、データ・メ
モリー等を内蔵するため、従来必要であつたこれ
らメモリーとの間をつなぐ外部バスが必要とな
り、このためこのバスに割当てられていた端子
（ピン）にＩ／Ｏ（入出力）ポートを多数割当てら
れるようになつている。この場合外部バスが使え
ないから、デバツグ等のためのコンソール機能の
実現が困難化される。しかしながら、１チツプ・
マイコンにおいても上記コンソール機能を実現す
るのは必要であるから、何らかの対策を考えなけ
ればならない。本発明は上記実情に鑑みてなされたもので、マ
イコンのコンソール処理にシリアル転送を利用し
かつCPU内部での処理を工夫することにより、
最少のピン数でデバツグを含むモニタリングが行
なえる１チツプ・マイクロ・コンピユータを提供
しようとするものである。以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例を示す構成図である。この
図に示される如くCPU１１は、命令解読及び実
行の中心であるプロセサ部（演算処理部）１２、
その基本タイミング信号φ、CLK等を生成する
タイミング・ジエネレータ１３の他に、１チツプ
マイコンであるため、RAM／ROM（Random
Access Memory及びRead Only Memory）１
４をも内蔵しており、更に以下に述べるデバツグ
等に必要な回路を内蔵している。CPU１１外に
は、コンソール動作をコントロールするコンソー
ル用外部回路１５が設けられ、この回路１５より
のシリアル・データはデータ転送兼割込み要求ラ
インSIN（SITRQ）より送出されて、シリアル・
データを受信するためのシフトレジスタ１６に入
力され、正常なフオーマツトで正しく入力された
場合、コントロール部１７でDA（データ・アベ
イラブル）＝１、FE（フレーミング・エラー）＝０
のフラグが立てられる。この時アンド・ゲート１
８と擬似命令発生ロジツク１９とにより、コンソ
ール・ステートカウンタ２０の値に従つて、擬似
命令の発生／不発生がコントロールされる。この
擬似命令の発生は、通常の命令実行の区切り、或
いはCPUホールト（HaIt）時の定期的タイミン
グで発生可能となる。上記擬似命令発生ロジツク
１９では、アドレス・ストツプ・イネーブル信号
ASTP−ENBもコントロールされ、この回路例
が第４図に示される。上記ロジツク１９内の擬似
命令発生部２１は、基本的には入力３本のデコー
ダであり、ゲート１８の出力SIDAとコンソー
ル・ステート・カウンタ２０の値とによつて、擬
似命令となるバス・データBUS−DATA、擬似
命令の発生をじ許可する信号BUS−ENBがつく
られ、また信号SIDAと、OH（Operation or
HaIt）信号の立上り時に発生する信号OH₁との
論理積をとるアンドゲート２２によつて、アドレ
ス・ストツプ・イネーブル信号ASTP−ENBを
出力するフリツプ・フロツプ２３のセツト信号が
つくられる。インバータ２４はフリツプ・フロツ
プ２３のリセツト用である。上記信号BUS−
ENBが“１”になると、上述した一定のセン
ス・タイミングで、アンド・ゲート２５によりド
ライバ２６がイネーブルされ、バスデータBUS
−DTTAが内部バス２７上にのせられる。この
バス２７上にのせられたデータは、インストラク
シヨンとしてプロセツサ部１２内のインストラク
シヨン・レジスタにしまわれる。この時当然なが
ら、通常の命令フエツチは禁止される。この例で
は、コンソール・ステート・カウンタ２０の値が
“１”及び“２”の時のみ前記擬似命令が発生さ
れ、その内容はそれぞれ次の(イ)、(ロ)のようなもの
である。 (イ) 擬似セーブ命令（データ掃出し命令）（ステ
ートつまりカウンタ２０の値が“１”の時）：
プロセツサ部１２のプログラム・カウンタ
（PCと略す）２８、コンデイシヨン・コード・
レジスタ（CCRと略す）、アキユミユレータ
（Ａと略す）（図示せず）のデータを、この順に
シフトレジスタ２９のシリアル・データ出力ラ
インSOUTに出力する。その後シフトレジス
タ１６の内容をメモリーアドレスと見なし、こ
のメモリーアドレスから読出したデータを出力
ラインSOUTに出力する。 (ロ) 擬似リストア命令（データ取込み命令）（ス
テートつまりカウンタ２０の値が“２”の
時）：上記(イ)項の場合とは逆に、入力ライン
SINよりシフトレジスタ１６に入力したデータ
を、順に前記PC，CCR，Ａに格納する。その
後シフトレジスタ１６に入つたデータをメモリ
ーアドレスのデータとみなすことにより、メモ
リー１４への書込みを行なう。ただし、上記命令(イ)、(ロ)はあくまでも一例であ
り、命令の実行内容は各システムに最適なものを
選べばよい。またこの例ではデータの同期転送を
仮定しており、その同期クロツクが前記CLKで
ある。クロツク・コントロール部３０では、クロ
ツク信号CLKにより２つのシフトレジスタ１６，
２９のシフト・イン・クロツクCLKIとシフト・
アウト・クロツクCLKOがつくられている。
CPU１１からの送信データは、外部にシリア
ル・データを送信するためのシフトレジスタ２９
に内部バス２７より書込まれると、自動的にシフ
トレジスタ２９の内容が出力ラインSOUT上に、
一定のフオーマツトに従つてのせられる。上記コンソール処理の制御状態が、現在どこに
あるかを表示／コントロールするものとして上記
コンソール・ステート・カウンタ２０が用いら
れ、その動作は第２図に示されている。このカウ
ンタ２０は２つのリセツト入力R₁，R₂（いずれで
もリセツト可能）をもち、それぞれリセツト信号
RESET、信号OH₁が入力されている。信号
RESETは、CPU１１全体のリセツト信号（イニ
シヤライズ）でもあり、パワー・オン時等にアク
テイブになる。信号OH₁は第２図ｂに示れる如
く実際のOH信号（実効OH信号）OH_effの立上り
で、一定のパルス幅だけアクテイブになり、信号
OH_effの立上りを意味する。カウンタ２０のカウ
ント・アツプ用クロツクは、信号OH_effの立下り
時に発生する信号OH₂とコントロール部１７か
らの信号DAとの論理和で得られ、ゲート３１は
そのためのノア・ゲートである。信号DAは、上
述した通り外部よりデータを受信したことを示
し、この信号DAは、シフトレジスタ１６からメ
モリーアドレスが読出されると零にクリアされ
る。また第２図ａに示される如くカウンタ２０
は、カウンタ値“３”で飽和するようになつてお
り、ゲート３２はそのためのものである。このカ
ウンタ飽和機能は、後述するようにレジスタ及び
メモリーのデータ書込み時に必要となるもので、
多種のデータが入力ラインSINから送られてきた
時に、いろいろカウントアツプしないためのもの
である。第１図のゲート３３，３４、デイレイ３
５、インバータ３６は信号OH₁，OH₂を得るた
めのものである。後述のアドレス・ストツプ機能を実現するた
め、CPU１１の内部に、内部OH信号である
OH_iotを得るコンパレータ３７を具備している。
実効的なOH信号OH_effは、外部OH信号をOH_ext
とすると OH_eff＝OH_iot・OH_ext ……(1) と表わせる。これはOH_iot＝１（_ext＝０）でか
つOH_ext＝１（_ext＝０）の時、OH_eff＝１つま
り高レベルでプロセツサ部１２（実質的にCPU
１１）をオペレーシヨン状態とし、一方OH_eff＝
０つまり低レベルとなつた時プロセツサ部１２を
ホールト状態とすることを意味する。信号OH_iot
のためにフリツプフロツプ３８が設けられ、この
フリツプフロツプ３８は２つのセツト入力S₁，S₂
（いずれによつてもセツト可能）と１つのリセツ
ト入力Ｒとを有する。セツト入力S₁とS₂には、そ
れぞれCPUリセツト信号である信号RESETと、
CPU内部で生成されるコントロール信号である
ISETが入力されている。この信号ISETは第３図
に示される如く生成される。即ち第３図ａに示さ
れる如く信号ISETは、アンドゲート３９、デイ
レイ４０により、OH_iot・SIDAがデイレイされ
た信号であり、この信号でフリツプフロツプ３８
による信号OH_iotのセツト、信号SIDAのクリア
が行なわれる。これを第３図ｂで更に詳述すれ
ば、信号OH_iotが低レベルの時（後述のアドレ
ス・ストツプがかかつた時）でかつ信号SIDAが
立上つた時（入力ラインSINからデータが入つた
時）信号ISET₀を出し、この信号を遅らせて信号
ISETとし、この信号OH_iotを高レベル、信号
SIDAを低レベルとするものである。更に信号
ISETは、、第５図に示される後述の信号
TRQACKもクリアする。一方、フリツプフロツ
プ３８のリセツト入力Ｒにはアンドゲート４１の
出力がつながれる。このゲート４１では、プログ
ラム・カウンタ２８とシフトレジスタ１６とのデ
ータ比較結果であるコンパレータ３７の出力
EQU（一致信号）とアドレス・ストツプ・イネー
ブル信号ASTP−ENBとのアンドが、内部基本
クロツクφでセンスされている。即ちこれらによ
り、アドレス一致が検出された時信号OH_iotをリ
セツト、つまりフリツプフロツプ３８のリセツト
入力Ｒが“１”で出力が“１”となつて、
MOSトランジスタ４２がオン、従つて実効OH
信号OH_effが“０”（低レベル）でCPU１１はホ
ールト状態（アドレス・ストツプ実行）となる。
信号OH_effの出力端には、トランジスタ４２に対
しバイポーラ・トランジスタ４５がCPU外部で
並列接続され、また信号OH_effの出力端は抵抗４
６を介して5V電源に接続される。トランジスタ
４５はコンソール用外部回路１５側から、信号
OH_extで制御される。またコンソール用外部回路１５とのハンド・シ
エイキングのために、信号TRQACKを得るフリ
ツプフロツプ４３が用意されている。このフリツ
プフロツプ４３は第５図に示されるように３つの
リセツト入力R₁，R₂，R₃（いずれによつてもリセ
ツト可能）と１つのセツト入力Ｓを有する。リセ
ツト入力R₁，R₂及びR₃には、それぞれ信号
ISET，ICLR及びCPUリセツト信号である信号
RESETが入力される。信号ISETは既に述べた
通りであり、信号ICLRは擬似命令の処理の一環
として出力される。アンド・ゲート４４の入力に
は、信号SIDAと、シフトレジスタ２９が空か否
かを示す信号TRBE（トランスミツシヨン・バツ
フア・エンプテイ）が与えられ、ゲート４４の出
力はフリツプフロツプ４３のセツトＳの入力とな
る。上記第５図の回路によれば、信号TRQACK
が“１”（高レベル）の時、出力ラインSOUTか
ら出力されるデータが所期のデータであると知る
ことができ、またCPU動作がとこまで進行した
か等のモニタリングとか、入力ラインSINのデー
タ転送制御が行なえる。しかして、プログラム・デバツグに要求される
コンソール機能は、下記の(a)〜(d)の機能である。 (a) レジスタ及びメモリーからのデータ・リード
（データ掃出し） (b) レジスタ及びメモリーへのデータ・ライト
（データ書込み） (c) アドレス・ストツプ（或る番地にきたら
CPUの動作をとめる） (d) シングルステツプ（１命令実行する毎に
CPUにに動作をとめる）これら(a)〜(d)項のうち、(d)項はCPU内部／外
部のメモリー・アクセス時のアドレス・ストロー
ブ信号ADRを、OH_eff＝１（オペレーシヨン中）
の時内部アクセス／外部アクセスに無関係に、ア
ドレス・ストローブ・タイミングで常に出力し、
またOH_eff＝０（ホールト中）の時、一切出力し
ないというようにし、外部回路でOH_ext＝１にし
た後の最初のADR信号の立上りで、OH_ext＝０
（_ext＝１）とすれば実現できる。これは一般
によく知られた方法であり、(d)項の実現方法は本
発明の主旨とは直接関係ない。従つて、以下では
(a)〜(c)項の実現方法を述べる。第６図は上記(a)、(b)項で述べたメモリー・リー
ド／ライト時の動作を示すタイミング波形図であ
る。外部回路１５では、すず信号OH_ext＝０とす
る。するとCPU１１の内部では、前記(1)式に
より OH_eff＝OH_iot・OH_ext＝０従つて信号OH₂がアクテイブとなり、コン
ソール・ステート・カウンタ２０がカウント・
アツプされ、第２図(a)及び第６図に示される如
くステート＝１となる。上記OH_eff＝０によ
り、CPU１１はホールト状態に入る。なおこ
こでCPUホールト状態とは、外部から見てホ
ールト状態、つまプロセツサ部１２がメモリー
１４からプロセツサ部１２内のインストラクシ
ヨン・レジスタにインストラクシヨンを取出し
てこれ銭実行するということが止められるが、
前記擬似命令は実行できる状態にあることは勿
論である。また外部回路１５では、入力ラインSINから
メモリーアドレスつまりリード／ライトさせな
いメモリーアドレスを、正規のフオーマツトで
シリアル転送する。これにより入力ラインSIN
上に、スタート・ビツトなどの“０”情報がの
ると、CPU１１内部ではアドレス・ストツ
プ・イネーブル信号ASTP−ENBが、第４図
及び第６図に示される如くクリアされる。前記
メモリーアドレスはシフトレジスタ１６内にあ
り、また該レジスタ１６はメモリーアドレスが
正しく受信された時DA＝１、FE＝０となつて
DAが立つから、カウンタ２０がカウント・ア
ツプされてステート＝２となる。このとき、ス
テート＝１の状態でSIDA＝１となるから、前
記(イ)項の擬似セーブ命令が発生される。この時CPU内部では、SIDA＝１でかつ出力
ラインSOUTのTRBE＝１となつた時点で、
第５図及び第６図に示される如く、TRQACK
＝１となる。ここでもし、通常の命令の処理を
実行中であればその処理が終つた後、前記発生
された擬似セーブ命令の実質的な実行に入る。
これは、割込み受付時に一般のCPUにおいて
行なわれる処理と全く同様である。次に上記メ
モリーアドレスがメモリー１４のリード／ライ
トの為の擬似命令の場合は、メモリーアドレス
が付与されていないレジスタ（例えばPC２８，
CCR，Ａ等）がまず一定の順序に従がい、一
定の間隔で、一定のフオーマツトに従がつて出
力ラインSOUTより送出される。最後にシフ
トレジスタ１６に格納されているアドレスに対
応するメモリーデータが読出され、上記と同様
にして出力ラインSOUTに送出される。この
処理が終ると自動的に信号ICLRが生成され、
信号TRQACKをクリアする。一方外部回路１
５では、前記TRQACK＝１を見て、出力ライ
ンSOUT上にのるデータをPC，CCR，Ａ及び
メモリーデータと見なして順に拾い、表示処理
等を行なう。 − 外部回路１５では、前記TRQACKのク
リアによる該信号の立下りを見て、新しいPC，
CCR，Ａ及びメモリーデータを入力ラインSIN
より転送する。即ち信号TRQACKの立下り
を、次データの転送許可と見なしている。
CPU内部では、カウンタ２０のステート＝２
での信号SIDAの立上りにより、擬似リスト命
令を発生する。この命令の実行により、入力ラ
インSINからのデータを順にPC２８，CCR，
Ａ及びメモリー１４のもとあつた位置に格納す
る。この場合メモリー１４以外のPC，CCR等
はメモリー・アドレスを与えられておらず、固
有の識別手段によつて識別される。信号
TRQACKは信号SIDAの立上りで“１”にな
り（TRBE＝１）、擬似命令実行中に自動的に
発生される信号ICLRで１データ毎に低レベル
にされる。外部回路１５では、最後に生じる信号
TRQACKの立下りを見てOH_ext＝１にする。
CPU内部では、前記OH_ext＝１によりOH_effが
立上り、従つて信号OH₁がアクテイブとなつ
てカウンタ２０がクリアされるものである。第７図は前記(C)項で述べたアドレス・ストツプ
時の動作を示すタイミング波形図である。この動
作も基本的に前記メモリー・リード／ライトの場
合と同様である。即ちこの場合は、外部信号
OH_extでOH_effを低レベルとしてCPU１１をホー
ルト状態とし、外部回路１５からストツプ番地を
入力ラインSINでシフトレジスタ１６にシリアル
転送しておき、第６図のに相当する′の位置
で、CPU１１がPCデータを出力ラインSOUT上
に出し始めた時に、外部回路１５でOH_ext＝１に
して、第４図のロジツクによりアドレス・ストツ
プ・イネーブル信号ASTP−ENBを高レベル
（“１”レベル）にする。この時擬似セーブ命令処
理は、カウンタ２０の値“０”（ステート＝０）
であることを検知して、PCデータのみを掃き出
して処理を終了し、CPU１１は通常の命令の実
行に戻る。これは、信号OH_extを外部で制御して
メモリー・リード／ライトを中断できることによ
る。あとはシフトレジスタ１６の値とCP２８の
アドレス一致が生じるとEQU＝１となり、第７
図ののタイミングで信号OH_iotがリセツトされ、
OH_eff＝０となるから外部回路１５は、この
OH_eff＝０を見てメモリー・リード／ライト等を
行なえばよい。この図では、入力ラインSINより
任意のデータを入れて通常の命令に復帰させてい
る。なおこの時ステート＝０となつているため、
擬似命令が発生されるとことはない。また上記
′のタイミングでOH_eff＝１（CPUオペレーシヨ
ン状態）とCPUホールト時の擬似セーブ命令実
行が重なつているが、これはたとえOH_eff＝１と
なつても、擬似セーブ命令を終了してからでない
と次のCPU通常動作に戻れないからである。上記構成による利点は、CPU１１と外部回路
１５間をつなぐ配線数が数本で済むため、最少の
ピン数でデバツグを含むモニタリングを行なえる
ことである。なお本発明は実施例のみに限られるものではな
く、種々の応用が可能である。例えば出力ライン
SOUTを、CPU内のデータをコンソール用外部
回路に転送するためにのみ用いたが、他の用途に
共用してもよい。また実施例では、本構成をプロ
グラム・デバツグに用いたが、デバツグ段階での
落しをデバツグすること、実装段階での検査、故
障発見などのモニタリングに用いることもでき
る。また実施例では、CPUホールト状態でデバ
ツグのためのメモリー・リード／ライトを行なつ
たが、CPUオペレーシヨン状態で行なうことも
できる。また実施例ではCPUをホールト状態に
してアドレス・ストツプのアドレス・データを
CPUに送出するようにしたが、必しもCPUをホ
ールト状態にする必要はなく、これもCPUオペ
レーシヨン状態で行なうことができる。以上説明した如く本発明によれば、CPUとコ
ンソール用外部回路間をつなぐ配線数が極めて少
なくて済むため、最少のピン数でデバツグのため
のアドレス・ストツプが行なえる１チツプ・マイ
クロ・コンピユータが提供できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク構成
図、第２図ａ，ｂは同構成の一部動作を示す信号
波形図、第３図ａは同構成の一部詳細回路図、同
図ｂは同回路の動作を示す信号波形図、第４図、
第５図は第１図の構成の一部詳細回路図、第６
図、第７図は第１図の構成の動作を示す信号波形
図である。１１……CPU、１２……プロセツサ部（演算
処理部）、１４……RAM（データ・メモリー）／
ROM（プログラム・メモリー）、１５……コンソ
ール用外部回路、１６，２９……シフトレジス
タ、１７……コントロール部、１９……擬似命令
発生ロジツク、２０……コンソール・ステートカ
ウンタ、２８……プログラム・カウンタ、３７…
…比較器、３８……フリツプフロツプ、４２，４
５……トランジスタ、SIN，SOUT……シリア
ル・データ転送ライン。

Claims

【特許請求の範囲】

１演算処理部とプログラム・メモリー及びデー
タ・メモリとを１チツプ内に内蔵してなり、少く
ともデバツグを行なうためのコンソール用外部回
路とつながる１チツプ・マイクロ・コンピユータ
であつて、アドレス・データを取り込み記憶する
第１の手段と、前記アドレス・データとプログラ
ム・カウンタのデータとを比較する第２の手段
と、該手段での比較データの一致が検出されたら
前記演算処理部をホールド状態にする第３の手段
とを具備したものにおいて、前記アドレス・デー
タをシリアル転送によつて設定する第４の手段を
有し、前記第１の手段によつてラツチされたアド
レス・データとプログラム・カウンタのデータが
一致して前記演算処理部がホールド状態になつた
時に前記第４の手段を経由して、任意の内部レジ
スタ及び内部メモリーに対し、プログラムを介さ
ずに前記コンソール用外部回路からリードまたは
ライトする第５の手段を有したことを特徴とする
１チツプ・マイクロ・コンピユータ。