JPH048874B2 - - Google Patents

Description

【発明の詳細な説明】

［発明の分野］ 本発明はスタテイツクRAM、より詳細には周
辺回路を含むスタテイツクRAMに関する。 ［従来技術の説明］ 半導体メモリには２種類ある。その一つはダイ
ナミツクランダムアクセスメモリすなわちダイナ
ミツクRAMでありセル内にデータを短時間記憶
する。データはこれらのダイナミツクRAMセル
内に短時間記憶されるためリフレツシユする必要
がある。もう一つはスタテイツクRAMでありリ
フレツシユを必要としない。ダイナミツクRAM
に対するスタテイツクRAMの欠点は大きな半導
体表面積を占有するということである。 現存する従来技術RAM装置はメモリ内にデー
タを記憶するだけの単純なタスクを実行する。パ
イプライニングやパリテイを必要とするシステム
にメモリを使用する場合には、これらの付加機能
を実行するのに付加回路を必要とする。現在の技
術状態におけるスタテイツクRAMの一例はイン
テル素子データカタログ1982年版第１〜44頁〜第
１〜47頁に記載されたインテル2147Hである。 パイプライン、パリテイ及び書込保護機能等の
周辺機能を含むスタテイツクRAMシステムを提
供することが本発明の目的である。 ［発明の要約］ 本発明に従つて複数本のアドレス線に接続され
て一群の記憶素子を複数本のデータ線に選択的に
接続する記憶素子アレイを含むメモリシステムが
提供される。アレイに接続されデータ線を介して
アドレス線によりアドレスされる記憶素子へのデ
ータの読取り及び書込みを調整する制御回路も提
供される。アドレス線及び記憶素子アレイに接続
され制御回路に応答してアドレス線上に含まれた
アドレスを記憶するパイプライン回路も提供され
る。 実施例において複数本のアドレス線に接続され
て一群の記憶素子群を複数本のデータ線に選択的
に接続する記憶素子アレイが提供される。アレイ
に接続された制御回路がデータ線を介したアレイ
内の素子への読取り及び書込みを調整する。パイ
プライン回路が提供されそれはアドレス線及びア
レイ記憶素子に接続されており制御回路に応答し
てアドレス線上に含まれるアドレスを記憶する領
域である。このアドレスの記憶によりメモリ内の
第１アドレスからのデータをメモリによりアクセ
スしながらアドレス線上の次のアドレスをロード
することができる。第１アドレスからのデータを
データ線上に出したまま第２のアドレスをロード
することができるため、これによつてメモリアク
セス速度が向上する。 もう一つの実施例において制御回路はバイプラ
イン回路のプログラマビリテイを与える一組の制
御線を含んでいる。次にパイプライン回路はアド
レス線上のアドレスを記憶したり記憶しないよう
にプログラムすることができる。アドレスのパイ
プライン記憶の他に、制御回路はパリテイの発生
を選択的に制御してデータが最初にアクセスされ
る期間中にデータのパリテイを与えるかもしくは
第２のアドレスがパイプライン回路に入力された
後データのパリテイを与える。 ［実施例の説明］ 本発明は単純なメモリではなく単一半導体チツ
プ上のメモリシステムである。性能を改善してこ
のメモリシステムを高速及び高性能システムに使
用できるようにするために特別な機能が付加され
ている。メモリシステム機能をこの単一チツプ上
に集積することによりコンピユータシステムに使
用する際のパツケージカウントが低減されるもの
と思われる。スタテイツク設計が全体を通して使
用されているためリフレツシユサイクルを必要と
せずシステムタイミングの柔軟性が向上し且つ信
頼度が向上する。 本発明は複雑なサポート機能が組込まれている
点において従来のメモリチツプとは異つている。
この方法は現代の複雑なシステムの一層厳しいス
ループツト条件に、適合させ且つメモリサポート
の負担をシステム全体に配分するために必要と思
われる。本発明の実施例は各々が９ビツトの８，
192（8K）語に構成されたスタテイツクメモリ装
置である。第９ビツトにより特別なメモリチツプ
を必要とせずにパリテイを使用してパリテイビツ
トを記憶することができる。これはまた所望によ
り第９データビツトとして使用することもでき
る。本発明はオンチツプパリテイチエツカ／ジエ
ネレータを有している。これにより外部論理及び
システム内の特別なチツプを必要とせずにパリテ
イを与えることができる。本発明におけるパリテ
イはプログラマブルである、すなわち所望により
ターンオフしてメモリの９ビツト全部を直接アク
セスすることができる。メモリアレイをアドレス
するのに13本のアドレス線が使用される。 本発明のもう一つの特別な機能は書込保護回路
である。これによつてメモリ領域はデータを破壊
するような意図せぬ書込みから保護される。メモ
リは１，024（1K）語の８ブロツクに分割されて
いる、各ブロツクは書込保護フアイルと呼ばれる
特殊レジスタ内に２ビツトを付随している。１ビ
ツトはプロセツサ装置（CPUもしくは中央処理
ユニツト）が開始する書込サイクルに対してその
メモリブロツクを保護するのかどうかを決定する
のに使用する。もう一つのビツトはダイレクトメ
モリアクセス装置（DMA）が開始するサイクル
と同じ機能を果す。２つの別々の書込保護フアイ
ルビツトを使用することにより軍事用プロセツサ
のMiI STD−1750Aに適合することが保証され
る。しかしながらこの特徴により本発明は一層多
能な装置となる。 本発明において書込保護はバイパスすることが
できる。これによつて書込保護ビツト制御能力を
持たないシステムが本発明を使用することができ
る。またテストや他の目的で（システムスーパバ
イザ他のオペレーテイングシステム等の）優先順
位の高いタスクが書込保護をパイパスもしくは無
効にすることができる。 本発明のもう一つの特徴はパイプラインモード
で作動することであり、アドレス及び制御セツト
アツプにメモリアクセス及び制御動作を重畳する
ことができる。パイプラインモードにおいて、ア
ドレス及び制御信号はクロツク入力の立上縁にお
いてサンプルされる。パイプラインレジスタによ
りアドレス及び制御経路内の伝播遅延が幾分増大
するがこれは他の要因よりも重要でない。第１に
アドレス及び制御信号セツトアツプ時間によるい
かなる遅延を無視される。第２にシステムの観点
からプロセツサは一つのメモリサイクルからデー
タの読取／書込を行い同時に次のサイクルに対し
てアドレス及び制御線をセツトアツプすることが
できるため、異なるメモリサイクルからのデータ
の処理を重畳することができる。 所望の場合パイプラインをオフとしてシステム
タイミングを簡単化することができる。非パイプ
ライン動作モードを使用したシステムではパイプ
ラインシステムと同じスループツト速度を達成す
ることができないが、非パイプラインモードで作
動できる能力により本発明の多機能が高まる。 所望の場合各立上りクロツク縁上のアドレス及
び制御ピンをサンプルするパイプラインレジスタ
を使用することによりパイプライニングを行うこ
とができる。もう一つのレジスタすなわちパリテ
イレジスタを使用して、ある構成においてパリテ
イ機能のパイプライニングを行う。 パリテイ、書込保護及びパイプラインは全て使
用者がプログラム可能である。これによつて本発
明のいくつかのバージヨンをサポートしたり、あ
るいはより多くのサポーテイングハードウエアを
組込む必要がなくなる。この目的のためのＩ／０
（入力／出力）サイクルと呼ばれるものにより機
能プログラミングが行われる。Ｉ／０サイクルに
おいて全ての特殊機能の動作を制御するために制
御レジスタがアクセスされる。データパスが１ビ
ツト幅にすぎない点を除けば、制御レジスタは実
際の8Kメモリとほとんど同様にアクセスされる。
本発明の現在使用されているものは19個の１ビツ
ト幅制御レジスタを有している。 ３個の制御レジスタが構成レジスタを形成して
いる。これはどの機能がアクテイブかを決定する
のに使用される。パリテイ、パイプラインタイミ
ング及び書込保護は、本レジスタ内のビツトを変
えることによりプログラムすることができる。パ
リテイ出力バツフア機能もプログラム可能であ
る。他の16個の制御レジスタは書込保護フアイル
であり1Kブロツク語をオーバライトから保護す
るのに使用される。これらの機能については前記
したとおりである。書込保護を無効にした場合そ
の内容は無視されるが、将来使用できるように不
変のままである。DMA及びCPU保護メモリ書込
サイクル中に書込保護レジスタを使用してメモリ
書込パルスをゲートする。書込パルスが阻止され
ると特定出力がローとなつて書込失敗を示す。 本発明を特殊機能を制御するのに必要なＩ／０
サイクルをサポートできないシステムに使用する
こともできる。サイクル制御が部分的に行われる
かもしくはサイクル制御の行われないこれらの動
作モードを“ダム”モードと呼ぶ。例えばリセツ
ト後に本発明は書込保護やパリテイのない非パイ
プラインモードの簡単な8K×９メモリとして機
能することができる。これらのモードについては
後記する。 本発明は６本の制御線により制御される。どの
動作を実行すべきかを定義する３本のCT（サイク
ルタイプ）線と、チツプを活性化するチツプ選定
（CS／）と、本発明を既知の状態に戻すリセツト
（RST／）と、パイプラインモードにおいてメモ
リを同期させるかもしくは非パイプラインモード
において書込イネーブル位相を与えるクロツク書
込イネーブル（CLK／WE）がある。CT線は
Ｉ／０とメモリサイクル、読取りと書込み及び
DMAとCPU制御アクセスを識別する。CT線の
機能については機能については後記する。 本チツプ上のピン（RST／）はメモリシステ
ムを既知の状態にリセツトするのに専用される。
メモリアレイの内容は不変であるが、パイプライ
ンレジスタがクリアされ構成及び書込保護レジス
タが既知の状態にセツトされる。これはメモリシ
ステムをコールドスタートから繰出して初期化す
る唯一の信頼おける方法である。 ［メモリアーキテクチユアの詳細説明］ メモリシステムの詳細ブロツク図を第１図に示
す。アーキテクチユア上このメモリシステムはパ
リテイ、書込保護及びパイプライン動作のサポー
ト回路に囲まれた大きなメモリアレイである。 メモリアレイ３は各々９ビツトの８，196語を
記憶している。第１図に示すように13本のアドレ
スビツト線、IA0〜IA12がアレイ３をアドレスし
て内部アドレスバスを形成するのに使用される。
メモリアドレスバス、A0〜A12は（バツフアの
みを介して）直接内部アドレスバスに供給を行う
か、もしくはパイプラインレジスタ１を使用して
周期的にサンプルすることができる。実際のパス
は構成レジスタ８内のパイプライン制御ビツトの
状態に依存する。このビツトがハイであればパイ
プラインレジスタが使用される。メモリアレイは
スタテイツク記憶セルを使用しているためリフレ
ツシユを必要としない。 データはID0〜ID8ビツトにより形成された内
部データバス２０上のメモリアレイ３に対して転
送される。データはメモリデータバス２１を形成
する線D0〜D7及びD8／Ｐ上のSRAMに対して転
送される。線D0〜D7はバツフアを介してメモリ
内部データバスに接続されている。データビツト
D8／Ｐはプログラマブルであり、通常のビツト
もしくはパリテイビツトとして使用することがで
きる。パリテイがアクテイブであるとD8／Ｐは
ID8ではなくパリテイチエツカ／ジエネレータ１
３に接続される。メモリ書込サイクルにおいて、
D0〜D7はID8に供給されるパリテイビツトを発
生するのに使用される。メモリ読取サイクルにお
いて、ID0〜ID8からの９ビツトがパリテイチエ
ツカに供給されD8／Ｐ上にパリテイビツトを発
生する。 本発明はいくつかの命令を実行可能なセミイン
テリジエントメモリ制御器を有すメモリと考える
ことができる。命令に従つて異なる種類のメモリ
サイクルが実施される。各サイクルの初めにCT
（サイクルタイプ）線（CS、CTO〜CT2）上に
命令が受信される。これら３本の線CT0、CT19
及びCT2及びCS／及びRST／はデコートされて
実施すべき動作を決定する。CTデコーダ６はCT
線から内部制御信号を引出す。第１表にサポート
される異なる種類のサイクル及びそのコードを示
す。従来のメモリでは全制御信号が符号化されな
い形状であり入力ピンにおいて利用できる。全て
の特殊機能を保持して32接点パツケージ構成とす
るために、いくつかの制御信号をより緻密な形状
とする必要がある。メモリチツプは慣例上比較的
多数使用されるため、パツケージのピン数を低減
するのが有利である。

【表】 り縁をタ
ーンオフリセツトする必要あり

【表】 パイプラインレジスタ１はアドレスラインA0
〜A12にスイツチインすることができる。第２の
パイプラインレジスタ２は制御ビツトパスCT0〜
CT2及びCS／にスイツチインすることができる。
これらのパイプラインレジスタ１及び２はシステ
ムクロツクであるCLK／WEをトリガオフされた
立上り縁である。パイプラインレジスタ１及び２
はパイプラインビツト及び構成レジスタ８に従つ
て制御パスに対して入切される。データパスには
パイプラインレジスタはない。パリテイレジスタ
１７と呼ばれる特殊なパイプラインレジスタがい
くつかのパリテイモードで使用される。それは
D8／Ｐのみに影響を及ぼす。 このメモリシステムは主としてデバツギング及
び故障許容限界計算の目的で停止サイクルをサポ
ートする。パイプラインモードにおいて、停止と
はパイプラインレジスタがCLK／WEの立上り縁
上に再ロードされないことを意味する。替りに停
止サイクル以外のものが検出されるまで前の内容
を保持して最終サイクルが繰り返される。データ
パス内にはパイプラインレジスタが無いため、最
終サイクルが書込サイクルであつた場合停止中に
データバス上にあるもの全てがメモリシステムに
書込まれる。リセツトの直後に停止サイクルが生
じる場合にはリセツトサイクルはデイセレクトサ
イクルとして処理される。メモリシステムには最
終サイクルが何であつたかという記録がないた
め、非パイプラインモードの停止サイクルはデイ
セレクトサイクルとして処理される。パイプライ
ンレジスタの再ロードを防止しなければならない
ため停止サイクルはパイプラインレジスタの前に
デコードしなければならない。第１図において停
止検出回路１９はCTデコーダ６に入る前にCT線
をテストすることが判る。 CS／は停止サイクルにおいて無関係である。
システム設計者はこのメモリシステムを使用して
バスを必要としない時は常にCT線を未知の状態
に開放することにより偶発する停止サイクルを防
止するように注意しなければならない。 パリテイチエツカ／ジエネレータ１３及びパリ
テイレジスタ１７が本メモリシステム内のパリテ
イ機能を行うために使用される。構成レジスタ８
内のパリテイビツトのいずれかが１であればパリ
テイはアクテイブである。パリテイがアクテイブ
であれば記憶されたデータ語のパリテイがメモリ
読取サイクル上のD8／Ｐピン上に存在する。パ
リテイがアクテイブであればD8／Ｐはパリテイ
出力信号として機能する。メモリ書込サイクルに
おいてはインアクテイブでありこの場合パリテイ
チエツカ／ジエネレータ１３によりID8が駆動さ
れてビツトD0〜D7上に生じるパリテイを表わ
す。メモリ読取サイクルにおいて、９ビツトパリ
テイチエツクがID0〜ID8ビツトに対して実施さ
れその結果がDP／８上のメモリシステムから送
出される。D8／Ｐピンは特別なバツフア１６を
必要とする。パリテイが非活性化されるとこれら
のバツフアD0〜D7上で使用されるため正規プツ
シユプルバツフアとして機能する。パリテイモー
ドにおいて多くのメモリチツプ上のD8／Ｐピン
を一緒に結合して単一パリテイエラー信号を形成
することがしばしば望まれる。８ビツトを越える
例えば16ビツトの長さの語を使用する場合には、
２個もしくはそれ以上のメモリシステムチツプが
同時にオンとなり長い語を形成する。一方のチツ
プがパリテイエラーに遭遇して他方が遭遇しない
場合には、信号が衝突する。これを解決するため
にD8／Ｐバツフア１６はプルアツプ装置を非活
性化するようにプログラムすることができる。構
成レジスタ８内のパリテイ制御２ビツトのある種
の構成によりD8／Ｐ上のプルアツプ装置１６が
ターンオフする（第２表参照）。 データがアクセスされて安定となるまでチエツ
クを開始できないため、パリテイチエツクはシス
テムの動作速度を低めることがある。この余分な
遅延はパリテイパス内で余分な段のパイプライン
を使用している場合には無視できる。読取サイク
ルのパリテイは次のサイクルまで妥当とはならな
いためこの余分な段によりシステムタイミングは
幾分複雑化するが、この余分なレジスタを使用す
ればパリテイチエツクによる遅延は生じない。こ
のパリテイレジスタ１７の使用はプログラム可能
である。それは構成レジスタ８内にパイプライン
パリテイビツトをセツトすることにより径路内に
挿入することができる（第２表参照）。 このパリテイレジスタ１７の効果は次のサイク
ルまでパリテイを読取サイクルから遅延すること
である。このパリテイモードは次サイクルパリテ
イと呼ばれ、同様にパリテイレジスタをバイパス
した時に同じサイクルパリテイが生じる。 パリテイエラーが検出されるとアクテイブプル
ダウン装置１６がD8／Ｐをアクテイブローに降
下する。アクテイブプルダウン装置があるため、
ハイからローへの遷移はプツシユプル装置に匹敵
する高速度で生じる。アクテイブプルアツプ装置
が非活性化されるとプルアツプは外部レジスタに
よつて行われこれはアクテイブプルアツプ装置よ
りも多くの時間を要する。メモリアレイからのデ
ータは安定化されているため、パリテイ回路は偽
パリテイエラーを発生してD8／Ｐ線をロートす
ることができパリテイが妥当となるまでに長い回
復時間を要する。 パイプラインモードにおいて次サイクルパリテ
イがアクテイブであれば、パリテイレジスタ１７
はD8／Ｐ上にグリツチが生じるのを防止しなけ
ればならず、従つてパリテイを使用しながらメモ
リシステムから最大可能速度を得る。他の動作モ
ードにおいてはこれは真ではなく、使用者は可能
なグリツチに気付いてパツシブルアツプ装置がパ
リテイ線を安定させる時間を見込まなければなら
ない。 構成レジスタ８はこれらの特殊機能のいずれを
使用すべきかを決定するのに使用する３ビツト制
御レジスタである。第２表に構成フアイル内のビ
ツト指定を示す。構成レジスタ８はパイプライン
ビツト及び２個のパリテイ制御ビツトを含んでい
る。パイプラインレジスタ１及び２はパイプライ
ンビツトを使用して起動される。これがハイであ
る時は常に、パイプラインレジスタ１及び２は夫
夫アドレス及び制御ビツトパス内にある。パリテ
イ制御２ビツトがある。そのいずれかがハイであ
るとパリテイはアクテイブである。第２図に示す
ようにこれらはまたパリテイ出力内のパイプライ
ンの余分段及びD8／Ｐの出力バツフア１６、パ
リテイ出力をも制御する。構成レジスタ８に対す
るデータ転送はＩ／０サイクルにより行われる。

【表】 上にプツシユプル装置
書込保護は書込パルスゲート回路及び２個の８
ビツトレジスタ１０及び１１を使用して行われ
る。これらのレジスタ１０及び１１、書込回路保
護フアイルは一時に１ビツトずつアドレスされて
CPU及びDMAが開始するオーバライトに対して
保護を行う。使用フアイルはCT線をデコードし
て設定される。保護無効サイクルのメモリ書込み
において、書込保護フアイルは無視され書込パル
スが常にメモリアレイ３に通される。 書込保護回路は専用出力PV／を有し、２つの
機能に使用される。第１はメモリ書込サイクルに
おいてこの信号は保護領域に書込みを試みて失敗
したことを示すのに使用される。この場合PV／
信号はローとなり書込みは生じない。第２にこの
信号はＩ／０サイクルにおいて使用される。それ
は機能メモリシステムがＩ／０モードにあるとい
うエコーとしていかなるＩ／０サイクル中にもロ
ーとなる。これは全機能を実施はしないがメモリ
の空白領域すなわちＩ／０スペースがアドレスさ
れる時に実行されないメモリ故障をフラグする必
要があるMil−STD−1750A仕様を満す一つの助
けとなる。 PV／信号は非パイプラインモードにおいて制
御線が安定となる幾分後、もしくはパイプライン
モードにおいてCLK／WEの立上り縁の後に妥当
となる。CLK／WEがローとなつて通常書込パル
スを開始するのを待機する必要はない。 書込保護ビツトは直接Ｉ／０サイクルによりア
クセスされる。それらはまたA0−A2及びサイク
ルのタイプにより定義されるメモリ内の1Kブロ
ツクに従つてメモリサイクル内で読取られて、メ
モリアレイへの書込パルスアドレスを通すべきか
阻止すべきかを決定する。使用するレジスタフア
イル１０もしくは１１はCT0〜CT2をデコードし
て決定されCPUもしくはDMAサイクルが生じて
いるかどうかを決定する。特殊な書込保護無効サ
イクルをCTバスにより信号することができる。
この場合“ダミー”フアイルがアドレスされ、そ
れは実際には全くフアイルではなく書込パルスゲ
ート回路１２に常に０として読み出される（保護
されない）論理である。Ｉ／０アドレススペース
内の空スペースを占有し且つ他の機能にも使用で
きるため、ダミーフアイルはこの動作を記述する
手段として使用される。 第３表は構成フアイルビツトの保護フアイル１
０及び１１へのアドレス方法を示す。Ｉ／０アド
レススペース内のある位置が将来メモリシステム
に付加するために保存されており、他はテストの
目的で保存される。Ｉ／０サイクルはD0のみを
使用して構成レジスタ８及び書込保護レジスタ１
０及び１１に対して実際にデータを転送する。
Ｉ／０書込サイクルにおいて、D0を除く全デー
タ入力が無視される。Ｉ／０読取サイクルにおい
てD0のみが読取られるビツトからの妥当データ
を有している。他のデータビツトはＩ／０読取サ
イクル内に妥当データを含んでいない。実際の値
は定義されないがそれらは１及び０に対して妥当
な論理値にある。これはメモリシステムからのデ
ータがレジスタへのシステムクロツク縁上にロツ
クされるシステムにメモリシステムを使用する場
合に必要である。このレジスタへの入力が妥当な
１でも０でもない場合には、準安定状態に入り数
クロツクサイクル中そこにとどまるという小さな
有限の機会がある。このような状態にはめつたに
遭遇しないが発見するのが極端に困難であり著し
い困難を生じる。

【表】

【表】 第１表に示すようにリセツト機能は他の全ての
制御信号を無効にする。それはパイプラインもし
くは非パイプラインモードにおいて非同期的に作
動する唯一の信号である。即座にリセツトするこ
とにより全バツフアが高インピーダンス状態に入
る。第２図にリセツト機能に使用する論理を示
す。リセツト状態に入るのは非同期プロセスであ
りリセツトピン上に論理０が検出させるとすぐに
開始されるが、リセツト状態を離れるのは同期プ
ロセスであり、この状態を離れるのにCLK／WE
ピンの３つの立上り縁が必要である。非パイプラ
インシステムにおいて、これは３個の書込みパル
スを必要とする。第２図に示すように同期リセツ
トは３個のＤ型フリツプフロツプによつて実行さ
れる。 第４表に構成レジスタ８内の全構成ビツトのリ
セツト状態を示す。リセツト状態を離れるのに
CLK／WEの３個の立上り縁を必要とする主目的
は、非同期リセツト信号を使用することなくメモ
リシステムをシステム内の他の要素と同期できる
ようにすることである。メモリシステム内の論理
がリセツト状態を離れる前にそれをCLK／WEと
同期させる。３遅延によりプロセツサや他のシス
テム制御器はメモリ装置よりも前にアクテイブと
なることができる。これによつてメモリシステム
内部レジスタを既知の状態に同期的にセツトする
ことができる。

【表】

【表】 メモリシステムはまたいくつかの“ダム
（dumb）”モードで作動することもできる。ダム
モードは可能な全サイクル型命令を発生できない
システム内の動作として定義することができる。
本発明によりサポートされる２レベルの“ダムネ
ス”がある。第１のレベルにおいてプロセツサは
Ｉ／０サイクルを実施して構成及び書込保護ビツ
トを変更することができる。これはCT0をハイに
ハードワイヤすることによつて達成される。この
第１のダムモードにおいて、メモリシステムは停
止サイクルを実行せず書込保護は常に無視され
る。CT1はＩ／００とメモリ１サイクル間を修飾
するのに使用される。 第２のダムモードにおいてCT1もハイとされて
いる。このモードによりメモリ読取り及びメモリ
書込みのみが行われ保護は無効となる。この状態
はシステムプロセツサがCT2に接続された書込／
読取線のみをソースとすることを必要とする。メ
モリシステムはCS／入力により使用されるよう
に選定される。これはアレイ３及び制御ビツトの
全ての読取り及び書込みに対して必要である。 メモリシステムをパイプラインモードで作動で
きるため、パイプラインとした場合にチツプ選定
プロセスは実際には各クロツクの立上り縁上に生
じる。サンプルされると状態が変化して残りのサ
イクルが進行する。同じことはパイプラインパリ
テイを使用する場合にも正しい。この場合CS／
は２サイクル前にサンプルされる。第１表に従つ
てパイプラインモードにおいて停止サイクルが開
始される時は常にCS／信号は“無関係”である。
これは現在のサイクル上でチツプが選定されてい
ない場合でも、任意のサイクルを繰り返すことが
できることを意味する。これは停止サイクルを慎
重に使用する場合のみならずCRT線上の不当信
号による偶発の停止サイクルを防止するためにシ
ステム設計者は慎重に考慮しなければならない。
しかしながら非パイプモードにおいては停止サイ
クルはない。停止コードはデイセレクトを生じ
る。 RST／ピンがリセツトをトリガするのに使用
される。リセツトは全出力バツフアを即座（非同
期的）に非作動とする。それはまた内部カウンタ
をもリセツトしリセツト線がハイとなつて
CLK／WE線上に３個の立上り線が検出されない
うちはリセツト状態からエグジツトできない（第
２図参照）。全ての内部制御レジスタが既知の状
態にセツトされる。出力バツフアが即座に非作動
とされ且つリセツト状態を離れる前に少くとも３
個のクロツクが得られるため、これは非同期的に
行う必要はない。これはアクテイブロー入力であ
る。メモリシステムがどんな状態にあつても
RST／線は他の全ての入力、CS／さえも無効と
する。 メモリ及び制御レジスタはアドレス線A0〜
A12によりアドレスされる。A0はアドレスの最
上位ビツトと考えられる。ここで“重要なこと”
は1K書込保護境界がA0、A1及びA2により選定
されているということのみである。Ｉ／０サイク
ル中の制御ビツトのアドレツシングにはA0〜A4
の使用する。メモリもしくはＩ／０サイクルの選
定はアドレス線により決定されるのではなくCT
線により制御される。 線D0〜D7は双方向データ線でありその上をメ
モリシステムに対してデータが転送される。D0
はまたＩ／０サイクル中に制御レジスタ８、１０
及び１１に対してデータを転送するのにも使用さ
れる。データの転送方向はCT線をデコードして
制御される。 線D8／Ｐは多機能線であり単なるデータ線と
して作動するかもしくは前記したようにパリテイ
エラー出力線として作動することができる。（プ
ログラムされた）非活性化プルアツプ装置を有す
る特殊バツフア１６により相互接続されたいくつ
かのアクテイブメモリシステムからパリテイエラ
ーが出力され余分なシステム論理が省かれる。 PV／線はＩ／０サイクルが生じているかもし
くはサイクルタイプで示されるようにCPUもし
くはDMA装置による保護防害により書込失敗が
生じたことを信号するのに使用される。 CLK／WEは多機能線である、パイプラインモ
ードにおいてそれはシステムロツクであり、メモ
リ及び制御ビツトへの書込パルスを制御するだけ
でなくパイプラインレジスタへの命令及びデータ
のローデイングを制御する。パイプラインモード
においては書込パルスとして機能するのみであ
る。メモリシステムの設計によりこの線は非パイ
プラインモードの場合にもシステムロツクに接続
され、CT線を使用して実際の動作を決定するこ
とがお判りいただけることと思う。CT線が書込
みを呼出さない限りメモリもしくは制御ビツトへ
の書込みは生じない。符号２１等の全ての出力バ
ツフアがアクテイブプルアツプ及びプルダウン装
置を有する“プツシユ−プル”型であるが、
D8／Ｐのバツフア１６はプルアツプ装置を非活
性化してもよい。この場合には外部プルアツプレ
ジスタを必要とする。メモリシステムの全ての入
出力がバリツド０及び１範囲に関してTTLと同
等に設計されている。 タイミング メモリシステムはパイプラインもしくは非パイ
プラインモードのいずれかにおいて作動すること
ができる。これらのモードのタイミングの相違は
本質的な相違である。読取及び書込サイクルはメ
モリもしくは制御レジスタ（Ｉ／０）位置のいず
れかのモードで実行するこができる。これらは４
クラスのサイクルであるが、それ以上のサイクル
タイプがある。これらのサイクルは次の通りであ
る。 1.メモリ読取サイクル 2.メモリ書込サイクル 3.I／０読取サイクル 4.I／０書込サイクル 読取サイクルはメモリシステムによりデータが
ソースされる任意のサイクルである。書込サイク
ルはデータが外部からソースされてメモリシステ
ム内に格納される任意のサイクルである。メモリ
サイクルはメモリアレイ３がアクセスされる任意
のサイクルである。Ｉ／０サイクルは制御もしく
は書込保護ビツトがアクセスされる任意のサイク
ルである。例えばデータが書込保護ビツトに格納
されるサイクルはＩ／０サイクルであり、それは
また書込サイクルでもあるためＩ／０書込サイク
ルが実行される。 第３図はパイプラインモードにおけるメモリ読
取及び書込サイクルを示すタイミング図である。
本例においてメモリ読取サイクルにはメモリ書込
サイクルが続く。PV／出力は書込みが成功した
か否かを示す。PV／線がローとなると出力は不
成功である（選定メモリ領域に対する書込保護ビ
ツトが１にセツトされているために不成功であ
る）アドレス及び制御セツトアツプ時間ペナルテ
イを解消するためにパイプラインモードではアド
レス及び制御線をラツチするメモリシステムレジ
スタ全体を使用する。データ線はラツチされてお
らずデータは第３図に示すように正しい時期に生
じなければならない。パリテイは構成レジスタ８
内のパリテイ制御ビツトに従つて内部的にラツチ
することができる（第１図）。これが本データか
ら遅延したパリテイ出力サイクルがタイミング図
（第３図）に示されている理由である。これは幾
分不都合なことであるが、データがパリテイチエ
ツカ１３内を伝播するのに充分な時間だけ全サイ
クルをスローダウンさせるよりも重大ではないと
考えられる（第１図）。前記したようにいずれの
場合もプログラムオフして同じサイクルにパリテ
イを有する遅いサイクルを実行することができ
る。 第４図は制御及び書込保護ビツトをアクセスす
るタイミング図である。この種のサイクルとメモ
リサイクルとの間にはいくつかの相違が見られ
る。まず第１にバリツド電圧値が他のデータ出力
上に維持されて本メモリシステムを使用するプロ
セツサ内に準安定状態が生じる可能性を防止はす
るが、データはD0にしか転送されないという点
である。もう一つの相違点はPV／出力が常にロ
ーデあるという点である。これはＩ／０サイクル
が生じている確認信号として使用される。最後の
相違点はＩ／０サイクルに対応するパリテイ出力
に対してパリテイ線が常にインアクテイブである
という点である（プログラミングに応じてハイす
なわちハイインピーダンスである）。 第５図は非パイプラインメモリ読取及び書込サ
イクルに対するタイミング図である。これはパイ
プラインモードにおける同じサイクルとは実質的
に異つている。非パイプラインサイクルは通常対
応するサイクルよりも実質的に遅い。非パイプラ
インサイクルにおいてもシステムロツクを書込イ
ネーブル信号として使用することができる。それ
にはCLK／WEがローでCT線が書込サイクルを
示す場合には演算を行わないことが必要である。
チツプが選定されていない時には書込みが生じな
いため、CS／を使用して書込サイクルを制御す
ることもできる。 第６図は非パイプラインＩ／０サイクルを示
す。非パイプラインＩ／０サイクルは非パイプラ
インメモリサイクルと同じ形状であり、パイプラ
インＩ／０サイクルと同じ機能である。Ｉ／０サ
イクル中はPV／は常にローとなりパリテイは常
にハイとなる。PV／はＩ／０サイクルのエコー
としてローとなり、パリテイはＩ／０サイクルに
おいて使用されないためのハイのままである。 周辺機能はこのメモリシステムにおいて
CLK／WE線及びCT0〜CT2線と共にチツプ選定
（CS／）線を使用して制御される。第１図のCT
デコーダ６はこのメモリシステムにおいて周辺機
能を制御するために制御線をデコードする。 第７ａ図はCTデコーダ６が実行する論理機能
を示す。線I0〜I12及びIcはCT0〜CT2及びCS／
を表わす内部的にバツフアされた線である。
Pipe／はパイプラインモードの内部の行先であ
る。IRST／は第２図の回路の出力であるリセツ
ト信号の内部の行先である。CT0〜CT2及び
CS／は受信された各信号である。第７ａ図の論
理は内部Ｉ／０サイクルを決定するＩ／０
DAT／信号を発生する。 第７ｂ図は第１図のCTデコーダ６内の残りの
論理のトツプレベル図である。この論理は入力
CPUPROT及びDMAPROTを含みそれらはCPU
保護信号及びDMA保護信号であり、アドレスさ
れているデータはDMA書込保護フアイルもしく
はCPU書込保護フアイルに関して保護されてい
ることを示す。BA3及びBA4は夫々メモリアク
セスに対するアドレスビツトである。第７ｂ図の
論理はPVEN及びPV／信号を出力する。PV／
は保護侵害を示す。図示するようにPVENは３
状態バツフアにPV／信号を発生させるイネーブ
ル信号である。回路の残りの出力はメモリイネー
ブルに対するMEMEN、書込イネーブルに対す
るWRITEN、外部バス上にメモリデータが出さ
れていることを示すDOUT／、DMA書込みに対
するDMAW、CPU書込みに対するCPUW及び構
成レジスタへの書込みに対するCPWである。 第７ｃ図は第７ｂ図に示す組合せ論理に対する
真偽値表である。各出力線は特定イベントにマツ
プされている。“Ｄ SELECT”とマツプされた
線はCS／が１であるためメモリシステムのこの
特定部に対する“無関係”状態を示し、チツプが
選定されていないことを意味する。CPU書込失
敗及びDMA書込失敗は、DMA及びCDU書込保
護回路の干渉によるメモリヘデータ入力の失敗を
示す。 ［メモリセル］ 第１図のSRAM ARRAY３におけるメモリセ
ルはパラブ ケイ．チヤタージ（Pallab K.
Chatterjee）及びアシユウイン エム．シヤー
（Ashwin M.Shah）の1982年３月15日付出願の
“低電力SRAMセル”なる名称の米国特許出願第
357944号に開示されている。 次に本発明の実施例について詳細に説明する。
本発明は8K×９スタテイツクアクセスメモリに
設計されており、本発明の特徴を本実施例につい
て詳細に検討するが他にも広範な実施例が可能で
ある。 第８図は8K×９メモリの本発明の実施例のレ
イアウトを一般的に示し、第１１図は本実施例に
使用するパイプラインアドレスレジスタを詳細に
示す。本発明に従つた制御可能パイプラインアド
レスレジスタはアレイ内のメモリセルをアドレス
する13ビツトの各々に設けられているのみなら
ず、メモリがどの種類のサイクルを行つているか
を示す３本のピンアウトCTO〜CT2にも設けら
れている。 第９図は本発明に従つてアドレスパイプライン
を達成するのに使用するのが望ましいパイプライ
ンレジスタを示す。Ｄフリツプフロツプのみのマ
スター部周りにジヤンパーが設けられている。
（REG信号により制御される）このジヤンパー線
はCLK信号により制御されてマスター部に含ま
れる位相変移を無効にする。もちろんREG信号
がハイであればクロツクを非活性化してラツチア
ツプを防止しインバータ内の過度の電力消費を避
けるのが望ましい。 Ｄフリツプフロツプのマスター部周りのみにジ
ヤンパーを設けることにより、レジスタオンリー
アーキテクチヤが達成される。すなわちドライバ
段やマルチプレクサ段を付加することは通常不要
となる。こうしてゲート遅延は最小のままであ
る。すなわち本発明に従つてユーザが制御するア
ドレスバツフアはユーザ制御でない場合のアドレ
スパイプラインのアドレスバツフアと同じ速度と
なる。実施例は3V給電圧VDDのNMOS技術を使
用している。装置はデイプレツシヨン装置として
示されている。すなわちチヤネルの下をゲートに
平行に第２線が引かれており閾値電圧はおよそ−
2Vである。ゲートとチヤネル間に２本の対角線
を有する装置はナチユラルトランジスタ、すなわ
ちおよそ0.2Vの閾値電圧を有するトランジスタ
である。他のトランジスタはエンフアンスメント
モードであり閾値電圧はおよそ0.7Vである。 第１０図は第９図の一実施例のパイプラインレ
ジスタの装置レベル回路図である。 レジスタモード中すなわちREG線を低めて本
発明のレジスタのパイプライン機能を起動する時
に信号径路が最初に追跡される。ノードＣに受信
される入力信号は最初入力バツフアを通過して幾
分遅延した入力信号をノード２４に出す。REG
信号がローであるとトランジスタM31がノード２
１をプルアツプしてトランジスタM50をオンとす
る。クロツク信号CLKがローであるとトランジ
スタM32がノード２９をプルアツプしてトランジ
スタM17をオンとし、ノード３０に入力信号を出
す。もう一つのバツフア段が同じ信号をノード２
５に出す。 クロツク信号がハイであるとノード２９がプル
ダウンしてノード３０を入力バツフアから分離す
る。同時にノード２５をノード３０に接続するこ
とにより帰還トランジスタM12がフリツプフロツ
プのマスター部をラツチする。このラツチされた
電圧が次に出力ノード８に生じそこから１個もし
くは数個のスレーブ段に入力として与えられる。
反転バツフアを使用してノード３に相補的出力を
出し非反転バツフアがノード５（すなわちノード
Ｄ）に真出力を出す。REGビツトがローでクロ
ツクビツトもローである時には常にトランジスタ
M13が非反転スレーブバツフアをラツチする。す
なわちレジスタモード中にクロツクがローとなれ
ば、トランジスタM11が出力ノード８を入力バツ
フアから分離するが、トランジスタM13を介した
帰還によりこのクロツク位相中に出力がラツチさ
れる。前記したようにこうしてノードＤの出力は
サイクルのタイミングにより決定される量だけノ
ードＣにおいて入力から遅延する。 REG信号が上昇されると図示するバツフアは
透明バツフアとして作動してパイプラインモード
では作動しない。すなわちトランジスタM16がノ
ード８を入力ノードＣに直結する。さらにトラン
ジスタM23がノード２９をダウンに保持するため
スレーブ回路はラツチすることができない。こう
して出力は入力に直接対応しスレーブ回路内のバ
ツフアの比較的小さな遅延によつてのみ制限され
る。 図示する回路実施例は２つのスレーブ回路を使
用して真値及び相補的出力を出すが、これは必ず
しも必要ではない。制御回路もしくは制御入力の
要求に従つて、単一スレーブ回路を使用したり２
個以上のスレーブ回路を使用することができる。 こうして本発明のレジスタ構成により付加遅延
を生じることなく且つメモリがパイプラインモー
ドで作動するか否かをユーザが選定できる簡単な
回路が提供させる。すなわちメモリ内にアドレス
パイプラインを使用した場合、アクセスされる単
一メモリの遅延が増大する。これはアドレスパイ
プライニングによつて前スループツトが改善され
た結果１個のメモリチツプから多重ビツトがアク
セスされると思われる時である。さらにメモリチ
ツプアーキテクチユアのみならずシステムアーキ
テクチユアがこれに適応できるように設計されて
いない限り、アドレスパイプライニングの利点は
実現できない。こうしてアドレスパイプライニン
グケーパビリテイを持たないものを含む広範なシ
ステムにメモリチツプを適応させる場合には、ア
ドレスパイプライニングは無効にすることができ
る機能とするのが望ましい。これは本発明によつ
て行われる。 前記したように本発明のアドレスレジスタによ
り生じる遅延はクロツク信号のタイミングに依存
する。このクロツク信号タイミングは第１３図に
示すような広範な従来技術回路により達成するこ
とができる。遅延回路の長さは実施例においてク
ロツクサイクルの−サイクル（一つのクロツクハ
イレベルと一つのクロツクローレベル）がおよそ
20nSとなるように選定されているが、これは大
きく変えることができる。好ましくはクロツク信
号はメモリアクセス時間とほぼ等しい。 第１１図は本発明のパイプラインレジスタの詳
細を示す第８図のメモリチツプの詳細図である。 第１２図は第１１図の回路図のマークされたノ
ードに生じる信号のタイミング図である。REG
信号（ノードＡ）が上昇されて回路は非パイプラ
イン、透明バツフアとして作動する。この場合ノ
ードＢに生じるCLKクロツク信号はクロツク発
生回路内の回路により無効とすることが好まし
い。 回路図から判るようにREG信号が上昇されて
バツフアを透明モードとすると、ノードＤの出力
電圧は本質的にノードＣの入力電圧を追跡する。
これとは対照的にREG信号が低くなつていてバ
ツフアをパイプラインモードとすると、入力ノー
ドＣの信号の後の次の立上りクロツク縁が立上る
までは出力ノードＤの信号は立上らない。 本技術に習熟した人にはお判りいただけること
と思うが、本発明は広範に修正及び変更すること
ができ、従つて特許請求の範囲に記載されたもの
に限定される。 本発明の応用はスタテイツクRAMに限定され
ず、前記理由によりアドレスパイプライニングが
望まれる任意のメモリに応用できる。さらに本発
明のタイミング機能はNMOS論理に具現する必
要はなく他の広範な論理フアミリーに具現でき
る。本発明はＤ型アドレスレジスタを修正してレ
ジスタ内に透明経路を設けレジスタ内のクロツク
ラツチ段をバイパスすることを教示している。レ
ジスタ出力段はドライバ段モジユールを有しレジ
スタモード及びトランスペアレントモードで使用
される。

【図面の簡単な説明】

第１図はメモリシステムのブロツク図、第２図
はリセツト回路の略図、第３図はパイプラインメ
モリサイクルのタイミング図、第４図はパイプラ
インＩ／０サイクルのタイミング図、第５図は非
パイプラインメモリサイクルのタイミング図、第
６図は非パイプラインＩ／０サイクルのタイミン
グ図、第７ａ図は制御デコード回路の一部の略
図、第７ｂ図は残りの制御デコード回路の略図、
第７ｃ図は第７ｂ図の組合論理の真偽値を示す
図、第８図は本発明の実施例を使用した8K×９
メモリのレイアウト、第９図は実施例を使用した
パイプラインレジスタの論理図、第１０図は第９
図の一実施例のパイプラインレジスタの装置レベ
ル回路図、第１１図は本発明のパイプラインレジ
スタを詳細に示す第８図のメモリチツプの詳細
図、第１２図は第１０図にマークされたさまざま
なノードに生じる信号を示すタイミング図、第１
３図は第９図のレジスタの制御に使用するクロツ
ク信号の発生に使用するサンプル回路図である。

Claims (1)

1. 【特許請求の範囲】 １ メモリアレイと制御回路とパイプライン回路
   を有するメモリ装置であつて、上記メモリアレイ
   は、複数のアドレスラインに接続されると共に、
   上記アドレスラインに供給されるアドレスに従つ
   て１組のメモリ蓄積素子を複数のデータラインへ
   選択的に接続するための回路を有し、上記制御回
   路は、アドレスラインによつて複数のデータライ
   ンへ選択的に選定されている蓄積素子へ、データ
   ラインを介して、読み書き制御を行い、上記パイ
   プライン回路は、アドレスラインと蓄積素子アレ
   イに接続され、上記制御回路に応答してアドレス
   ラインに含まれる第１アドレスを蓄積し、かつ上
   記制御回路に応答して上記制御回路に接続されて
   いる制御ラインに含まれる制御データの第１グル
   ープを蓄積する、ことを特徴とするメモリ装置。 ２ 上記制御回路が上記制御ラインからプログラ
   ムされ、第１アドレス蓄積のために、パイプライ
   ン回路が選択的に接続される特許請求の範囲第１
   項のメモリ装置。 ３ 上記制御回路が第１アドレスを蓄積するため
   のパイプライン回路を指定し、メモリ装置がアド
   レスラインの内容を、選択された蓄積素子のグル
   ープに、複数のデータラインを介して置くサイク
   ルの間に、第２アドレスをアドレスライン上に置
   くことを許容する特許請求の範囲第２項のメモリ
   装置。 ４ 上記パイプライン回路が、アドレスラインに
   よつて選択された蓄積素子のアレイに蓄積されて
   いるデータのパリテイに対応する信号を蓄積する
   手段を更に有する特許請求の範囲第３項のメモリ
   装置。 ５ 上記パイプライン回路が上記パリテイを、上
   記制御回路に応答して、蓄積し、第１アドレスに
   よつて選択されたデータのためのパリテイが、第
   ２アドレスの蓄積される迄は、送信されない特許
   請求の範囲第４項のメモリ装置。