JP3179788B2

JP3179788B2 - 半導体記憶装置

Info

Publication number: JP3179788B2
Application number: JP00385991A
Authority: JP
Inventors: 俊行小川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-17
Filing date: 1991-01-17
Publication date: 2001-06-25
Anticipated expiration: 2016-06-25
Also published as: DE4200758A1; KR950005514B1; KR920015370A; DE4200758C2; JPH04243085A; US5293347A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特にページモードにおけるパイプライン処理を行な
う半導体記憶装置に関するものである。

【０００２】

【従来の技術】この明細書および図面を通じて“↓”は
負活性信号を意味し、“！”は反転信号を意味する。

【０００３】図11は従来のダイナミック型半導体記憶装
置の構成を示すブロック図である。図において、ダイナ
ミック型半導体記憶装置は、行および列よりなるマトリ
ックス状に配列されたメモリセルを含むメモリセルアレ
イ１と、読出時にメモリセルアレイ１に含まれるビット
線の電位を所定電位に保持するプリチャージ回路２と、
ビット線対に現れた電位差を増幅するセンスアンプ３
と、読出または書込動作を制御するＩ／Ｏコントロール
４と、列アドレス情報に基づいて、所望のビット線対を
選択する列デコーダ５と、行アドレスに基づいて、所望
のワード線を選択する行デコーダ６と、列デコーダ５に
よって選択されたビット線対に読出されたデータを増幅
するプリアンプ７と、書込時に書込データを所望のビッ
ト線に接続するメモリセルに書込む書込ドライバ８と、
アドレスデータが入力されるアドレスバッファ９と、読
出時に読出されたデータを外部に出力する出力バッファ
10と、書込時に入力されたデータを取込む書込バッファ
11と、電源電位の１／２の電位を発生するための１／２
Ｖｃｃ発生回路12と、ＲＡＳ↓、ＣＡＳ↓等の制御信号
に基づいて、所望のタイミング信号を発生するためのタ
イミング発生回路13と、アドレスバッファ９に入力され
た列アドレスをラッチするためのアドレスラッチ14と、
プリアンプ７によって増幅されたデータを出力するため
にラッチする出力データラッチ15とを含む。

【０００４】図12は、図11のメモリセルアレイ１の一部
とその周辺回路を示した図である。図において、メモリ
セルアレイ１には複数のビット線対ＢＬａおよびＢＬｂ
と、ビット線対に交差する方向にワード線Ｘ₀〜Ｘ₃が
配置されている。ビット線対とワード線との交点には、
１組のメモリセルトランジスタとキャパシタとからなる
メモリセルが形成されている。またビット線対に交差す
る方向にダミーワード線ＤＸ₁およびＤＸ₀が配置さ
れ、ビット線対との交点には、１組のメモリトランジス
タとキャパシタとからなるダミーセルが形成されてい
る。ワード線およびダミーワード線は行デコーダ６に接
続される。ビット線の一方端部は、プリチャージ回路２
に接続され、プリチャージ回路にはイコライズ信号ＥＱ
および読出時にビット線対を所定の電位に保持するため
に与えられる電位Ｖ_BLが与えられる。

【０００５】一方、ビット線の他方端部はセンスアンプ
３に接続され、さらにＩＯコントロール４に接続されて
いる。Ｉ／Ｏコントロール４において、プリアンプ７お
よび書込ドライバ８に接続するためのＩＯバスＩＯａお
よびＩＯｂが各々のビット線対の一方に接続される。Ｉ
Ｏバスとビット線対との間にはトランジスタＱ₅および
Ｑ₆が設けられ、それらのトランジスタのゲートは、列
デコーダ５に接続される。

【０００６】以下簡単に、図12を参照してメモリセルの
読出動作について説明する。まず、入力された行アドレ
スに基づいて、行デコーダ６が所望のワード線を選択し
対応したワード線が所定の電位となる。これによって、
選択されたワード線とビット線対との交点に配置された
メモリセルが選択され、そのメモリセルに保持された情
報電荷が接続されたビット線対の一方に読出される。こ
のとき、選択されたメモリセルが接続されていないビッ
ト線対の一方に接続されているダミーセルに保持された
電位がそのビット線に読出され、ビット線対の各々のビ
ット線の電位に差異が生じる。この電位は、センスアン
プ３によって増幅される。次に、入力された列アドレス
情報に基づいて、列デコーダ５が所望のビット線対を選
択する。選択されたビット線対のＩ／Ｏコントロール４
に含まれるトランジスタＱ₅およびＱ₆がオンし、ビッ
ト線対に現れた電位はそれぞれデータバスＩＯａおよび
ＩＯｂに伝えられ、プリアンプ７に伝達され、読出され
る。

【０００７】次に、書込動作について簡単に説明する。
書込時には、列アドレス情報に基づいて、列デコーダ５
が所望のビット線対を選択する。選択されたビット線対
に接続されるＩ／Ｏコントロール４内のトランジスタＱ
₅およびＱ₆がオンとなり、データバスＩＯａおよびＩ
Ｏｂと、所望のビット線対とが接続されることになる。
そして、書込ドライバ８に与えられたデータが、データ
バスを介して所望のビット線対の各々のビット線に電位
として与えられる。次に入力された行アドレス情報によ
って行デコーダ６は所望のワード線を選択し所定の電位
とする。これによって、選択されたワード線と選択され
たビット線対の交点に形成されているメモリセルのメモ
リトランジスタがオンとなり、ビット線に現れた電位が
そのメモリセルのキャパシタに保持され書込動作が終了
する。

【０００８】図13は、従来の半導体記憶装置において、
行アドレスの指定後の通常の読出サイクルでの各回路の
動作を時間との関連で説明した図であり、図の下側のタ
イミングチャートは、上側の関連図に対応した各信号の
変化を示している。

【０００９】なお、図において、横軸には動作の経過時
間がとられ、縦軸には各構成回路の動作がとられてお
り、各信号は図11のブロック図にその一部が記載されて
いる。

【００１０】列アドレスに対応したデータの読出は、選
択された行アドレスに対応するワード線に接続された複
数のメモリセルのデータが、センスアンプ３によって増
幅された後に行なわれる。

【００１１】まず、列アドレスが、信号ＡＬ！の変化に
応答してアドレスバッファ９に取込まれ、ラッチされる
（０〜５ｎｓ）。次に、この列アドレスに対応した列デ
コーダ５内のデコーダ部分が動作し、Ｉ／Ｏコントロー
ル４のトランジスタをオンすることによって、ビット線
対に現れた電位差がプリアンプ７に伝達される。プリア
ンプ７の動作は、列デコーダ５によるデータの選択と同
時に動作し、ビット線の電位差として伝達された、選択
された列のデータを増幅して出力ラッチ15に伝達する
（５〜１５ｎｓ）。

【００１２】プリアンプ７から伝達されたデータは、出
力データラッチ15でラッチされる（１５〜２０ｎｓ）。
出力データラッチ15でラッチされた読出データは、出力
バッファ10を通して外部端子Ｉ／Ｏに出力される（２０
〜３５ｎｓ）。

【００１３】このように通常の読出動作においては、列
アドレスがラッチされた後、読出されたデータが出力さ
れるまでの１サイクルが終了後、次に新たな列アドレス
データに基づいて読出動作を行なうものである。

【００１４】図14は、図11の半導体記憶装置において行
アドレスの指定後の通常の書込サイクルでの各回路の動
作を時間との関連で説明した図である。

【００１５】図において、列アドレスが、アドレスバッ
ファ９に入力されると、アドレスラッチ14によってラッ
チされる（０〜５ｎｓ）。同時に、Ｉ／Ｏ端子から入力
されたデータが書込バッファ11に入力され、データラッ
チ信号ＤＬ！２の“Ｈ”レベルに応答して、データラッ
チ16にラッチされる（０〜５ｎｓ）。

【００１６】次に、ラッチされた列アドレスに基づい
て、列デコーダ内の所望の列が選択されＩ／Ｏコントロ
ール４の所望のトランジスタをオンする（５〜１５ｎ
ｓ）。同時に、ラッチされている書込データは、書込ド
ライバ８によってデータバスに伝達され、選択されたビ
ット線を通して所望のメモリセルに情報電荷が書込まれ
る（５〜１５ｎｓ）。

【００１７】このように、通常の書込動作は、１の列ア
ドレスデータの入力から書込動作の終了を待って、次の
列アドレスデータが入力されて書込動作が行なわれるの
である。

【００１８】以上、図13および図14で説明したように、
読出動作および書込動作は各構成回路の連続した動作の
つながりによって１サイクルが構成される。したがっ
て、これらの各構成回路の動作のつなぎに、ラッチ回路
を設けることによって、パイプライン処理を行なうこと
が可能である。ここで、半導体記憶装置におけるパイプ
ライン処理とは、読出／書込動作要求の処理の過程を、
複数の独立動作可能な小さな処理に分割し、流れ作業的
に複数の動作要求を処理していくことを意図するもので
ある。このようにパイプライン処理を定義すると、パイ
プライン化していない半導体記憶装置とは、読出／書込
動作を１つの処理として完了するごとに、次の要求を受
理可能な状態にすることを基本とする半導体記憶装置と
いうことができる。

【００１９】したがって、パイプライン化されていない
半導体記憶装置では、半導体記憶装置に読出／書込要求
を投入してからその処理が完了するまでの時間（以降
「メモリアクセスタイム」と呼ぶ）と、メモリに読出／
書込要求を投入することができる時間間隔（以降「メモ
リサイクルタイム」と呼ぶ）とがほぼ等しいことにな
る。一方、パイプライン化されている半導体記憶装置
は、メモリサイクルタイムがメモリアクセスタイムより
短く、これによって、スループットがパイプライン化さ
れていない半導体記憶装置よりも大きくなり、結局高速
読出／書込動作が実現できることになる。特に、このパ
イプライン処理はダイナミック型半導体記憶装置におい
ては、ページモード処理においてこの処理を実施するこ
とによって、動作の高速性が実現され特に有用である。

【００２０】ここで、図15のタイムチャートを参照し
て、ダイナミック型半導体記憶装置のページモードにつ
いて説明する。

【００２１】まず、外部行アドレスストローブ信号ＲＡ
Ｓ↓が“Ｈ”レベルから“Ｌ”レベルに立下がると、こ
れをトリガーとして、行アドレスが取込まれる。次に、
列アドレスストローブ信号ＣＡＳ↓が“Ｈ”レベルから
“Ｌ”レベルに立下がると、列アドレスデータとして入
力されているＣｏｌ−１が取込まれる。そして、取込ま
れた行アドレスと列アドレスとによって指定されたメモ
リセルのデータがＩ／Ｏ端子を通してデータＤｏｕｔ−
１として出力される。次に信号ＣＡＳ↓が一旦“Ｈ”レ
ベルに戻った後再度“Ｌ”レベルになり活性状態とな
る。このとき列アドレス情報として入力されているアド
レス情報Ｃｏｌ−２が取込まれ、同様にしてＩ／Ｏ端子
からデータＤｏｕｔ−２として出力される。このように
して次々と信号ＣＡＳ↓を変化させることによって、行
アドレスは保持されたまま、列アドレスだけを変化さ
せ、所望のメモリセルのデータが読出される。このよう
に、ページモード処理は、行アドレスで選択される１本
のワード線に接続されるメモリセルを、列アドレスを順
次変化させることによって、すなわち、Ｉ／Ｏコントロ
ールのゲートを切換えることによって次々に読出す動作
を意味することになる。

【００２２】したがって、ダイナミック型半導体記憶装
置において、ページモードにおいて、パイプライン処理
を行なうことができれば、その読出等の高速化が図れ、
極めて有用である。

【００２３】図16は図11の半導体記憶装置において、た
とえばページモード処理での、パイプライン処理によっ
て行なわれる読出動作の各回路の動作を時間との関連で
説明した図である。

【００２４】まず、信号ＣＡＳ↓が立下ると、これをト
リガーとして、信号ＡＬ！の変化に応答して外部列アド
レスＡがアドレスバッファ９に取り込まれ、ラッチ14に
保持される（０〜５ｎｓ）。次に、ラッチ14にラッチさ
れた列アドレスに対応した列の読出が列のデコーダ５に
よって行なわれる（５〜１５ｎｓ）。同時にプリアンプ
７が動作し（５〜１５ｎｓ）、読出されたデータは、出
力ラッチ15にラッチされる（２０〜２５ｎｓ）。パイプ
ライン処理では、この出力ラッチによってラッチされる
と同時に、次の読出サイクルとして、信号ＡＬ！の変化
に応答して新たな列アドレスがアドレスバッファ９に取
り込まれ、ラッチ14にラッチされる（２０〜２５ｎ
ｓ）。そしてすでに出力ラッチ15に保持されている出力
データは出力バッファ10を通して外部へ出力されるが、
この動作と同時に、次のサイクルの列デコーダの動作と
プリアンプの動作とが並行して行なわれる（２５〜３５
ｎｓ）。このようにして、先の読出サイクルと、次の読
出サイクルとに一部重複動作部分を設けることによっ
て、メモリアクセスタイムＴａに対してメモリサイクル
タイムＴｃを短縮することができる。

【００２５】図17は図11の半導体記憶装置において、書
込動作にパイプライン処理を適用した場合の各回路の動
作を時間との関連で説明した図である。

【００２６】図において、まず最初のサイクルで、外部
から列アドレスがアドレスバッファ９に入力されると、
信号ＡＬ！２の変化に応答して、ラッチ14に入力された
列アドレスが保持される（１０〜１５ｎｓ）。次のサイ
クルに入ると、前のサイクルでラッチされた列アドレス
に基づいて列デコーダ５が所望のビット線対を選択し
（２０〜３０ｎｓ）、一方、書込バッファ11を介してラ
ッチ16に保持されている書込データは、書込ドライバ８
によって書込まれる（２０〜３０ｎｓ）。これらの動作
と同時に、さらに次のサイクルの書込動作に対する、外
部からの列アドレスが信号ＡＬ！の変化に応答してアド
レスバッファ９に入力される。このように、書込動作に
おいてパイプライン処理を行なうことによって、書込動
作におけるメモリサイクルタイムＴｃを短縮させること
ができる。

【００２７】図18は図11の半導体記憶装置において、書
込動作に別な方式のパイプライン処理を行なった場合の
各回路の動作を時間との関連で説明した図である。

【００２８】このパイプライン処理においては、図17で
示したパイプライン処理とは異なり、列アドレス情報と
書込データとを信号ＡＬ！およびＤＬ！の変化に応答し
てラッチ14およびラッチ16に保持するものである。そし
て次のサイクルで、先のサイクルで保持されている列ア
ドレス情報と書込データとに基づいて、列デコーダが動
作し、そして書込ドライバ８が動作することによって所
望のメモリセルに書込データが書込まれるものである。

【００２９】このようにすることによっても、図に示す
ように書込動作におけるメモリサイクルタイムＴｃを短
縮することができる。

【００３０】

【発明が解決しようとする課題】上記のような従来の半
導体記憶装置は、ページモードにおいて、パイプライン
処理を行なっている場合、書込動作または読出動作が各
々連続的に続いている場合は特に問題はない。しかしな
がら、書込動作と読出動作とが切換わったような動作サ
イクルが生じた場合に不具合が生じる。

【００３１】図19は図11の半導体記憶装置において、パ
イプライン処理における書込動作から読出動作に動作サ
イクルが変化した場合の、各回路の動作を時間との関連
で説明した図である。

【００３２】まず、外部の列アドレスと、外部のデータ
とがアドレスバッファ９および書込バッファ11を通して
取込まれ、各々のラッチ14およびラッチ16に保持される
（１０〜１５ｎｓ）。

【００３３】図において、まず、外部の列アドレスと外
部のデータとがアドレスバッファ９および書込バッファ
11を通して取込まれ、各々のラッチ14およびラッチ16に
保持される（１０〜１５ｎｓ）。次のサイクルで、ラッ
チされた列アドレスと書込データとに基づいて、書込動
作が実行される。しかし、この場合さらに次のサイクル
では読出動作が行なわれるため、このサイクルにおい
て、次の読出動作のための準備動作が必要となる。すな
わち、読出動作用の列アドレスＢがアドレスバッファ９
を介して入力されラッチ14でラッチされ、このラッチさ
れた列アドレスに基づいて、列デコーダおよびプリアン
プが動作される必要がある。しかしながら、まずこのサ
イクルにおいて書込のための列デコーダの動作が必要で
ある。したがって、２０ｎｓ〜５０ｎｓのサイクルの間
に、列デコーダの動作が２回行なわれる必要がある。し
かし通常の半導体記憶装置においては、列デコーダは１
つしかないためこれらのデコーダ動作を同時に行なうこ
とは不可能である。したがって、書込動作から読出動作
に移ったときの最初の読出動作に必要なメモリサイクル
タイムＴＡ２は、通常のパイプライン処理のメモリサイ
クルタイムＴＡ１またはＴＡ３と比べて長くならざるを
得ない。あるいは、このメモリサイクルタイムＴＡ２の
遅延を避けるためには、一旦読出動作を中止する処理、
すなわち書込サイクル後の次のサイクルをダミーサイク
ルとして処理する等の必要がある。

【００３４】したがって、書込動作と読出動作とが頻繁
に切換えられるような使用方法が用いられたときは、パ
イプライン処理を用いたとしても、切換時のメモリサイ
クルタイムを短縮することはできない。

【００３５】この発明は上記のような課題を解決するた
めになされたもので、パイプライン処理において、書込
動作と読出動作とを切換えた場合であっても、メモリサ
イクルタイムの遅延を引起こさない半導体記憶装置を提
供することを目的とする。

【００３６】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、行および列よりなるマトリックス状に配置
された複数のメモリセルを有し、指定された行内の、指
定された列に対応するメモリセルに対する情報の書込お
よび読出を、書込動作および読出動作が混在した場合で
あってもサイクルタイムの遅延を引き起こさずに実行す
る半導体記憶装置であって、行アドレスを指定する行ア
ドレス指定手段と、列アドレスを入力する列アドレス入
力手段と、入力された列アドレスを保持する、別個に保
持動作が可能な複数の列アドレス保持手段と、複数の列
アドレス保持手段によって保持された列アドレスをそれ
ぞれ指定する、各々が任意の列アドレスを指定可能な複
数の列アドレス指定手段と、指定された行および列アド
レスに対応するメモリセルに対して情報の書込または読
出動作を行う動作手段と、先行するサイクルにおいて、
行アドレス指定手段、第１の列アドレス保持手段および
第１の列アドレス指定手段によって指定された行および
列アドレスに基づく動作手段の読出または書込動作の少
なくとも一部と、後続するサイクルにおいて第２の列ア
ドレス保持手段が次の列アドレスを保持する動作とが時
間的にオーバラップするように行アドレス指定手段、複
数の列アドレス保持手段、複数の列アドレス指定手段お
よび動作手段を動作させる制御手段とを備えたものであ
る。

【００３７】

【作用】この発明においては、先行するサイクルにおい
ては、入力された行アドレスおよび列アドレスに基づい
て、行アドレス指定手段、第１の列アドレス保持手段、
第１の列アドレス指定手段がメモリセルを指定し、対応
するメモリセルのデータの読出または書込が動作手段に
より行われる。このとき、後続するサイクルの列アドレ
スを保持する第２の列アドレス保持手段の動作が、先行
するサイクルの動作手段の動作の少なくとも一部と時間
的にオーバーラップするように、制御手段が各手段を制
御する。したがって、同じ行アドレス内の各列アドレス
によって指定される複数メモリセルに対する読出／書込
が前後のサイクルで互いにオーバーラップしながら交互
に行われる。また、複数の列アドレス指定手段はいずれ
も、任意の列アドレスを指定できるので、連続するアク
セスにおける列アドレスに対する制限はない。

【００３８】

【実施例】図１はこの発明の一実施例によるダイナミッ
ク型半導体記憶装置の構成を示すブロック図である。

【００３９】この図は先に図11で従来例として示した半
導体記憶装置のブロック図に対応したものであるので、
ここでは従来例と相違する点について主に説明する。

【００４０】図において、アドレスバッファ９を介して
入力された列アドレスデータは、スイッチ回路ＳＷ１を
介してラッチＡ14ａおよびラッチＢ14ｂに分岐して入力
される。スイッチ回路ＳＷ１はタイミング発生回路13に
よって発生された信号ＴＳの入力に応答して、入力され
た列アドレスデータをラッチＡまたはラッチＢのいずれ
かに入力する。ラッチＡに入力された列アドレスデータ
は、信号ＡＬ！２−１の信号の変化に応答して、列デコ
ーダＡ５ａに入力される。ラッチＢに入力された列アド
レスデータは、信号ＡＬ！２−２の変化に応答して、列
デコーダＢ５ｂに入力される。一方、Ｉ／Ｏ端子を通し
て入力された書込データは書込バッファ11を介して、ス
イッチ回路ＳＷ２に入力される。スイッチ回路ＳＷ２は
タイミング発生回路13によって出力されたタイミング信
号ＴＳ₂の入力に応答して、書込データを書込ドライバ
Ａ８ａまたは書込ドライバＢ８ｂに分岐させて入力させ
る。書込ドライバＡまたは書込ドライバＢから出力され
た書込データは、データバスＩＯＡまたはＩＯＢを介し
てＩ／ＯコントロールＡ４ａまたはＩ／Ｏコントロール
Ｂ４ｂにそれぞれ入力される。また、読出動作において
Ｉ／ＯコントロールＡまたはＩ／ＯコントロールＢによ
って出力された読出データは、データバスＩＯＡまたは
ＩＯＢを介してプリアンプＡ７ａまたはプリアンプＢ７
ｂによって増幅され、スイッチ回路ＳＷ３に入力され
る。スイッチ回路ＳＷ３はタイミング発生回路13によっ
て発生されたタイミング信号ＴＳ₃の入力に応答して、
プリアンプＡまたはプリアンプＢから出力されたデータ
のいずれかを出力ラッチ15へ出力する。

【００４１】このように、本願発明に係る半導体記憶装
置は、メモリセルアレイ１に対して、Ｉ／Ｏコントロー
ル、列デコーダ、プリアンプ、書込ドライバ、およびラ
ッチを各々２個ずつ有している。

【００４２】図２は図１のメモリセルアレイ１の周辺回
路の構成を示す回路であって、従来例として示した図12
に対応するものである。

【００４３】以下、従来例と異なる構成について主に説
明する。図において、メモリセルアレイ１、プリチャー
ジ回路２、およびセンスアンプ３の構成は従来例と同様
であるが、Ｉ／Ｏコントロールと列デコーダとは先に述
べたためにそれぞれ２個ずつ設けられている。したがっ
て同一サイクルにおいて、列デコーダＡおよび列デコー
ダＢに並行して列アドレスデータを入力することができ
る。そして、列デコーダＡおよび列デコーダＢはそれぞ
れＩ／ＯコントロールのトランジスタＱ₅およびＱ₆の
ゲートの電位を変化させるだけなので、各々の列デコー
ダに入力される列データは他の列デコーダの動作に影響
を与えることはない。

【００４４】図３は図１のアドレスバッファ９の具体的
構成を示す回路図である。この回路構成は基本的には従
来例で示した半導体記憶装置のアドレスバッファ９と同
様である。

【００４５】図において、外部アドレス信号Ａｉは、Ｒ
ＡＳ信号に関連した信号φＲＡＳの入力に応答してアド
レスバッファ９に取込まれる。そして、ＡＬ！信号に関
連した信号φＡＬ！の変化に応答して、スイッチ回路Ｓ
Ｗ１にアドレスデータＡｉとして出力される。

【００４６】図４は図１のラッチＡ14ａまたはラッチＢ
14ｂの具体的構成を示す回路図である。

【００４７】図において、スイッチ回路ＳＷ１から分岐
されて入力された列アドレスデータＡｉは、信号ＡＬ！
２−１（ＡＬ！２−２）の信号に関連した信号φＡＬ！
２−１（φＡＬ！２−２）の変化に応答して、ラッチＡ
（ラッチＢ）に保持されるとともに列デコーダＡまたは
列デコーダＢに列アドレス情報Ａｉ−１（Ａｉ−２）と
して出力される。

【００４８】図５は図１のプリアンプＡおよび書込ドラ
イバＡまたはプリアンプＢおよび書込ドライバＢの具体
的構成を示す回路図である。

【００４９】Ｉ／ＯコントロールＡまたはＩ／Ｏコント
ロールＢからデータバスＩＯＡａおよびＩＯＡｂまたは
ＩＯＢａまたはＩＯＢｂを介してプリアンプＡ７ａまた
はプリアンプＢ７ｂに入力された読出データは、信号Ｐ
ＡＥに関連した信号φＰＡＥの変化に応答して増幅さ
れ、スイッチ回路ＳＷ３に読出データＲＤとして出力さ
れる。

【００５０】一方、スイッチ回路ＳＷ２から分岐された
書込データＷＤは書込ドライバＡ８ａまたは書込ドライ
バＢ８ｂに入力され、信号Ｗに関連した信号φＷの変化
に応答して取込まれ、データバスを介してＩ／Ｏコント
ロールＡ４ｂまたはＩ／ＯコントロールＢ４ｂに出力さ
れる。

【００５１】図６は図１の書込バッファ11、出力バッフ
ァ10および出力ラッチ15の各々の具体的構成を示す回路
図である。

【００５２】Ｉ／Ｏ端子から入力された書込データはＲ
ＡＳ↓信号に関連した信号φＲＡＳ↓の変化に応答して
書込バッファ11に取り込まれる。そして信号ＤＬ！に関
連した信号φＤＬ！の変化に応答して保持された書込デ
ータは、スイッチ回路ＳＷ２に書込データＷＤとして出
力される。

【００５３】一方、スイッチ回路ＳＷ３から出力された
読出データＲＤは、信号ＤＯＬ！に関連した信号φＤＯ
Ｌ！の変化に応答して出力ラッチ15に保持されたデータ
は、信号φＯＥの変化とともに出力バッファ10から端子
Ｉ／Ｏを通して外部へ読出データとして出力される。

【００５４】図７はこの発明の一実施例による行アドレ
スの指定後の通常の読出サイクルでのパイプライン処理
における各回路の動作を時間との関連で説明した図であ
る。

【００５５】この例においては、列アドレスデータが
Ａ、Ｂ、ＣおよびＤの順で順次指定され、対応する行ア
ドレスと列アドレスとで指定されたメモリセルの電荷情
報を読出すときの動作について説明されている。

【００５６】まず外部信号ＣＡＳ↓の立下りに応答し
て、信号ＡＬ！およびＡＬ！２−１が立上るとそれに応
答して、外部列アドレスデータＡがアドレスバッファ９
に取込まれ、同時にスイッチ回路ＳＷ１がラッチＡを選
択するように切換わり、列アドレスデータＡはラッチＡ
14ａにラッチされる（０〜５ｎｓ）。次にラッチＡに取
込まれた列アドレスデータＡの値に基づいて列デコーダ
Ａが動作し、所望のビット線対を選択する。その動作と
同時に、プリアンプＡ７ａが動作し、所望の行アドレス
と列アドレスとによって指定されたメモリセルの電荷情
報が読出される（５〜１５ｎｓ）。そして次のサイクル
では、プリアンプＡ７ａによって読出されたデータが、
切換えられたスイッチ回路ＳＷ３を通して出力ラッチ15
に転送されそこでラッチされる（２０〜２５ｎｓ）。そ
して出力ラッチ15に保持された読出データは、出力バッ
ファ10の動作によりＩ／Ｏ端子を通じて外部へ読出され
る（２０〜３５ｎｓ）。

【００５７】一方、列アドレスデータＡに基づいて読出
されたデータが出力ラッチ15に転送されたときと同時
に、次の読出動作のための列アドレスデータＢが同様に
アドレスバッファ９を通して取込まれる。今度はスイッ
チ回路ＳＷ１がラッチＢ14ｂを選択するように切換えら
れ、列アドレスデータＢはラッチＢ14ｂに保持される
（２０〜２５ｎｓ）。以下同様に列アドレスＢに基づい
て列デコーダＢおよびＩ／ＯコントロールＢが動作し、
行アドレスと列アドレスデータＢに対応したメモリセル
のデータがプリアンプＢ７ｂおよびスイッチ回路ＳＷ３
を介して出力ラッチ15に読出される（２５〜３５ｎ
ｓ）。以下同様に列アドレスデータＣおよびＤに対応し
たメモリセルのデータについてもラッチ、列デコーダ、
Ｉ／Ｏコントロールおよびプリアンプが交互に切換わ
り、順次外部へ読出される。

【００５８】本実施例では、メモリアクセスタイムＴａ
は０〜３５ｎｓであるのに対し、メモリサイクルタイム
Ｔｃは０〜２０ｎｓとなっており、メモリサイクルはメ
モリアクセスタイムに対して大きく縮減されている。ま
たこの例ではラッチはラッチＡとラッチＢとして２つ設
けられているため、たとえば、列アドレスデータＡはラ
ッチＡには０〜４０ｎｓの間で保持されて有効であり、
列アドレスデータＢは２０〜６０ｎｓの間で有効であ
る。言換えれば、この列アドレスデータが有効である間
に、その列アドレスデータに対応する読出動作が行なわ
れていることになる。このようにラッチや列デコーダ等
を２つ設けることによって、通常の読出動作のパイプラ
イン処理においても、余裕をもった動作を実現すること
ができる。

【００５９】第８図はこの発明の一実施例による行アド
レスの指定後の通常の書込サイクルでのパイプライン処
理における各回路の動作を時間との関連で説明した図で
ある。

【００６０】まず外部信号ＣＡＳ↓の立下りに応答し
て、信号ＡＬ！および信号ＡＬ！２−１の立上りに応答
して、外部列アドレスデータＡがアドレスバッファ９お
よび切換えられたスイッチ回路ＳＷ１を介してラッチＡ
14ａに取込まれ、そこで保持される（０〜５ｎｓ）。ラ
ッチＡに保持された列アドレスデータＡは後の列アドレ
スデータＣの取込みまで、すなわち４０ｎｓの時刻まで
ラッチＡに保持されていることになる。次に、外部信号
ＣＡＳ↓の立下りに応答して同様に外部列アドレスデー
タＢがアドレスバッファ９および切換えられたスイッチ
回路ＳＷ１を介してラッチＢ14ｂに取込まれ、そこで保
持される（２０〜２５ｎｓ）。ラッチＢに保持された列
アドレスＢは後の列アドレスＤの取込みまで、すなわち
６０ｎｓの時刻までラッチＢに保持されることになる。

【００６１】列アドレスデータＢの取込みと同時に、列
アドレスデータＡに対応したメモリセルへの書込データ
が信号ＤＬ！の立上りに応答して書込バッファ11に取込
まれ、そこで保持される（２０〜２５ｎｓ）。続いて、
ラッチＡに保持されている列アドレスデータＡに基づい
て、列デコーダＡが動作し、所望のＩ／Ｏコントロール
Ａにおけるトランジスタをオンし、データバスと所定の
ビット線対とを電気的に接続する。この列デコーダＡの
動作とともに、書込バッファ11に保持されている書込デ
ータは、スイッチ回路ＳＷ２を介して書込ドライバＡに
よって増幅され、所定のメモリセルに情報電荷として書
込まれる（２５〜３５ｎｓ）。

【００６２】列アドレスデータＢ以降に対応した書込デ
ータも、列アドレスデータＡに対する書込データの処理
と同様に以降のサイクルで順次書込動作が実行される。

【００６３】図９はこの発明の一実施例による行アドレ
スの指定後の動作として、読出動作と書込動作とが混在
したサイクルがパイプライン処理において行なわれた場
合の各回路の動作を時間との関連で説明した図である。

【００６４】この例においては、外部列アドレスデータ
Ａ、ＣおよびＤが読出動作としてのアドレス情報であ
り、列アドレスデータＡと列アドレスデータＣとの間に
入力された列アドレスデータＢが書込動作用に対応した
ものである場合を想定している。また、メモリサイクル
タイムとしてＴＣ１（０〜２０ｎｓ）、ＴＣ２（２０〜
４０ｎｓ）、ＴＣ３（４０〜６０ｎｓ）およびＴＣ４
（６０〜８０ｎｓ）のサイクルで順次変化しているもの
として以下説明する。

【００６５】まず、外部信号ＣＡＳ↓の立下りに応答し
て、外部列アドレスデータＡがアドレスバッファ９およ
び切換えられたスイッチ回路ＳＷ１を通してラッチＡに
保持される（０〜５ｎｓ）。続いて、ラッチＡに保持さ
れた列アドレスＡに基づいて、列デコーダＡおよびプリ
アンプＡが動作する（５〜１５ｎｓ）。次のサイクルＴ
Ｃ２に入ると、外部信号ＣＡＳ↓の立下りに応答して、
外部列アドレスデータＢがアドレスバッファ９および切
換えられたスイッチ回路ＳＷ１を通してラッチＢにラッ
チされる（２０〜２５ｎｓ）。このとき、列アドレスデ
ータＡに基づいて読出されたデータは、プリアンプＡ、
スイッチ回路ＳＷ３を通して出力ラッチ15に転送されそ
こで保持される（２０〜２５ｎｓ）。そして出力バッフ
ァ10が動作することによって列アドレスデータＡに対応
したデータは、端子Ｉ／Ｏを介して外部へ出力される
（２５〜３５ｎｓ）。このとき、このサイクルＴＣ２に
おいては、ラッチＢに保持されている書込み用の列アド
レスデータＢに基づいて、列デコーダＢおよびプリアン
プＢが動作することになる（２５〜３５ｎｓ）。

【００６６】次のサイクルＴＣ３に入ると、読出動作と
して列デコーダＢおよびプリアンプＢの動作によって読
出された列アドレスデータＢに対応したメモリセルのデ
ータは、スイッチ回路ＳＷ３を介して出力ラッチ15に転
送されそこで保持される（４０〜４５ｎｓ）が、このサ
イクルにおいては、出力動作を制御する信号ＯＥが低レ
ベルのままであるので、出力バッファ10は動作しない。
したがって、列アドレスデータＢに対応したメモリセル
のデータは外部へ読出されることはない。そして、出力
ラッチ15の動作とともに、列アドレスデータＢに対応し
たメモリセルへの書込動作のための書込データが外部書
込制御信号Ｗ！の立下りに応答して、書込バッファ11に
取込まれそこで保持される（４０〜４５ｎｓ）。そし
て、書込バッファ11に保持されたデータは、切換えられ
たスイッチ回路ＳＷ２を通して書込ドライバＢに取込ま
れそこで増幅され、ラッチＢに保持されている列アドレ
スデータＢに基づいて動作する列デコーダＢによって対
応したメモリセルに増幅された書込データが書込まれる
（４５〜５５ｎｓ）。この場合、列デコーダＡおよびプ
リアンプＡも動作しているが、その動作に用いるデータ
バスは書込動作に用いているデータバスとは異なってい
るため、読出動作におけるデータバスの電位の変化は書
込動作におけるデータバスの電位変化に影響を与えるこ
とはない。

【００６７】またこのサイクルＴＣ３においては、次の
読出動作用に外部列アドレスＣがラッチＡに保持されて
いる（４０〜４５ｎｓ）。

【００６８】次のサイクルＴＣ４においては、先のサイ
クルでラッチＡに保持されている列アドレスデータＣに
基づいて、読出動作が行なわれることになる。

【００６９】このようにこの発明の一実施例によると、
読出動作と書込動作とが混在した場合であっても、メモ
リサイクルタイムはいずれも０〜２０ｎｓとなって、読
出動作または書込動作が続く場合のメモリサイクルタイ
ムと変わらない。

【００７０】図10はこの発明の一実施例によるリード・
モデファイ・ライトサイクルのパイプライン処理におけ
る各回路の動作を時間との関連で説明した図である。

【００７１】この例では、列アドレスデータＡに対応す
るメモリセルの情報電荷を読出した後、このメモリセル
に新たなデータを入力した後、続いて列アドレスデータ
ＢおよびＣ以降の対応するメモリセルの読出動作を続け
るものである。

【００７２】列アドレスＡの読出動作を先に説明したよ
うに、０〜３５ｎｓの時刻における読出サイクルによっ
て実行されている。この例では、列アドレスデータＡに
対応するデータの出力バッファ動作が終了した後、新た
なデータを書込むべく、４０ｎｓ時から、書込データの
ラッチが行なわれる（４０〜４５ｎｓ）。すなわち、外
部書込制御信号Ｗ↓の立下がりに応答して、Ｉ／Ｏ端子
から書込データが書込バッファ１１に取込まれそこで保
持される。続いて列デコーダＡおよび書込ドライバＡを
動作させることによって、列アドレスデータＡに対応し
たメモリセルにデータが書込まれ、リード・モデファイ
・ライトサイクルが終了する。次に列アドレスデータＢ
に対応するメモリセルの読出動作に移るが、この列アド
レスＢは２０ｎｓの時刻において、外部信号ＣＡＳ↓の
立下がりに応答してラッチＢに保持されている。そして
この保持された列アドレスデータＢに基づいて、６０ｎ
ｓ以降において、列アドレスデータＢに対応したメモリ
セルの情報が読出される。

【００７３】すなわち、リード・モデファイ・ライトサ
イクルとしては、２０〜６０ｎｓ期間を要するが、前サ
イクルや次のサイクルにおける読出動作に対し何ら影響
なく実行することが可能となる。

【００７４】この場合、列アドレスのラッチの有効期間
は、リードサイクルからモデファイ・ライトサイクルの
終了まで必要であるので、０〜６０ｎｓの期間となって
いる。

【００７５】なお、上記実施例ではダイナミック型半導
体記憶装置に本発明を適用しているが、他の記憶装置、
たとえばスタティック型半導体記憶装置（ＳＲＡＭ）、
ＥＥＰＲＯＭ等の記憶装置にも同様に適用できる。

【００７６】また、上記実施例では、ダイナミック型半
導体記憶装置のページモードでのパイプライン処理につ
いて本発明を適用しているが、ページモードに限らず、
ランダムな読出／書込動作に対してもこの発明の思想は
同様に適用できる。

【００７７】さらに、上記実施例では、デコーダ等を２
つ設けているがこれらは３つ以上であっても適用可能で
あり、さらにこの発明の思想は、行デコーダを複数設け
ることにも適用することが可能である。

【００７８】

【発明の効果】この発明においては、列アドレス保持手
段および列アドレス指定手段をそれぞれ複数個設けてお
り、かつ列アドレス指定手段はいずれも任意の列アドレ
スを指定できるので、読出動作や書込動作が混在したよ
うな場合であっても、１つの行内へのアクセスであれば
列アドレスの値にかかわらずメモリサイクルタイムが短
縮でき、記憶処理動作の高速化が実現できる。

【図面の簡単な説明】

【図１】この発明の一実施例によるダイナミック型半導
体記憶装置の構成を示すブロック図である。

【図２】図１のメモリセルアレイ周りの周辺回路の具体
的構成を示す回路図である。

【図３】図１のアドレスバッファの具体的構成を示す回
路図である。

【図４】図１のラッチＡまたはラッチＢの具体的構成を
示す回路図である。

【図５】図１のプリアンプＡおよび書込ドライバＡまた
はプリアンプＢおよび書込ドライバＢの具体的構成を示
す回路図である。

【図６】図１の出力バッファ、書込バッファおよび出力
ラッチの具体的構成を示す回路図である。

【図７】この発明の一実施例による行アドレス指定後の
通常の読出サイクルでのパイプライン処理における各回
路の動作を時間との関連で説明した図である。

【図８】この発明の一実施例による行アドレス指定後の
通常の書込サイクルでのパイプライン処理における各回
路の動作を時間との関連で説明した図である。

【図９】この発明の一実施例による行アドレス指定後の
読出動作と書込動作とが混在したサイクルでのパイプラ
イン処理における各回路の動作を時間との関連で説明し
た図である。

【図10】この発明の一実施例による行アドレスの指定後
のリード・モデファイ・ライトサイクルでのパイプライ
ン処理における各回路の動作を時間との関連で説明した
図である。

【図11】従来のダイナミック型半導体記憶装置の構成を
示すブロック図である。

【図12】図11のメモリセルアレイの周辺回路の具体的構
成を示す回路図である。

【図13】従来のダイナミック型半導体記憶装置における
行アドレス指定後の通常の読出サイクルにおける各回路
の動作を時間との関連で説明した図である。

【図14】従来のダイナミック型半導体記憶装置における
行アドレス指定後の通常の書込サイクルでの各回路の動
作を時間との関連で説明した図である。

【図15】一般のダイナミック型半導体記憶装置における
ページモードにおける各信号の変化状況を示したタイミ
ングチャート図である。

【図16】従来のダイナミック型半導体記憶装置における
行アドレス指定後の通常の読出サイクルでのパイプライ
ン処理における各回路の動作を時間との関連で説明した
図である。

【図17】従来のダイナミック型半導体記憶装置における
行アドレス指定後の通常の書込サイクルでのパイプライ
ン処理における各回路の動作の一例を、時間との関連で
説明した図である。

【図18】従来のダイナミック型半導体記憶装置における
行アドレス指定後の通常の書込サイクルでのパイプライ
ン処理における各回路の動作の他の例を、時間との関連
で説明した図である。

【図19】従来のダイナミック型半導体記憶装置における
行アドレス指定後の書込サイクルと読出サイクルとが混
在した場合のパイプライン処理における各回路の動作を
時間との関連で説明した図である。

【符号の説明】

１メモリセルアレイ２プリチャージ回路３センスアンプ４ａＩ／ＯコントロールＡ４ｂＩ／ＯコントロールＢ５ａ列デコーダＡ５ｂ列デコーダＢ６行デコーダ７ａプリアンプＡ７ｂプリアンプＢ８ａ書込ドライバＡ８ｂ書込ドライバＢ９アドレスバッファ 10 出力バッファ 11 書込バッファ 13 タイミング発生回路ＳＷ１〜ＳＷ３スイッチ回路

Claims

(57)【特許請求の範囲】

【請求項１】行および列よりなるマトリックス状に配
置された複数のメモリセルを有し、指定された行内の、
指定された列に対応するメモリセルに対する情報の書込
および読出を、書込動作および読出動作が混在した場合
であってもサイクルタイムの遅延を引き起こさずに実行
する半導体記憶装置であって、行アドレスを指定する行アドレス指定手段と、列アドレスを入力する列アドレス入力手段と、前記入力された列アドレスを保持する、別個に保持動作
が可能な複数の列アドレス保持手段と、前記複数の列アドレス保持手段によって保持された列ア
ドレスをそれぞれ指定する、各々が任意の列アドレスを
指定可能な複数の列アドレス指定手段と、指定された行および列アドレスに対応するメモリセルに
対して情報の書込または読出動作を行う動作手段と、先行するサイクルにおいて、前記行アドレス指定手段、
第１の前記列アドレス保持手段および第１の前記列アド
レス指定手段によって指定された行および列アドレスに
基づく前記動作手段の読出または書込動作の少なくとも
一部と、後続するサイクルにおいて第２の前記列アドレ
ス保持手段が次の列アドレスを保持する動作とが時間的
にオーバラップするように前記行アドレス指定手段、前
記複数の列アドレス保持手段、前記複数の列アドレス指
定手段および前記動作手段を動作させる制御手段とを備
えた、半導体記憶装置。