JP4322645B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4322645B2 JP4322645B2 JP2003398398A JP2003398398A JP4322645B2 JP 4322645 B2 JP4322645 B2 JP 4322645B2 JP 2003398398 A JP2003398398 A JP 2003398398A JP 2003398398 A JP2003398398 A JP 2003398398A JP 4322645 B2 JP4322645 B2 JP 4322645B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- memory cell
- data
- sense amplifier
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0028—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
2002 IEEE International Solid−State Circuits Conference,Digest of Technical Papers,pp.202−203. 2002 IEEE International Electron Devices Meeting,Technical Digest,pp.923−926. 2003 Non−Volatile Semiconductor Memory Workshop,Digest of Technical Papers,pp91−92.
図1は、本発明の実施の形態1による不揮発性メモリのブロック図、図2は、図1の不揮発性メモリに設けられたメモリセルアレイの構成例を示した回路図、図3は、図2のメモリセルアレイに設けられたメモリセルの構成図、図4は、図1の不揮発性メモリに設けられたカラムセレクタの回路図、図5は、図4のカラムセレクタに設けられたプリチャージ回路の一例を示す回路図、図6は、図4のカラムセレクタに設けられたセンスアンプの一例を示す回路図、図7は、図4のカラムセレクタに設けられたライトドライバの一例を示す回路図、図8は、図1の不揮発性メモリにおける書き込み動作のタイミングチャート、図9は、図1の不揮発性メモリにおける読み出し動作のタイミングチャート、図10は、図1の不揮発性メモリにおける書き込み動作の他の例を示すタイミングチャート、図11は、図1の不揮発性メモリにおける読み出し動作の他の例を示すタイミングチャートである。
図12は、本発明の実施の形態2による不揮発性メモリに設けられたカラムセレクタの回路図、図13は、図12のカラムセレクタに設けられたライトドライバの回路図、図14は、本発明の実施の形態2による不揮発性メモリによる書き込み動作の一例を示すタイミングチャート、図15は、本発明の実施の形態2による不揮発性メモリによる書き込み動作の他の例を示すタイミングチャートである。
図16は、本発明の実施の形態3による不揮発性メモリに設けられたカラムセレクタの回路図、図17は、図16のカラムセレクタに設けられたライトドライバの回路図、図18は、本発明の実施の形態3による不揮発性メモリにおける書き込み動作の一例を示すタイミングチャート、図19は、図16のカラムセレクタにおける他の例を示す回路図、図20は、本発明の実施の形態3によるリフレッシュ動作機能がついた不揮発性メモリの一例を示すブロック図、図21は、図20の不揮発性メモリにおけるメモリセルの一例を示す構成図、図22は、本発明の実施の形態3によるデータの修正機能が付加された不揮発性メモリの一例を示すブロック図、図23は、図22の不揮発性メモリにおけるメモリセルアレイの一例を示す回路図である。
1a 不揮発性メモリ(半導体集積回路装置)
1b 不揮発性メモリ(半導体集積回路装置)
2 アドレスバッファ
3 タイミング生成回路
4 バンクセレクタ
5 ロウアドレスバッファ
6 カラムアドレスバッファ
7 モードレジスタ
8 カラムアドレスカウンタ
9 ロウデコーダ
10 ワードドライバ
11 カラムデコーダ
12 カラムセレクタ
12a,12b カラムセレクタ
13 ライトデータコントロール
14 I/Oコントロール
15 出力バッファ
16 入力バッファ
17 メモリセルアレイ
17a メモリセルアレイ
18 リフレッシュアドレスバッファ
19 リフレッシュカウンタ
20 チェックビットエンコーダ/デコーダ
WL ワード線(第1ワード線)
BL ビット線(第1ビット線)
MC メモリセル
SL ソース線
C01,C23 カラム選択線
PCR 相変化抵抗
MT メモリセルトランジスタ
SAB センスアンプブロック
PC プリチャージ回路
WD ライトドライバ(第1ライトドライバ、第2ライトドライバ、第2データ保持回路)
SA センスアンプ(第1データ保持回路)
WDC ライトデータコントロール
MC メモリセル(第1メモリセル)
RMC リフレッシュ時データ用退避メモリセル(第2メモリセル)
T1,T2 トランジスタ
NT0,NT1 トランジスタ
PT0,PT1 トランジスタ
MPL2 トランジスタ
INV0,INV1 インバータ
MPL,MPL1 トランジスタ
MPH トランジスタ
MPWE ビット線書き込みトランジスタ
DQ データ入出力ピン
RP プリチャージ信号
RP2 アクティブスタンバイプリチャージ信号
CLK クロック信号
RTG ビット線分離信号
W ライトイネーブル信号
RP2 アクティブスタンバイプリチャージ信号
RTG ビット線分離信号
WR ライトイネーブル信号(第1書き込み信号)
RS ライトイネーブル信号(第2書き込み信号)
WL ワード線(第1ワード線)
RWL リフレッシュデータ退避用のワード線(第2ワード線)
MCP チェックビット用メモリセル
BLP ビット線(第2ビット線)
Claims (9)
- 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との所望の交点に配置された多数のメモリセルと、
前記複数のビット線のそれぞれに接続されたセンスアンプと、
前記センスアンプに接続され、前記複数のビット線のそれぞれに接続されたメモリセルに第1情報を書き込む第1ライトドライバとを有し、
前記メモリセルは、不揮発性であり、
前記複数の第1ライトドライバがセンスアンプへのデータ入力サイクル毎に活性化されることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記センスアンプに接続され、前記メモリセルに第2情報を書き込む第2ライトドライバを有し、
前記複数の第2ライトドライバは、同時に活性化されることを特徴とする半導体集積回路装置。 - 請求項2記載の半導体集積回路装置において、
前記センスアンプは、
メモリセルのデータあるいは、外部からの書き込みデータを保持する第1データ保持回路を有し、
前記第2ライトドライバは、前記第1データ保持回路が前記第2情報を保持したことを受けて、前記第2情報を保持する第2データ保持回路を有することを特徴とする半導体集積回路装置。 - 請求項2記載の半導体集積回路装置において、
前記第1ライトドライバが活性化される期間は、前記第2ライトドライバが活性化される時間より短いことを特徴とする半導体集積回路装置。 - 請求項1の半導体集積回路装置において、
前記複数のビット線のそれぞれに接続された第2ライトドライバを有し、
前記第2ライトドライバはセンスアンプへのデータ入力サイクル毎に活性化されることを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1ライトドライバは、第1書き込み信号で活性化され、前記第1情報をメモリセルに書き込み、
前記第2ライトドライバは、第2書き込み信号で活性化され、第2情報をメモリセルに書き込むことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1ライトドライバが活性化される期間は、前記第2ライトドライバが活性化される時間より短いことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1ライトドライバ、および前記第2ライトドライバは、第1書き込み信号で活性化され、前記第1情報あるいは、第2情報のいずれかをメモリセルに書き込むことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記メモリセルは、相変化抵抗を含むことを特徴とする半導体集積回路装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003398398A JP4322645B2 (ja) | 2003-11-28 | 2003-11-28 | 半導体集積回路装置 |
US10/995,198 US7154788B2 (en) | 2003-11-28 | 2004-11-24 | Semiconductor integrated circuit device |
KR1020040097809A KR101119393B1 (ko) | 2003-11-28 | 2004-11-26 | 반도체 집적회로장치 |
US11/598,702 US7257034B2 (en) | 2003-11-28 | 2006-11-14 | Semiconductor integrated circuit device |
US11/832,727 US7492644B2 (en) | 2003-11-28 | 2007-08-02 | Semiconductor integrated circuit device |
US12/352,668 US7613038B2 (en) | 2003-11-28 | 2009-01-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003398398A JP4322645B2 (ja) | 2003-11-28 | 2003-11-28 | 半導体集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009096731A Division JP2009187658A (ja) | 2009-04-13 | 2009-04-13 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005158199A JP2005158199A (ja) | 2005-06-16 |
JP4322645B2 true JP4322645B2 (ja) | 2009-09-02 |
Family
ID=34723253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003398398A Expired - Fee Related JP4322645B2 (ja) | 2003-11-28 | 2003-11-28 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (4) | US7154788B2 (ja) |
JP (1) | JP4322645B2 (ja) |
KR (1) | KR101119393B1 (ja) |
Families Citing this family (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5121859B2 (ja) * | 2003-09-12 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
JP4646636B2 (ja) * | 2004-02-20 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100733147B1 (ko) * | 2004-02-25 | 2007-06-27 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
US7372726B2 (en) * | 2004-04-08 | 2008-05-13 | Renesas Technology Corp. | Semiconductor memory |
JP4282612B2 (ja) * | 2005-01-19 | 2009-06-24 | エルピーダメモリ株式会社 | メモリ装置及びそのリフレッシュ方法 |
US7495944B2 (en) * | 2005-03-30 | 2009-02-24 | Ovonyx, Inc. | Reading phase change memories |
KR100745600B1 (ko) | 2005-11-07 | 2007-08-02 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 읽기 방법 |
KR100673023B1 (ko) * | 2005-12-28 | 2007-01-24 | 삼성전자주식회사 | 파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치 |
US7460394B2 (en) * | 2006-05-18 | 2008-12-02 | Infineon Technologies Ag | Phase change memory having temperature budget sensor |
US7880160B2 (en) * | 2006-05-22 | 2011-02-01 | Qimonda Ag | Memory using tunneling field effect transistors |
US20070279975A1 (en) * | 2006-06-06 | 2007-12-06 | Hudgens Stephen J | Refreshing a phase change memory |
TWI345790B (en) * | 2006-07-31 | 2011-07-21 | Sandisk 3D Llc | Method and apparatus for dual data-dependent busses for coupling read/write circuits to a memory array |
EP1898426A3 (fr) * | 2006-09-05 | 2008-05-21 | Stmicroelectronics Sa | Mémoire à changement de phase effacable et programmable au moyen d' un décodeur de ligne |
JP4328796B2 (ja) | 2006-10-31 | 2009-09-09 | エルピーダメモリ株式会社 | 半導体記憶装置及びその書き込み制御方法 |
US7679980B2 (en) * | 2006-11-21 | 2010-03-16 | Qimonda North America Corp. | Resistive memory including selective refresh operation |
US7760545B2 (en) | 2006-12-26 | 2010-07-20 | Elpida Memory, Inc. | Semiconductor memory device and programming method thereof |
TWI320180B (en) * | 2007-01-12 | 2010-02-01 | A driving method and a driving system for writing the phase change memory | |
US7626860B2 (en) * | 2007-03-23 | 2009-12-01 | International Business Machines Corporation | Optimized phase change write method |
JP5490357B2 (ja) | 2007-04-04 | 2014-05-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその制御方法 |
JP5413938B2 (ja) | 2007-05-08 | 2014-02-12 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその書き込み制御方法 |
US7969808B2 (en) * | 2007-07-20 | 2011-06-28 | Samsung Electronics Co., Ltd. | Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same |
KR20090116088A (ko) * | 2008-05-06 | 2009-11-11 | 삼성전자주식회사 | 정보 유지 능력과 동작 특성이 향상된 커패시터리스 1t반도체 메모리 소자 |
WO2009016824A1 (ja) * | 2007-08-01 | 2009-02-05 | Panasonic Corporation | 不揮発性記憶装置 |
KR100944343B1 (ko) | 2007-08-10 | 2010-03-02 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
JP5420828B2 (ja) | 2007-08-24 | 2014-02-19 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその書き込み制御方法 |
US7961534B2 (en) * | 2007-09-10 | 2011-06-14 | Hynix Semiconductor Inc. | Semiconductor memory device for writing data to multiple cells simultaneously and refresh method thereof |
JP5100292B2 (ja) | 2007-10-05 | 2012-12-19 | 株式会社東芝 | 抵抗変化メモリ装置 |
KR101308048B1 (ko) * | 2007-10-10 | 2013-09-12 | 삼성전자주식회사 | 반도체 메모리 장치 |
KR100895397B1 (ko) * | 2007-11-30 | 2009-05-06 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
KR100895398B1 (ko) * | 2007-11-30 | 2009-05-06 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
KR100895399B1 (ko) * | 2007-11-30 | 2009-05-06 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
US7791933B2 (en) * | 2007-12-21 | 2010-09-07 | International Business Machines Corporation | Optimized phase change write method |
KR20090075063A (ko) * | 2008-01-03 | 2009-07-08 | 삼성전자주식회사 | 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법 |
KR101452957B1 (ko) | 2008-02-21 | 2014-10-21 | 삼성전자주식회사 | 리드 와일 라이트 동작시 커플링 노이즈를 방지할 수 있는상 변화 메모리 장치 |
JP5607870B2 (ja) * | 2008-04-25 | 2014-10-15 | ピーエスフォー ルクスコ エスエイアールエル | 電流センス回路及びこれを備えた半導体記憶装置 |
JP5474313B2 (ja) | 2008-04-25 | 2014-04-16 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその制御方法 |
JP5222619B2 (ja) * | 2008-05-02 | 2013-06-26 | 株式会社日立製作所 | 半導体装置 |
JP5259279B2 (ja) * | 2008-07-04 | 2013-08-07 | スパンション エルエルシー | 半導体装置及びその制御方法 |
JP5474327B2 (ja) | 2008-10-02 | 2014-04-16 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びこれを備えるデータ処理システム |
JP5257598B2 (ja) * | 2008-10-27 | 2013-08-07 | 日本電気株式会社 | 磁気ランダムアクセスメモリ及びその動作方法 |
KR20100055105A (ko) * | 2008-11-17 | 2010-05-26 | 삼성전자주식회사 | 상 변화 메모리 장치 |
KR20100070158A (ko) * | 2008-12-17 | 2010-06-25 | 삼성전자주식회사 | 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법 |
KR101442177B1 (ko) | 2008-12-18 | 2014-09-18 | 삼성전자주식회사 | 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 |
JP2010170607A (ja) | 2009-01-21 | 2010-08-05 | Elpida Memory Inc | 半導体メモリ |
JP5549105B2 (ja) * | 2009-04-15 | 2014-07-16 | ソニー株式会社 | 抵抗変化型メモリデバイスおよびその動作方法 |
US8804411B1 (en) * | 2009-09-11 | 2014-08-12 | Micron Technology, Inc | Dual mode clock and data scheme for memory programming |
US8416609B2 (en) | 2010-02-15 | 2013-04-09 | Micron Technology, Inc. | Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems |
US8437174B2 (en) | 2010-02-15 | 2013-05-07 | Micron Technology, Inc. | Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming |
US8284621B2 (en) * | 2010-02-15 | 2012-10-09 | International Business Machines Corporation | Strobe offset in bidirectional memory strobe configurations |
JP2011181134A (ja) | 2010-02-26 | 2011-09-15 | Elpida Memory Inc | 不揮発性半導体装置の制御方法 |
JP2011258288A (ja) * | 2010-06-10 | 2011-12-22 | Toshiba Corp | 半導体記憶装置 |
US8634224B2 (en) | 2010-08-12 | 2014-01-21 | Micron Technology, Inc. | Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell |
KR101797106B1 (ko) | 2010-10-26 | 2017-11-13 | 삼성전자주식회사 | 저항성 메모리 장치와 상기 저항성 메모리 장치를 포함하는 전자 장치들 |
JP5481428B2 (ja) * | 2011-05-26 | 2014-04-23 | 株式会社東芝 | 半導体記憶装置およびメモリシステム |
KR20130055992A (ko) * | 2011-11-21 | 2013-05-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 이용한 반도체 집적 회로 |
KR101861548B1 (ko) | 2012-02-09 | 2018-05-29 | 삼성전자주식회사 | 플래그 셀을 이용한 메모리 장치 및 이를 포함하는 시스템 |
KR20130116705A (ko) * | 2012-04-16 | 2013-10-24 | 삼성전자주식회사 | 자기 랜덤 액세스 메모리 장치 및 어드레싱 방법 |
US8750018B2 (en) * | 2012-06-04 | 2014-06-10 | Samsung Electronics Co., Ltd. | Sense amplifier circuitry for resistive type memory |
KR20140078849A (ko) * | 2012-12-18 | 2014-06-26 | 삼성전자주식회사 | 저항성 메모리 장치, 이를 포함하는 시스템 및 데이터 리드 방법 |
KR102055375B1 (ko) | 2013-01-14 | 2020-01-22 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 |
US9177626B2 (en) | 2013-08-27 | 2015-11-03 | Naoki Shimizu | Semiconductor memory device |
JP5657821B2 (ja) * | 2014-03-14 | 2015-01-21 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 相変化メモリ装置 |
GB2570304B (en) | 2018-01-18 | 2022-06-01 | Imagination Tech Ltd | Topology preservation in a graphics pipeline |
IT201900021606A1 (it) * | 2019-11-19 | 2021-05-19 | St Microelectronics Srl | Dispositivo di memoria a cambiamento di fase e metodo di programmazione di un dispositivo di memoria a cambiamento di fase |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4918658A (en) * | 1983-08-31 | 1990-04-17 | Texas Instruments Incorporated | Static random access memory with asynchronous power-down |
JP2702265B2 (ja) | 1990-08-30 | 1998-01-21 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
JP3179788B2 (ja) * | 1991-01-17 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
US5717625A (en) * | 1993-12-27 | 1998-02-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US5406525A (en) * | 1994-06-06 | 1995-04-11 | Motorola, Inc. | Configurable SRAM and method for providing the same |
KR100381955B1 (ko) * | 2001-01-03 | 2003-04-26 | 삼성전자주식회사 | 기입 드라이버를 이용한 셀 전류 측정 스킴을 갖는 플래시메모리 장치 |
KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
US6785629B2 (en) * | 2002-07-02 | 2004-08-31 | Agilent Technologies, Inc. | Accuracy determination in bit line voltage measurements |
US6822903B2 (en) * | 2003-03-31 | 2004-11-23 | Matrix Semiconductor, Inc. | Apparatus and method for disturb-free programming of passive element memory cells |
JP4330396B2 (ja) * | 2003-07-24 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US6985389B2 (en) * | 2003-10-27 | 2006-01-10 | Stmicroelectronics, Inc. | Phase change based memory device and method for operating same |
US6975140B2 (en) * | 2003-11-26 | 2005-12-13 | International Business Machines Corporation | Adaptive data transmitter having rewriteable non-volatile storage |
US7248511B2 (en) * | 2005-02-24 | 2007-07-24 | Infineon Technologies Ag | Random access memory including selective activation of select line |
JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP4756581B2 (ja) * | 2005-07-21 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2003
- 2003-11-28 JP JP2003398398A patent/JP4322645B2/ja not_active Expired - Fee Related
-
2004
- 2004-11-24 US US10/995,198 patent/US7154788B2/en not_active Expired - Fee Related
- 2004-11-26 KR KR1020040097809A patent/KR101119393B1/ko not_active IP Right Cessation
-
2006
- 2006-11-14 US US11/598,702 patent/US7257034B2/en not_active Expired - Fee Related
-
2007
- 2007-08-02 US US11/832,727 patent/US7492644B2/en not_active Expired - Fee Related
-
2009
- 2009-01-13 US US12/352,668 patent/US7613038B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20050052375A (ko) | 2005-06-02 |
US20070070716A1 (en) | 2007-03-29 |
JP2005158199A (ja) | 2005-06-16 |
US7613038B2 (en) | 2009-11-03 |
US20090122602A1 (en) | 2009-05-14 |
US7257034B2 (en) | 2007-08-14 |
US20050237820A1 (en) | 2005-10-27 |
US7492644B2 (en) | 2009-02-17 |
KR101119393B1 (ko) | 2012-03-07 |
US7154788B2 (en) | 2006-12-26 |
US20070274136A1 (en) | 2007-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4322645B2 (ja) | 半導体集積回路装置 | |
JP4646634B2 (ja) | 半導体装置 | |
TWI224791B (en) | Semiconductor memory device | |
JP4606869B2 (ja) | 半導体装置 | |
US6442095B1 (en) | Semiconductor memory device with normal mode and power down mode | |
JP2004355689A (ja) | 半導体装置 | |
KR101068573B1 (ko) | 반도체 메모리 장치 | |
JP2003346473A (ja) | 薄膜磁性体記憶装置 | |
US6903965B2 (en) | Thin film magnetic memory device permitting high precision data read | |
JP2015170377A (ja) | 抵抗変化型メモリ | |
US20130272052A1 (en) | Nonvolatile memory device and memory system including the same | |
JP5363644B2 (ja) | 半導体装置 | |
US9666253B2 (en) | Dual rail memory, memory macro and associated hybrid power supply method | |
US9443585B2 (en) | Resistance change memory | |
JP6672224B2 (ja) | 磁気メモリ | |
KR20120037890A (ko) | 슈도 페이지 모드 메모리 아키텍쳐 및 방법 | |
JP2009187658A (ja) | 半導体集積回路装置 | |
JP2012123875A (ja) | 半導体記憶装置 | |
US20230221871A1 (en) | Memory device and operating method thereof | |
JP4998495B2 (ja) | 半導体装置 | |
JP2008071384A (ja) | 半導体記憶装置 | |
TW201513120A (zh) | 半導體裝置及其控制方法 | |
JP2023180821A (ja) | 半導体装置 | |
JP2005063553A (ja) | 磁性体記憶装置 | |
JP5143205B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051102 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090202 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090413 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090507 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090603 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |