JP2023180821A - 半導体装置 - Google Patents

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Abstract

【課題】ＯＴＰセルを含んだ抵抗変化型の不揮発性メモリにおいて、読み出し電位を定めるクランプ素子における面積の増大を抑制する。【解決手段】クランプ素子４６は、読み出し動作の際に、ビット線ＢＬに固定電位を印加する。参照電流源ＲＣＳは、参照電流Ｉｒｅｆを生成する。オフセット電流源ＯＣＳ１は、ＯＴＰセルＯＴＰＣに対する読み出し動作の際に活性化され、活性化された際に、セル電流Ｉｃｅｌから減算するためのオフセット電流Ｉｏｆ１を生成する。センスアンプＳＡは、ＯＴＰセルＯＴＰＣに対する読み出し動作の際に、セル電流Ｉｃｅｌからオフセット電流Ｉｏｆ１が減算された読み出し電流Ｉｒｄと、参照電流Ｉｒｅｆとの大小関係を検知する。【選択図】図３

Description

本発明は、半導体装置に関し、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）等の抵抗変化型の記憶素子を含む半導体装置に関する。
例えば、非特許文献１には、ＳＴＴ（Spin Transfer Torque）－ＭＲＡＭにおける、読み出し回路の構成例が示される。当該読み出し回路は、セル抵抗および参照抵抗に読み出し電位を印加するクランプ素子と、ｐＭＯＳクロスカップル型のセンスアンプと、センスアンプの差動対ノードをプリチャージするプリチャージ素子とを備える。センスアンプは、プリチャージ後に、セル抵抗および参照抵抗を介して放電された差動対ノードの電位差を増幅する。
Yu-Der Chih et al., "13.3 A 22nm 32Mb Embedded STT-MRAM with 10ns Read Speed, 1M Cycle Write Endurance, 10 Years Retention at 150°C and High Immunity to Magnetic Field Interference", 2020 ISSCC , pp.222-224
近年、ＭＣＵ（Micro Controller Unit）やＳｏＣ（System on a Chip）等の半導体装置における内蔵メモリとして、ＭＲＡＭ、詳細にはＳＴＴ－ＭＲＡＭが注目されている。ＳＴＴ－ＭＲＡＭは、例えば、従来型のＭＲＡＭやフラッシュメモリと比較して、微細化、言い換えればスケーリング等の観点でメリットが得られる。ＭＲＡＭは、通常、書き換えが可能な抵抗変化型の記憶素子を含んだメモリセルを備え、記憶素子が低抵抗状態か高抵抗状態かによってデータを記憶している。
一方、セキュリティ用途のメモリセルとして、ＯＴＰ（One Time Programmable）セルが知られている。例えば、ＭＲＡＭの記憶素子に絶縁破壊を生じさせる程度の大きな電流を流すと、記憶素子の抵抗値を、低抵抗状態での値よりも更に低い値に、不可逆的に固定することができる。この性質を利用してＯＴＰセルを実現できる。また、ＯＴＰセルに対する読み出し動作の際には、ＯＴＰセルにクランプ素子を用いて読み出し電位を印加し、ＯＴＰセルに流れるセル電流が検知される。この際には、低抵抗状態よりも更に大きなセル電流が流れ得る。その結果、クランプ素子の回路面積が増大するおそれがあった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、ビット線と、第１および第２のメモリセルと、クランプ素子と、参照電流源と、センスアンプと、オフセット電流源と、を備える。第１のメモリセルは、ビット線に接続され、抵抗変化型の第１の記憶素子を含む。第２のメモリセルは、ビット線に接続され、第１の記憶素子と同じ電気的特性を有する第２の記憶素子を含み、ＯＴＰセルとして用いられる。クランプ素子は、読み出し動作の際に、ビット線に固定電位を印加する。参照電流源は、参照電流を生成する。センスアンプは、読み出し動作の際に、第１のメモリセルまたは第２のメモリセルに固定電位を印加することでビット線に流れるセル電流の大きさを、参照電流を用いて検知する。オフセット電流源は、第２のメモリセルに対する読み出し動作の際に活性化され、活性化された際に、セル電流から減算するためのオフセット電流を生成する。ここで、センスアンプは、第２のメモリセルに対する読み出し動作の際に、セル電流からオフセット電流が減算された読み出し電流と、参照電流との大小関係を検知する。
一実施の形態の半導体装置を用いることで、ＯＴＰセルを含んだ抵抗変化型の不揮発性メモリにおいて、読み出し電位を定めるクランプ素子における面積の増大を抑制することが可能になる。
図１は、実施の形態１による半導体装置において、主要部の構成例を示すブロック図である。 図２Ａは、図１における不揮発性メモリの主要部の構成例を示すブロック図である。 図２Ｂは、図２Ａにおけるメモリセルの構成例を示す回路図である。 図３は、図２Ａにおける読み出し回路の主要部の構成例を示す概略図である。 図４は、図３に示される読み出し回路の詳細な構成例を示す回路図である。 図５は、図３に示される読み出し回路の動作例を説明する図である。 図６Ａは、図３および図４に示される読み出し回路を用いた、メモリセルに対する読み出し動作の一例を示す波形図である。 図６Ｂは、図３および図４に示される読み出し回路を用いた、ＯＴＰセルに対する読み出し動作の一例を示す波形図である。 図７Ａは、実施の形態２による半導体装置において、前提となる問題点の一例を説明する図である。 図７Ｂは、実施の形態３による半導体装置において、比較例の方式に実施の形態２の方式を適用した場合のＯＴＰセルの読み出し電流分布の一例を示す図である。 図８Ａは、実施の形態２による半導体装置において、図３および図４に示されるＯＴＰセルの詳細な構成例を示す回路図である。 図８Ｂは、図８Ａに示されるＯＴＰセルを用いた場合の、ドライバ回路の詳細な構成例を示す回路図である。 図９は、図８Ａおよび図８Ｂに示される構成例を用いた場合の動作例を説明する図である。 図１０は、実施の形態５による半導体装置において、図２Ａにおける読み出し回路の主要部の構成例を示す概略図である。 図１１は、比較例となる不揮発性メモリにおいて、読み出し回路の主要部の構成例を示す概略図である。 図１２は、図１１に示される読み出し回路の動作例を説明する図である。 図１３は、図１１に示される読み出し回路の図１２とは異なる動作例を説明する図である。 図１４Ａは、実施の形態４による半導体装置において、ＯＴＰセルＯＴＰＣを通常ＭＣモードで動作させた場合の動作例を示す波形図である。 図１４Ｂは、実施の形態４による半導体装置において、ＯＴＰセル内で各動作モード時にオンとなる選択トランジスタの素子数を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、略してＭＯＳトランジスタを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。実施の形態では、ｐチャネル型のＭＯＳＦＥＴをｐＭＯＳトランジスタＭＰと呼び、ｎチャネル型のＭＯＳＦＥＴをｎＭＯＳトランジスタＭＮと呼ぶ。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
＜半導体装置および不揮発性メモリの概略＞
図１は、実施の形態１による半導体装置において、主要部の構成例を示すブロック図である。図１に示される半導体装置１０は、一つの半導体チップで構成され、例えば、ＭＣＵや、ＳｏＣ等である。当該半導体装置１０は、例えば、ＩｏＴ（Internet of Things）用途等で用いられる。
図１に示される半導体装置１０は、プロセッサ１５、ＲＡＭ１６、不揮発性メモリ１７、タイマ１８、アナログディジタル変換器（ＡＤＣ）１９、ディジタルアナログ変換器（ＤＡＣ）２０、通信インタフェース２１および各種周辺回路２２と、これらを互いに接続するバス２３とを備える。プロセッサ１５は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等である。ＲＡＭは、ＤＲＡＭやＳＲＡＭ等の揮発性メモリである。
通信インタフェース２１は、例えば、イーサネット（登録商標）のＭＡＣインタフェース等であってよい。不揮発性メモリ１７は、例えば、ＳＴＴ－ＭＲＡＭ等である。不揮発性メモリ１７は、プロセッサ１５で実行されるプログラムの保存用として用いられる場合や、プロセッサ１５のワーク用メモリとして用いられる場合がある。なお、不揮発性メモリ１７は、ＭＲＡＭに限らず、抵抗変化型の記憶素子を備えるものであればよい。
ここで、例えば、通信プロトコル等のバージョンをロールバックすることでセキュリティを脆弱化させるロールバック攻撃が知られている。このようなロールバック攻撃への対策として、通信バージョンを管理するためのバージョンカウンタを不揮発性メモリ１７に搭載する方式が挙げられる。バージョンカウンタは、書き換えを防止するため、１回限りの書き込みが可能なＯＴＰセルで実現される必要がある。
図２Ａは、図１における不揮発性メモリの主要部の構成例を示すブロック図である。図２Ｂは、図２Ａにおけるメモリセルの構成例を示す回路図である。図２Ａに示す不揮発性メモリ１７は、メモリアレイ３０と、ワード線ドライバ３２と、複数、ここではｋ個の読み書き回路３３［１］～３３［ｋ］と、アドレスデコーダ３１と、制御回路３４とを備える。
メモリアレイ３０は、複数、ここではｎ本のワード線ＷＬ［１］～ＷＬ［ｎ］を備える。また、メモリアレイ３０は、１個の読み書き回路、例えば３３［１］に対応して、複数、ここではｍ本のビット線ＢＬ［１］～ＢＬ［ｍ］と、ｍ本のソース線ＳＬ[１]～ＳＬ[ｍ]と、複数、ここではｎ×ｍ個のメモリセルＭＣ１１～ＭＣｎｍとを備える。明細書では、複数のワード線ＷＬ［１］～ＷＬ［ｎ］を総称してワード線ＷＬと呼ぶ。複数のビット線ＢＬ［１］～ＢＬ［ｍ］を総称して、ビット線ＢＬと呼ぶ。複数のソース線ＳＬ[１]～ＳＬ[ｍ]を総称して、ソース線ＳＬと呼ぶ。複数のメモリセルＭＣ１１～ＭＣｎｍを総称してメモリセルＭＣと呼ぶ。
なお、ここでは、ｍ本のビット線ＢＬ[１]～ＢＬ[ｍ]に対応して、ｍ本の書き込み用のソース線ＳＬ[１]～ＳＬ[ｍ]が設けられた。ただし、高密度化のために、２個のメモリセルＭＣで１本のソース線を共有する場合もあり、この場合に設けられるソース線の本数は、ｍ／２本となる。また、図示は省略されるが、詳細には、ｋ個の読み書き回路３３［１］～３３［ｋ］に対応して、ビット線ＢＬは、ｍ×ｋ本設けられ、メモリセルＭＣは、ｎ×ｍ×ｋ個設けられる。
複数のワード線ＷＬ［１］～ＷＬ［ｎ］は、ロウ方向に並んで配置され、ロウ方向と交差する、例えば直交するカラム方向に向けて延伸する。一方、複数のビット線ＢＬ［１］～ＢＬ［ｍ］は、カラム方向に並んで配置され、ロウ方向に向けて延伸する。複数のメモリセルＭＣは、複数のワード線ＷＬと、複数のビット線ＢＬとの交点にそれぞれ配置される。例えば、メモリセルＭＣｎｍは、ワード線ＷＬ［ｎ］と、ビット線ＢＬ［ｍ］との交点に配置される。
メモリセルＭＣは、図２Ｂに示されるように、ビット線ＢＬとソース線ＳＬとの間に直列に接続される、抵抗変化型の記憶素子Ｒｃｅｌおよび選択トランジスタＳＴを備える。読み出し動作の際、ソース線ＳＬには、低電位側の電源電位である接地電位Ｖｓｓが印加される。記憶素子Ｒｃｅｌは、ビット線ＢＬに接続され、例えば、ＭＴＪ（Magnetic Tunnel Junction）を構成要素として低抵抗状態か高抵抗状態かによって異なるデータを記憶する。
具体的には、ＭＴＪでは、トンネルバリア膜を挟んで固定層とフリー層とが設けられる。フリー層の磁化の向きは、書き込み動作の際に流す電流の方向に応じて変化する。固定層とフリー層とで磁化の向きが同じ状態は、Ｐ状態と呼ばれ、磁化の向きが反対の状態は、ＡＰ状態と呼ばれる。Ｐ状態は低抵抗状態であり、ＡＰ状態は高抵抗状態である。選択トランジスタＳＴは、例えば、ｎＭＯＳトランジスタであり、ソース線ＳＬと、記憶素子Ｒｃｅｌとの間に接続される。また、選択トランジスタＳＴは、例えばゲートである制御ノードがワード線ＷＬに接続され、ワード線ＷＬによってオン／オフが制御される。
記憶素子Ｒｃｅｌを高抵抗状態であるＡＰ状態から、低抵抗状態であるＰ状態に変化させる場合、選択トランジスタＳＴがオンの状態で、接地電位Ｖｓｓが印加されたソース線ＳＬを基準に、例えば、＋０．４Ｖといった正極の書き込み電位をビット線ＢＬに印加し、ビット線ＢＬからソース線ＳＬに記憶素子Ｒｃｅｌを介して書き込み電流を流す。一方、記憶素子ＲｃｅｌをＰ状態からＡＰ状態に変化させる場合、選択トランジスタＳＴがオンの状態で、接地電位Ｖｓｓが印加されたビット線ＢＬを基準に、例えば＋０．４Ｖといった正極の書き込み電位をソース線ＳＬに印加し、ソース線ＳＬからビット線ＢＬに記憶素子Ｒｃｅｌを介して書き込み電流を流す。
また、読み出し動作時には、ソース線ＳＬに接地電位Ｖｓｓを印加し、ビット線ＢＬを介して記憶素子Ｒｃｅｌに、書き込み動作時よりも低い電位である＋０．１Ｖ等の読み出し電位を印加した状態で、記憶素子Ｒｃｅｌに流れるセル電流の大きさが判別される。この際には、例えば、ＡＰ状態でのセル電流の値とＰ状態でのセル電流の値との中間値を有する参照電流が予め生成され、当該参照電流と、記憶素子Ｒｃｅｌに流れるセル電流とが比較される。
図２Ａに戻り、ワード線ドライバ３２は、アドレスデコーダ３１からのワード線選択信号ＸＳに基づいて、複数のワード線ＷＬ［１］～ＷＬ［ｎ］の中のいずれか１本を選択し、選択されたワード線ＷＬに、選択トランジスタＳＴをオンに制御するための電位を印加する。複数の読み書き回路３３［１］～３３［ｋ］のそれぞれ、代表として３３［１］は、カラムセレクタＣＳＥＬと、読み出し回路および書き込み回路を備える。読み出し回路は、センスアンプＳＡおよび出力バッファＯＢＦを含む。書き込み回路は、入力バッファＩＢＦおよび書き込みドライバＷＴＤを含む。
読み出し動作時において、カラムセレクタＣＳＥＬは、アドレスデコーダ３１からのビット線選択信号ＹＳに基づいて、ｍ本のビット線ＢＬの中のいずれか１本を選択する。カラムセレクタＣＳＥＬは、選択された１本のビット線ＢＬを、グローバルビット線ＧＢＬに接続する。センスアンプＳＡは、グローバルビット線ＧＢＬに流れる電流、ひいては、選択されたメモリセルＭＣに流れるセル電流の大きさを、前述した参照電流を用いて検知する。出力バッファＯＢＦは、当該センスアンプＳＡからの検知信号をラッチすることで、ラッチ結果を読み出しデータＤＯ１として外部へ出力する。
一方、書き込み動作時において、カラムセレクタＣＳＥＬは、アドレスデコーダ３１からの選択信号ＹＳに基づいて、ｍ本のビット線ＢＬとｍ本のソース線ＳＬの中から、１本のビット線ＢＬと１本のソース線ＳＬを選択する。カラムセレクタＣＳＥＬは、選択された１本のビット線ＢＬと１本のソース線ＳＬを、それぞれ、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬに接続する。
入力バッファＩＢＦは、外部からの書き込みデータＤＩ１をラッチする。書き込みドライバＷＴＤは、入力バッファＩＢＦにラッチされたデータの論理レベルに基づいて、選択されたメモリセルＭＣに、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとを介してＰ状態またはＡＰ状態等を書き込む。すなわち、書き込みドライバＷＴＤは、Ｐ状態またはＡＰ状態に応じた書き込み電流または書き込み電位を生成し、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬに印加する。
読み書き回路３３［２］～３３［ｋ］も、読み書き回路３３［１］と同様の構成を備え、同様の動作を行う。その結果、読み書き回路３３［２］～３３［ｋ］は、それぞれ、同一のワード線ＷＬ上の選択されたメモリセルＭＣが記憶しているデータを、読み出しデータＤＯ２～ＤＯｋとして外部へ出力する。また、読み書き回路３３［２］～３３［ｋ］は、外部からの書き込みデータＤＩ２～ＤＩｋを、選択されたメモリセルＭＣに書き込む。
制御回路３４は、不揮発性メモリ１７全体の各種タイミングを制御する。その一部として、制御回路３４は、センスアンプＳＡや書き込みドライバＷＴＤを活性化するタイミングや、出力バッファＯＢＦ、入力バッファＩＢＦにおけるラッチタイミング等と制御する。なお、明細書では、読み書き回路３３［１］～３３［ｋ］を総称して、読み書き回路３３と呼ぶ。読み出しデータＤＯ１～ＤＯｋを総称して、読み出しデータＤＯと呼ぶ。書き込みデータＤＩ１～ＤＩｋを総称して、書き込みデータＤＩと呼ぶ。
ここで、不揮発性メモリ１７には、前述したようにＯＴＰセルを搭載することが求められる場合がある。そこで、メモリアレイ３０において、予め定めた一部のメモリセルＭＣをＯＴＰセルに割り当てることが有益となる。これにより、例えば、ＯＴＰセル専用の回路領域を別途設けるような場合と比較して、回路面積の増大等を抑制しつつ、不揮発性メモリ１７にＯＴＰセルを搭載することが可能になる。
すなわち、ＯＴＰセルに対して、例えば、＋１．４Ｖといったように、Ｐ状態への書き込み電位である＋０．４Ｖ等よりも十分に高い書き込み電位を印加すると、記憶素子は、絶縁破壊によってＰ状態よりも更に抵抗値が低い状態となる。明細書では、このような書き込みが行われたＯＴＰセルの状態を、ＢＤ（BreakDown）状態と呼ぶ。ＢＤ状態は、Ｐ状態／ＡＰ状態と異なり、不可逆的な状態である。
＜読み出し回路の詳細＞
［実施の形態の方式］
図３は、図２Ａにおける読み出し回路の主要部の構成例を示す概略図である。図３には、図２Ａにおけるメモリアレイ３０の一部と、ワード線ドライバ３２の一部と、読み書き回路３３における読み出し回路の一部と、制御回路３４とが示される。図３において、メモリアレイ３０は、メモリセルＭＣに加えて、ＯＴＰセルＯＴＰＣを備える。
メモリセルＭＣは、図２Ｂに示したように、ビット線ＢＬとソース線ＳＬとに接続され、抵抗変化型の記憶素子Ｒｃｅｌと、選択トランジスタＳＴとを含む。図示は省略されるが、読み出し動作の際、ソース線ＳＬには接地電位Ｖｓｓが印加される。当該メモリセルＭＣ内の選択トランジスタＳＴは、ワード線ＷＬ１が活性化された際に、記憶素子Ｒｃｅｌとビット線ＢＬとの電流経路を形成する。同様に、ＯＴＰセルＯＴＰＣも、ビット線ＢＬに接続され、メモリセルＭＣ内の記憶素子Ｒｃｅｌと同じ電気的特性を有する抵抗変化型の記憶素子と、選択トランジスタＳＴとを含む。当該ＯＴＰセルＯＴＰＣ内の選択トランジスタＳＴは、ワード線ＷＬ２が活性化された際に、記憶素子とビット線ＢＬとの電流経路を形成する。
ワード線ドライバ３２は、ドライバ回路ＤＶ１，ＤＶ２を備える。ドライバ回路ＤＶ１は、ワード線ＷＬ１に駆動電位を印加することでワード線ＷＬ１を活性化し、メモリセルＭＣ内の選択トランジスタＳＴをオンに制御する。また、ドライバ回路ＤＶ１は、ワード線ＷＬ１に接地電位Ｖｓｓ等を印加することでワード線ＷＬ１を非活性化し、メモリセルＭＣ内の選択トランジスタＳＴをオフに制御する。同様にして、ドライバ回路ＤＶ２は、ワード線ＷＬ２を活性化／非活性化することで、ＯＴＰセルＯＴＰＣ内の選択トランジスタＳＴのオン／オフを制御する。
読み書き回路３３は、カラムセレクタＣＳＥＬと、クランプ素子４６と、センスアンプＳＡと、参照電流源ＲＣＳと、オフセット電流源ＯＣＳ１とを備える。カラムセレクタＣＳＥＬは、図２Ａで述べたビット線選択信号ＹＳによって選択された際に、ビット線ＢＬを、クランプ素子４６を介してノードＮｑに接続する。
クランプ素子４６は、カラムセレクタＣＳＥＬが接続状態であることを前提として、ノードＮｑと、ビット線ＢＬ、詳細にはグローバルビット線ＧＢＬとの間に接続される。クランプ素子４６は、読み出し動作の際に、ビット線ＢＬにカラムセレクタＣＳＥＬを介して固定電位である読み出し電位を印加する。すなわち、クランプ素子４６は、ノードＮｑの電位Ｖｑとビット線電位ＶｂｌがＶｑ＞Ｖｂｌの場合、ノードＮｑの電位Ｖｑに関わらず、ビット線電位Ｖｂｌを読み出し電位にクランプする。
参照電流源ＲＣＳは、参照電流Ｉｒｅｆを生成し、当該参照電流ＩｒｅｆをノードＮｑｂに流す。センスアンプＳＡは、読み出し動作の際に、メモリセルＭＣまたはＯＴＰセルＯＴＰＣに読み出し電位を印加することでビット線ＢＬに流れるセル電流Ｉｃｅｌの大きさを、参照電流Ｉｒｅｆを用いて検知する。
オフセット電流源ＯＣＳ１は、高電位側の電源電位Ｖｄｄとグローバルビット線ＧＢＬとの間に接続され、カラムセレクタＣＳＥＬが接続状態であることを前提として、高電位側の電源電位Ｖｄｄとビット線との間に接続される。オフセット電流源ＯＣＳ１は、ＯＴＰセルＯＴＰＣに対する読み出し動作の際にイネーブル信号ＥＮ１で活性化され、活性化された際に、ＯＴＰセルＯＴＰＣによるセル電流Ｉｃｅｌから減算するためのオフセット電流Ｉｏｆ１を、電流値設定信号Ｉｓｅｔに基づいて生成する。これに伴い、センスアンプＳＡは、ＯＴＰセルＯＴＰＣに対する読み出し動作の際に、セル電流Ｉｃｅｌからオフセット電流Ｉｏｆ１が減算された読み出し電流Ｉｒｄと、参照電流Ｉｒｅｆとの大小関係を検知する。
制御回路３４は、センスアンプＳＡの活性化／非活性化を制御するためのセンスアンプイネーブル信号ＳＡＥを生成し、センスアンプＳＡへ出力する。また、制御回路３４は、オフセット電流源ＯＣＳ１の活性化／非活性化を制御するためのイネーブル信号ＥＮ１を生成し、オフセット電流源ＯＣＳ１へ出力する。さらに、制御回路３４は、オフセット電流Ｉｏｆ１の電流値を定めるための電流値設定信号Ｉｓｅｔを生成し、オフセット電流源ＯＣＳ１へ出力する。
なお、オフセット電流源ＯＣＳ１は、メモリセルＭＣに対する読み出し動作の際には、非活性化される。この場合、読み出し電流Ｉｒｄは、メモリセルＭＣによるセル電流Ｉｃｅｌに等しくなる。センスアンプＳＡは、メモリセルＭＣに対する読み出し動作の際には、当該セル電流Ｉｃｅｌに等しくなる読み出し電流Ｉｒｄと、参照電流Ｉｒｅｆとの大小関係を検知する。
図４は、図３に示される読み出し回路の詳細な構成例を示す回路図である。図４において、メモリセルＭＣは、記憶素子Ｒｃｅｌと、メモリセルＭＣ用の選択トランジスタＳＴｃとを備える。一方、ＯＴＰセルＯＴＰＣは、記憶素子Ｒｃｅｌと同じ電気的特性を有する記憶素子Ｒｏｔｐと、ＯＴＰセルＯＴＰＣ用の選択トランジスタＳＴｏとを備える。
ＯＴＰセルＯＴＰＣに対する書き込み動作の際には、メモリセルＭＣに対する書き込み動作の際と比べて、大きい書き込み電流が必要とされる。このため、選択トランジスタＳＴｏは、例えば、選択トランジスタＳＴｃと同じ素子を複数並列に接続することで構成されてもよい。図示は省略されるが、クランプ回路４６と、メモリセルＭＣおよびＯＴＰセルＯＴＰＣとの間には、カラムセレクタＣＳＥＬが接続される。
参照電流源ＲＣＳは、例えば、参照メモリセルＭＣｒによって構成される。参照メモリセルＭＣｒは、参照抵抗素子Ｒｒｅｆと、参照用の選択トランジスタＳＴｒとを備える。参照抵抗素子Ｒｒｅｆは、Ｐ状態の抵抗値とＡＰ状態の抵抗値との中間の抵抗値を有する。参照用の選択トランジスタＳＴｒは、参照ワード線ＷＬｒによって制御される。読み出し動作の際には、ワード線ＷＬに加えて、参照ワード線ＷＬｒも活性化される。その結果、参照ビット線ＢＬｒには、参照抵抗素子Ｒｒｅｆの抵抗値に応じた参照電流Ｉｒｅｆが流れる。
読み書き回路３３は、センスアンプＳＡと、プリチャージ回路４５と、クランプ素子４６と、オフセット電流源ＯＣＳ１とを備える。クランプ素子４６は、ソースフォロワとして機能する２個のｎＭＯＳトランジスタＭＮｃ１，ＭＮｃ２を備える。クランプ素子４６は、読み出し動作の際に、記憶素子Ｒｃｅｌまたは記憶素子Ｒｏｔｐにビット線ＢＬを介して読み出し電位を印加し、参照抵抗素子Ｒｒｅｆに参照ビット線ＢＬｒを介して読み出し電位を印加する。この際に、固定電位となる読み出し電位は、ｎＭＯＳトランジスタＭＮｃ１，ＭＮｃ２のゲートに印加されるクランプ電位Ｖｃｌｐによって定められる。
オフセット電流源ＯＣＳ１は、２個のｐＭＯＳトランジスタＭＰｍ１，ＭＰｍ２からなるｐチャネル型のカレントミラー対と、ｎＭＯＳトランジスタＭＮｍ１とを備える。オフセット電流源ＯＣＳ１は、電源電位Ｖｄｄとビット線ＢＬとの間に接続される。オフセット電流源ＯＣＳ１において、イネーブル信号ＥＮ１が活性化されると、ｎＭＯＳトランジスタＭＮｍ１がオンして、カレントミラー対に入力される電流値設定信号Ｉｓｅｔに基づくオフセット電流Ｉｏｆ１がビット線ＢＬに流れる。この例では、ｐＭＯＳトランジスタＭＰｍ１をミラー先とし、ｐＭＯＳトランジスタＭＰｍ２をミラー元として、カレントミラー回路が構成される。
クランプ素子４６を構成するｎＭＯＳトランジスタＭＮｃ１，ＭＮｃ２のドレインは、それぞれ、ノードＮｑ，Ｎｑｂに接続される。ノードＮｑｂには、参照抵抗素子Ｒｒｅｆに読み出し電位を印加することで生じる参照電流Ｉｒｅｆが流れる。一方、ノードＮｑには、読み出し電流Ｉｒｄが流れる。
読み出し電流Ｉｒｄは、メモリセルＭＣに対する読み出し動作の際、すなわちオフセット電流源ＯＣＳ１が非活性である場合には、セル電流Ｉｃｅｌに等しくなる。一方、読み出し電流Ｉｒｄは、ＯＴＰセルＯＴＰＣに対する読み出し動作の際、すなわちオフセット電流源ＯＣＳ１が活性である場合には、セル電流Ｉｃｅｌからオフセット電流Ｉｏｆ１を減算した電流に等しくなる。なお、クランプ素子４６は、詳細には、図３に示したように、カラムセレクタＣＳＥＬを介してビット線ＢＬおよび参照ビット線ＢＬｒに接続される。
プリチャージ回路４５は、ソースに電源電位Ｖｄｄが印加される２個のｐＭＯＳトランジスタＭＰｐ１，ＭＰｐ２を備える。プリチャージ回路４５は、ノードＮｑ，Ｎｑｂを電源電位Ｖｄｄにプリチャージする。具体的には、ｐＭＯＳトランジスタＭＰｐ１，ＭＰｐ２は、反転プリチャージ信号／ＰＣのロウレベル期間でオンとなり、ドレインに接続されたノードＮｑｂ，Ｎｑをそれぞれプリチャージする。反転プリチャージ信号／ＰＣは、図２に示した制御回路３４によって生成される。
センスアンプＳＡは、２個のｐＭＯＳトランジスタＭＰａ１，ＭＰａ２からなるｐチャネル型のトランジスタ対と、ｐＭＯＳトランジスタＭＰａ３とを備える。センスアンプＳＡは、プリチャージ回路４５によるプリチャージの後、読み出し電流Ｉｒｄおよび参照電流Ｉｒｅｆによる放電期間の後に生じた、ノードＮｑの電位ＶｑとノードＮｑｂの電位Ｖｑｂとの電位差を増幅する。
詳細には、ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２のゲートは、それぞれ、ノードＮｑｂ，Ｎｑに接続される。ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２は、一方のゲートが他方のドレインに接続されるクロスカップル接続によって差動増幅を行う。ｐＭＯＳトランジスタＭＰａ３は、センスアンプイネーブル信号ＳＡＥのハイレベル期間、すなわち、反転センスアンプイネーブル信号／ＳＡＥのロウレベル期間で、電源電位Ｖｄｄを、ｐＭＯＳトランジスタＭＰａ１，ＭＰａ２のソースに印加する。これによって、ｐＭＯＳトランジスタＭＰａ３は、センスアンプＳＡを活性化する。
なお、図４の例では、参照電流源ＲＣＳは、読み出し回路３３内に配置されたｎＭＯＳトランジスタＭＮｃ２と、メモリアレイ３０内に配置された参照メモリセルＭＣｒとで、構成された。これに限定されず、参照電流源ＲＣＳは、参照メモリセルＭＣｒを読み出し回路３３内に配置することで構成される場合もあり得る。また、参照電流源ＲＣＳは、参照抵抗Ｒｒｅｆを用いずに、ｎＭＯＳトランジスタのみを用いて構成される場合もあり得る。
また、図４の例では、オフセット電流源ＯＣＳ１は、ｐＭＯＳトランジスタＭＰｍ１，ＭＰｍ２と、ｎＭＯＳトランジスタＭＮｍ１の３個のトランジスタで構成された。これに限らず、オフセット電流源ＯＣＳ１は、例えば、ミラー元であるｐＭＯＳトランジスタＭＰｍ２を制御回路３４内に配置し、ミラー先であるｐＭＯＳトランジスタＭＰｍ２と、ｎＭＯＳトランジスタＭＮｍ１とを、ｋ個の読み書き回路３３のそれぞれに配置することで構成されてもよい。これにより、実質的に、オフセット電流源ＯＣＳ１の素子数を２個に削減することが可能である。
［比較例の方式およびその問題点］
図１１は、比較例となる不揮発性メモリにおいて、従来の読み出し回路の主要部の構成例を示す概略図である。図１１に示される従来の構成例は、図３に示した実施の形態の構成例と比較して、次の２点が異なっている。１点目の相違点として、オフセット電流源ＯＣＳ１が設けられない。２点目の相違点として、制御回路３４ｘは、オフセット電流源ＯＣＳ１への電流値設定信号Ｉｓｅｔおよびイネーブル信号ＥＮ１を出力しない。
図１２は、図１１に示される従来の読み出し回路の動作例を説明する図である。図１２には、センスアンプＳＡで検知される読み出し電流Ｉｒｄの分布の一例が示される。図１２において、高抵抗状態であるＡＰ状態のメモリセルＭＣに対する読み出し動作の際、読み出し電流Ｉｒｄの分布５１は、小さい電流値を表す範囲に位置する。低抵抗状態であるＰ状態のメモリセルＭＣに対する読み出し動作の際、読み出し電流Ｉｒｄの分布５２は、分布５１よりも大きい電流値を表す範囲に位置する。一方、ＢＤ状態のＯＴＰセルＯＴＰＣに対する読み出し動作の際、読み出し電流Ｉｒｄの分布５３は、分布５２よりも大きい電流値を表す範囲に位置する。
そこで、ＡＰ状態またはＰ状態となっているメモリセルＭＣに対する読み出し動作の際、センスアンプＳＡは、ＡＰ状態での電流値とＰ状態での電流値との略中間の電流値に設定された参照電流Ｉｒｅｆを用いて、ＡＰ状態かＰ状態かを区別する。一方、ＡＰ状態／Ｐ状態か、または、ＢＤ状態となっているＯＴＰセルＯＴＰＣに対する読み出し動作の際、センスアンプＳＡは、例えば、Ｐ状態での電流値とＢＤ状態での電流値との略中間の電流値に設定された参照電流Ｉｒｅｆを用いて、ＢＤ状態であるか否かを区別する。このため、参照電流源５５は、ＯＴＰセルＯＴＰＣに対する読み出し動作の際には、電流値設定信号Ｉｓｅｔに応じて＋αだけ増加させた参照電流Ｉｒｅｆを生成する。
しかしながら、図１１に示されるような方式を用いた場合、例えば、次の３つの問題が生じ得る。第１の問題として、クランプ素子４６の面積が増大するおそれがある。第２の問題として、制御回路３４ｘがセンスアンプイネーブル信号ＳＡＥを出力する際や、または、図４におけるプリチャージ信号ＰＣを出力する際のタイミング制御が複雑化するおそれがある。第３の問題として、ＯＴＰセルＯＴＰＣに対する読み出し動作の際に、参照電流Ｉｒｅｆを増加させる必要があるため、センスアンプＳＡにおける消費電力が増大するおそれがある。
第１の問題に関し、仮に、Ｐ状態でのセル電流Ｉｃｅｌを流すのに十分なトランジスタサイズを有するクランプ素子４６を設けた場合、ＢＤ状態でのセル電流Ｉｃｅｌが本来の値よりも小さくなり、図１２に示した分布５２と分布５３との間隔が狭まるおそれがある。その結果、センスアンプＳＡにおいて、誤検知が生じるおそれがある。
より詳細には、セル電流Ｉｃｅｌは、クランプ素子４６内のｎＭＯＳトランジスタＭＮｃ１の特性に基づいて、式（１）で与えられる。式（１）において、βは、ｎＭＯＳトランジスタＭＮｃ１のゲート幅をＷ、ゲート長をＬとして、トランジスタサイズを表すＷ／Ｌの値に比例する定数である。また、Ｖｃｌｐはクランプ電位であり、Ｖｂｌは、ビット線電位であり、ＶｔｈはｎＭＯＳトランジスタＭＮｃ１のしきい値電圧である。
Ｉｃｅｌ＝β×（Ｖｃｌｐ－Ｖｂｌ－Ｖｔｈ） …（１）
また、ビット線電位Ｖｂｌは、記憶素子の抵抗値と選択トランジスタの抵抗値との合成抵抗値をＲとして、“Ｒ×Ｉｃｅｌ”である。その結果、式（１）は、式（２）のように変形される。式（２）より、セル電流Ｉｃｅｌは、βが無限大である理想状態では、“（Ｖｃｌｐ－Ｖｔｈ）／Ｒ”で与えられることが分かる。一方、セル電流Ｉｃｅｌは、βが小さい場合には、Ｒが小さい領域において“１＞＞β×Ｒ”となり、“β×（Ｖｃｌｐ－Ｖｔｈ）”に近づくことが分かる。これは、クランプ素子４６のトランジスタサイズが過小の場合には、例えば、図１２において、抵抗値が特に低い場合の分布５３が、分布５２に近づくことを意味する。
Ｉｃｅｌ＝β×（Ｖｃｌｐ－Ｖｔｈ）／（１＋β×Ｒ） …（２）
第２の問題に関し、例えば、図４の場合と同様に、ノードＮｑ，Ｎｑｂを電源電位Ｖｄｄにプリチャージした後に、ノードＮｑ，Ｎｑｂをセル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆにより放電期間だけ放電させ、放電期間の終了時の電位差“｜Ｖｑ－Ｖｑｂ｜”をセンスアンプＳＡで増幅する方式を想定する。この場合、図１１に示した構成例では、メモリセルＭＣに対する読み出し動作の際と、ＯＴＰセルＯＴＰＣに対する読み出し動作の際とで、放電電流のレンジが異なるため、これに応じて少なくとも放電期間の長さを変更する必要がある。
すなわち、センスアンプＳＡで正しく検知を行うためには、ノードＮｑ，Ｎｑｂの電位Ｖｑ，Ｖｑｂが下限値、例えば、読み出し電位まで放電される前にセンスアンプＳＡを活性化する必要がある。ただし、この下限値まで放電されるのに要する期間は、放電電流の大きさによって変化する。ここで説明した、第１、第２および第３の問題等を解決するため、以下に述べるように、前述した図３の構成例を用いることが有益となる。
＜読み出し動作の詳細＞
図５は、図３に示される読み出し回路の動作例を説明する図である。図５には、センスアンプＳＡで検知される読み出し電流Ｉｒｄの分布の一例が、図１２に示した比較例の場合の分布と共に示される。前述したように、ＯＴＰセルＯＴＰＣに対する読み出し動作の際、センスアンプＳＡには、セル電流Ｉｃｅｌからオフセット電流Ｉｏｆ１が減算された読み出し電流Ｉｒｄが入力される。
その結果、図５に示されるように、比較例におけるＰ状態での読み出し電流Ｉｒｄの分布５２およびＢＤ状態での読み出し電流Ｉｒｄの分布５３は、共に、オフセット電流Ｉｏｆ１の分だけ、小さい方にシフトする。これにより、図５から分かるように、センスアンプＳＡは、メモリセルＭＣに対する読み出し動作の際と、ＯＴＰセルＯＴＰＣに対する読み出し動作の際とで、同じ値の参照電流Ｉｒｅｆを用いて、読み出し電流Ｉｒｄを検知することができる。
すなわち、センスアンプＳＡは、メモリセルＭＣに対する読み出し動作の際には、比較例の場合と同様の動作を行い、ある参照電流Ｉｒｅｆを用いて分布５１と分布５２とを区別する。一方、センスアンプＳＡは、ＯＴＰセルＯＴＰＣに対する読み出し動作の際には、比較例の場合と異なり、メモリセルＭＣに対する読み出し動作の際と同じ値の参照電流Ｉｒｅｆを用いて、分布５２または分布５１と、分布５３とを区別する。
このように、ＯＴＰセルＯＴＰＣに対する読み出し動作の際に、読み出し電流Ｉｒｄをオフセット電流Ｉｏｆ１によって減らすことで、第１の効果として、クランプ素子４６の面積の増大を抑制することが可能になる。すなわち、前述した第１の問題に関して、ＢＤ状態でのセル電流Ｉｃｅｌではなく、例えば、Ｐ状態でのセル電流Ｉｃｅｌを流すのに十分なトランジスタサイズを有するクランプ素子４６を設ければよい。
また、第２の効果として、制御回路３４によるタイミング制御を容易化することが可能になる。すなわち、前述した第２の問題に関して、メモリセルＭＣに対する読み出し動作の際と、ＯＴＰセルＯＴＰＣに対する読み出し動作の際とで、放電電流のレンジを同等にできるため、放電期間の長さも同じであってよい。さらに、第３の効果として、ＯＴＰセルＯＴＰＣに対する読み出し動作の際に、比較例の場合と異なり、参照電流Ｉｒｅｆを増加させる必要が無いため、センスアンプＳＡにおける消費電力の増大を抑制できる。
図６Ａは、図３および図４に示される読み出し回路を用いた、メモリセルに対する読み出し動作の一例を示す波形図である。図６Ｂは、図３および図４に示される読み出し回路を用いた、ＯＴＰセルに対する読み出し動作の一例を示す波形図である。図６Ａおよび図６Ｂにおいて、時点ｔ０から時点ｔ１まではプリチャージ期間Ｔｐｃであり、時点ｔ１から時点ｔ２までは、放電期間Ｔｄｃであり、時点ｔ２から時点ｔ３までは、センスアンプＳＡによる増幅期間Ｔｓａｅまたは検知期間である。
図６Ａでは、まず、時点ｔ０において、メモリセルＭＣ用のワード線ＷＬ１が活性化される。そして、プリチャージ期間Ｔｐｃにおいて、プリチャージ回路４５は、反転プリチャージ信号／ＰＣのロウレベルによって活性化され、より詳細には、ワード線選択信号ＸＳとプリチャージ信号ＰＣとのアンド論理で活性化される。これにより、プリチャージ期間Ｔｐｃでは、ノードＮｑ，Ｎｑｂの電位Ｖｑ，Ｖｑｂは、接地電位Ｖｓｓから電源電位Ｖｄｄに変化する。
続いて、時点ｔ１において、反転プリチャージ信号／ＰＣがロウレベルからハイレベルに遷移することで、プリチャージ回路４５は非活性化される。そして、放電期間Ｔｄｃにおいて、ノードＮｑ，Ｎｑｂの電位Ｖｑ，Ｖｑｂは、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆによる放電によって徐々に低下する。その後、予め定めた放電期間Ｔｄｃを終えた時点ｔ２で、センスアンプイネーブル信号ＳＡＥは、ロウレベルからハイレベルに遷移する。
これにより、センスアンプＳＡは、活性化され、電位Ｖｑと電位Ｖｑｂとの電位差を増幅する。そして、センスアンプＳＡによる増幅期間Ｔｓａｅを終えた時点ｔ３で、センスアンプイネーブル信号ＳＡＥは、ハイレベルからロウレベルに遷移する。また、時点ｔ３では、ワード線ＷＬ１は非活性化され、反転プリチャージ信号／ＰＣは、ハイレベルからロウレベルに遷移する。なお、図６Ａにおいて、ＯＴＰセルＯＴＰＣ用のワード線ＷＬ２は、非活性状態であり、オフセット電流源ＯＣＳ１のイネーブル信号ＥＮ１もディスイネーブルレベル、ここではロウレベルである。
図６Ｂには、図６Ａの場合と同様の波形図が示される。図６Ａの場合との違いは、メモリセルＭＣ用のワード線ＷＬ１の代わりに、ＯＴＰセルＯＴＰＣ用のワード線ＷＬ２が活性化される点と、オフセット電流源ＯＣＳ１のイネーブル信号ＥＮ１がイネーブルレベル、ここではハイレベルとなる点である。すなわち、制御回路３４は、ワード線ＷＬ２を活性化する時点ｔ０から、センスアンプＳＡを非活性化する時点ｔ３までの間、イネーブル信号ＥＮ１を用いてオフセット電流源ＯＣＳ１を活性化する。
ここで、図３の構成例を用いることで、図６Ａおよび図６Ｂに示されるように、制御回路３４のタイミング制御を容易化することができる。すなわち、前述した第２の効果が得られる。具体的には、例えば、図６Ａに示されるメモリセルＭＣに対する読み出し動作の際と、図６Ｂに示されるＯＴＰセルＯＴＰＣに対する読み出し動作の際とで、同一の時点ｔ２でセンスアンプＳＡを活性化することができる。
＜実施の形態１の主要な効果＞
以上、実施の形態１の方式では、ＯＴＰセルＯＴＰＣのセル電流Ｉｃｅｌから減算を行うためのオフセット電流源ＯＣＳ１を設けることで、代表的には、読み出し電位を定めるクランプ素子４６における面積の増大を抑制することが可能になる。また、メモリアレイ３０内に、通常のメモリセルＭＣとＯＴＰセルＯＴＰＣとを混在させ、参照電流Ｉｒｅｆや活性化タイミングが共通化されたセンスアンプＳＡを用いて、双方のセルに対する読み出し動作を行うことができる。その結果、回路面積等の観点で効率化された不揮発性メモリ１７を実現できる。
（実施の形態２）
＜前提となる問題点＞
図７Ａは、実施の形態２による半導体装置において、前提となる問題点の一例を説明する図である。実施の形態１で述べたように、例えば、図４に示されるＯＴＰセルＯＴＰＣ内の選択トランジスタＳＴｏは、ＢＤ状態への書き込みに十分な書き込み電流を流せるようにするため、メモリセルＭＣ内の選択トランジスタＳＴｃと同じ素子を複数並列に接続することで構成され得る。このような選択トランジスタＳＴｏを用いて読み出し動作を行った場合、読み出し電流の分布は、例えば、図７Ａに示されるような分布になり得る。
図７Ａには、まず、図１１に示した比較例の方式を用いて、ＯＴＰセルＯＴＰＣに対する読み出し動作を行った際の電流分布が示され、図１２の場合と同様の電流分布が示される。ただし、前述した並列構成の選択トランジスタＳＴｏを用いると、読み出し動作の際のＯＴＰセルＯＴＰＣの抵抗値が小さくなるため、電流分布は、図１２の場合と比較して、大きくなる方へシフトする。すなわち、Ｐ状態での分布５２は、分布５２ａにシフトし、ＢＤ状態での分布５３は、分布５３ａにシフトする。
その結果、図３に示した実施の形態１の方式を用いてＯＴＰセルＯＴＰＣに対する読み出し動作を行う場合、図７Ａに示されるように、分布がシフトした分だけ、オフセット電流Ｉｏｆ１を増加させる必要がある。具体例として、比較例におけるＡＰ状態での分布５１の最大電流値と、実施の形態１におけるＰ状態での分布５２の最大電流値とを一致させるように、オフセット電流の値を定める場合を想定する。
この場合、オフセット電流源ＯＣＳ１は、例えば、選択トランジスタＳＴｏが１個の素子で構成されることを前提として定めたオフセット電流Ｉｏｆ１に、分布５２から分布５２ａへのシフト分に応じた補正電流ΔＩ１を加える必要がある。また、分布５３から分布５３ａへのシフトを考慮すると、オフセット電流源ＯＣＳ１は、オフセット電流Ｉｏｆ１に、分布５３から分布５３ａへのシフト分に応じた、補正電流ΔＩ１よりも大きい補正電流ΔＩ２を加える必要がある。
これにより、オフセット電流源ＯＣＳ１は、本来のオフセット電流Ｉｏｆ１よりも補正電流ΔＩ１～ΔＩ２だけ大きいオフセット電流を流せるように構成される必要がある。その結果、オフセット電流源ＯＣＳ１において、面積の増加や消費電力の増加が生じるおそれがある。そこで、以下のように、図８Ａおよび図８Ｂに示される構成例を用いることが有益となる。
＜選択トランジスタおよびドライバ回路の詳細＞
図８Ａは、実施の形態２による半導体装置において、図３および図４に示されるＯＴＰセルの詳細な構成例を示す回路図である。図８Ａに示されるＯＴＰセルＯＴＰＣ内の選択トランジスタＳＴｏは、並列接続されたｊ個のトランジスタ素子、具体的にはｊ個のｎＭＯＳトランジスタＭＮｓ[１]～ＭＮｓ[ｊ]で構成される。ここで、ｊは１よりも大きい整数である。また、図示は省略されるが、メモリセルＭＣ内の選択トランジスタＳＴｃは、ｉをｊよりも小さい整数として、ｊ個のトランジスタ素子の中のｉ個、例えば１個のトランジスタ素子で構成される。
ここで、ＯＴＰセルＯＴＰＣ用のワード線ＷＬ２は、それぞれ個別に活性化される２本の分割ワード線ＷＬ２１，ＷＬ２２によって構成される。ｉ個、例えば１個のｎＭＯＳトランジスタＭＮｓ［１］は、分割ワード線ＷＬ２１によってオン／オフが制御され、残りのｊ－ｉ個、例えばｊ－１個のｎＭＯＳトランジスタＭＮｓ［２］～ＭＮｓ［ｊ］は、分割ワード線ＷＬ２２によってオン／オフが制御される。
図８Ｂは、図８Ａに示されるＯＴＰセルを用いた場合の、ドライバ回路の詳細な構成例を示す回路図である。図８Ｂには、図３におけるＯＴＰセルＯＴＰＣ用のドライバ回路ＤＶ２の詳細が示される。図８Ｂに示されるドライバ回路ＤＶ２は、インバータ回路ＩＶ１～ＩＶ３と、ＮＡＮＤ演算回路ＮＤ１とを備える。
２個のインバータ回路ＩＶ１，ＩＶ２は、縦続接続され、図２Ａに示した制御回路３４からのワード線選択信号ＸＳに応じて、分割ワード線ＷＬ２１を駆動する。ＮＡＮＤ演算回路ＮＤ１は、ワード線選択信号ＸＳと、ＢＤ状態への書き込みイネーブル信号ＢＤＷ－ＥＮとのＮＡＮＤ演算を行う。インバータ回路ＩＶ３は、ＮＡＮＤ演算回路ＮＤ１の演算結果に応じて分割ワード線ＷＬ２２を駆動する。なお、書き込みイネーブル信号ＢＤＷ－ＥＮは、制御回路３４によって生成される。また、インバータ回路ＩＶ３は、インバータ回路ＩＶ２と比較して、２倍の駆動能力を備えてもよい。
図９は、図８Ａおよび図８Ｂに示される構成例を用いた場合の動作例を説明する図である。図９には、読み出し動作の際および書き込み動作の際に、オンとなる選択トランジスタの素子数が示される。図９において、メモリセルＭＣに対する読み出し動作の際および書き込み動作の際には、オンとなる選択トランジスタＳＴｃの素子数は、ｉを１以上の整数かつｊよりも小さい整数としてｉ個となる。
また、ＯＴＰセルＯＴＰＣに対する読み出し動作の際にも、オンとなる選択トランジスタＳＴｏの素子数はｉ個となる。すなわち、図８Ｂにおいて、書き込みイネーブル信号ＢＤＷ－ＥＮはロウレベルであるため、２本の分割ワード線ＷＬ２１，ＷＬ２２の中の１本の分割ワード線ＷＬ２１のみが活性化される。一方、ＯＴＰセルＯＴＰＣに対する書き込み動作の際には、オンとなる選択トランジスタＳＴｏの素子数は、ｉよりも大きい整数であるｊ個となる。すなわち、図８Ｂにおいて、書き込みイネーブル信号ＢＤＷ－ＥＮはハイレベルであるため、２本の分割ワード線ＷＬ２１，ＷＬ２２の両方が活性化される。
なお、図８Ａでは、メモリセルＭＣ内の選択トランジスタＳＴｃを１個のトランジスタ素子で構成し、ＯＴＰセルＯＴＰＣ内の選択トランジスタＳＴｏをｊ個（ｊ＞１）のトランジスタ素子で構成する場合を例とした。ただし、選択トランジスタＳＴｃは、レイアウト設計上、１個のトランジスタ素子を複数個に分割することで、ｉ個のトランジスタ素子で構成されることもあり得る。ここで、ｉは１以上の整数である。この場合、選択トランジスタＳＴｏは、ｊをｉよりも大きい整数として、ｊ個のトランジスタ素子で構成されればよい。
また、ＯＴＰセルＯＴＰＣ用のワード線ＷＬ２は、それぞれ個別に活性化される複数の分割ワード線によって構成されればよい。この場合、ｊ個のトランジスタ素子のいずれか１個は、複数の分割ワード線のいずれか１本によってオン／オフが制御され、ｊ個のトランジスタ素子の他のいずれか１個は、複数の分割ワード線の他のいずれか１本によってオン／オフが制御される。そして、図９においては、ＯＴＰセルＯＴＰＣに対するＢＤ状態への書き込み動作の際にオンに制御されるトランジスタ素子の数が、ＯＴＰセルＯＴＰＣに対する読み出し動作の際にオンに制御されるトランジスタ素子の数よりも多ければよい。
＜実施の形態２の主要な効果＞
以上、実施の形態１を前提として、実施の形態２の方式を用いることで、実施の形態１で述べた各種効果を維持しながら、実施の形態１における課題を幾分か軽減することができる。すなわち、複数のトランジスタ素子で構成されるＯＴＰセルＯＴＰＣ内の選択トランジスタＳＴｏにおいて、オンに制御するトランジスタ素子の数を変更できるように構成することで、オフセット電流を補正する必要性がなくなる。具体的には、ＯＴＰセルＯＴＰＣに対する読み出し動作の際と、メモリセルＭＣに対する読み出し動作の際とでオンに制御される選択トランジスタの素子数を同一にできるため、図７Ａに示したような分布のシフトは生じない。このため、補正電流ΔＩ１，ΔＩ２を加える必要性がなくなる。その結果、オフセット電流源ＯＣＳ１において、面積の縮小や消費電力の低減が可能となる。
（実施の形態３）
実施の形態２では、図３に示した実施の形態１の方式に、図８Ａ、図８Ｂ等に示した実施の形態２の方式を適用した例について述べたが、図１１に示した比較例の方式に、実施の形態２の方式を適用することも可能である。これにより、実施の形態１で述べた各種効果と同様の効果が僅かながら得られる。
図７Ｂは、実施の形態３による半導体装置において、比較例の方式に実施の形態２の方式を適用した場合のＯＴＰセルの読み出し電流分布の一例を示す図である。まず、図７Ｂの上部には、図１１に示した比較例の方式を用いて、ＯＴＰセルＯＴＰＣに対する読み出し動作を行った際の読み出し電流分布が示される。実施の形態２でも述べたように、並列構成の選択トランジスタＳＴｏを全活性した場合、読み出し動作の際のＯＴＰセルＯＴＰＣの抵抗値が小さくなるため、電流分布は、図１２の場合と比較して、大きくなる方へシフトする。
すなわち、図１２に示したＰ状態での分布５２は、図７Ｂにおける分布５２ａに示されるように、ΔＩ１だけ大きくなる方へシフトし、図１２に示したＢＤ状態での分布５３は、図７Ｂにおける分布５３ａに示されるように、ΔＩ２だけ大きくなる方へシフトする。従って、図１１に示した比較例における参照電流源５５は、ＯＴＰセルＯＴＰＣに対する読み出し動作の際には、参照電流Ｉｒｅｆを＋α増加させるだけでなく、更に、補正電流ΔＩ１分だけ増加させる必要があった。
一方、比較例の方式に、実施の形態２の方式を適用すると、図７Ｂの下部に示されるように、実施の形態１で述べた各種効果と同様の効果が僅かながら得られる。すなわち、図１１に示されるＯＴＰセルＯＴＰＣにおいて、選択トランジスタＳＴｏを複数のトランジスタ素子で構成し、さらに、オンに制御するトランジスタ素子の数を変更できるように構成する。
これにより、Ｐ状態での分布５２ａは、図７Ｂでの分布５２に示されるように、ΔＩ１だけ小さくなる方へシフトし、ＢＤ状態での分布５３ａは、図７Ｂでの分布５３に示されるように、ΔＩ２だけ小さくなる方へシフトする。その結果、読み出し電位を定めるクランプ素子４６における面積の増大をわずかながら抑制することが可能になる。また、参照電流源５５における参照電流Ｉｒｅｆのオフセット調整、すなわち“＋α＋ΔＩ１”の調整において、補正電流ΔＩ１分が不要となる。これにより、ＯＴＰセルＯＴＰＣに対する読み出し動作の際の、センスアンプＳＡにおける消費電力の増加をわずかながら抑制することが可能となる。
（実施の形態４）
前述した実施の形態１～３では、図８Ａに示されるＯＴＰセルＯＴＰＣ内の記憶素子Ｒｏｔｐの絶縁破壊状態の有無を判別する場合の読み出し動作について説明した。明細書では、当該読み出し動作のモードをＯＴＰモードと呼ぶ。一方、ＯＴＰセルＯＴＰＣ内の記憶素子ＲｏｔｐにＰ状態もしくはＡＰ状態を書き込んで、通常のメモリセルＭＣとして、読み出し動作を行うことも可能である。明細書では、当該読み出し動作のモードを通常ＭＣモードと呼ぶ。
実施の形態４による半導体装置は、ＯＴＰセルＯＴＰＣをＯＴＰセルとして用いるＯＴＰモードか、ＯＴＰセルＯＴＰＣを通常のメモリセルＭＣとして用いる通常ＭＣモードかに設定可能となっている。具体的には、例えば、図２Ａに示した制御回路３４に、予め、複数のＯＴＰセルＯＴＰＣの中のどのＯＴＰセルＯＴＰＣを通常ＭＣモードで動作させるかを設定しておく。当該設定に応じて制御回路３４が各部を制御することで、半導体装置は、以下に述べるように、ＯＴＰセルＯＴＰＣに対する動作内容を変更する。
図１４Ａは、実施の形態４による半導体装置において、ＯＴＰセルＯＴＰＣを通常ＭＣモードで動作させた場合の動作例を示す波形図である。図１４Ａでは、図６Ｂの場合とは異なり、分割ワード線ＷＬ２１が活性化される期間中、イネーブル信号ＥＮ１は活性化されない。結果として、図６Ａに示したメモリセルＭＣに対する読み出し動作の場合と同様の動作が、ＯＴＰセルＯＴＰＣにおいて実施される。
図１４Ｂは、実施の形態４による半導体装置において、ＯＴＰセル内で各動作モード時にオンとなる選択トランジスタの素子数を示す図である。ＯＴＰセルＯＴＰＣ内の記憶素子ＲｏｔｐにＰ状態もしくはＡＰ状態を書き込む場合、すなわち通常ＭＣモードで書き込み動作を行う場合、過電流印加による絶縁破壊を防止するために、オンとなる選択トランジスタＳＴｏの素子数はｉ個である。ここで、ｉは、通常のメモリセルＭＣ内の選択トランジスタＳＴｃを構成する素子数と同じ値であり、１以上の整数である。
また、ＯＴＰセルＯＴＰＣを通常ＭＣモードで読み出す場合も、オンとなる選択トランジスタＳＴｏの素子数は、i個である。このように、通常ＭＣモードに設定された場合、ＯＴＰセルＯＴＰＣに対する書き込み動作の際および読み出し動作の際にオンに制御されるＯＴＰセルＯＴＰＣ内のトランジスタ素子の数は、通常のメモリセルＭＣに対する書き込み動作の際および読み出し動作の際にオンに制御されるメモリセルＭＣ内のトランジスタ素子の数と同一である。
＜実施の形態４の主要な効果＞
図１４Ａおよび図１４Ｂに示したように、ＯＴＰセルＯＴＰＣを通常ＭＣモードで動作させることで、２つの付加価値が得られる。第一の付加価値として、メモリアレイ３０に用意されたＯＴＰセルＯＴＰＣの全てをＯＴＰ用途とする必要がないアプリケーションでは、不要となるＯＴＰセルＯＴＰＣを通常のメモリセルＭＣに割り当てることができる。その結果、通常のメモリセル領域をわずかながら増やすことができる。第二の付加価値として、ＢＤ状態への書き込みが実施される前のＯＴＰセルＯＴＰＣには、通常のメモリセルＭＣと同様にして読み出し動作や書き込み動作を行うことができる。その結果、当該ＯＴＰセルＯＴＰＣを、ＯＴＰセルＯＴＰＣへ書き込まれるデータ、例えば、セキュリティデータを一次的に記憶する退避メモリとして使用することができる。
（実施の形態５）
＜前提となる問題点＞
図１３は、図１１に示される読み出し回路の図１２とは異なる動作例を説明する図である。図１３には、図１２の場合と同様に、図１１の構成例を用いた場合の読み出し電流Ｉｒｄの分布５１，５２，５３が示される。例えば、不揮発性メモリ１７をテスト装置でテストする際に、読み出し電流Ｉｒｄ、ひいてはセル電流Ｉｃｅｌおよび抵抗値の分布を測定したい場合がある。
この場合、例えば、図１１に示される構成例を用いて、図１３に示されるように、参照電流源５５の電流値を、電流値設定信号Ｉｓｅｔによって“Ｉｒｅｆ－ΔＩｒｅｆ１”から“Ｉｒｅｆ＋ΔＩｒｅｆ２”の範囲で可変設定するような方式が考えられる。しかしながら、このように参照電流源５５の電流値を可変設定すると、特に、図１１における第２の問題で述べたように、参照電流源５５の電流値毎に適切な放電期間が異なるため、タイミング制御が複雑化するおそれがある。そこで、図１０に示される構成例を用いることが有益となる。
＜読み出し回路の詳細＞
図１０は、実施の形態５による半導体装置において、図２Ａにおける読み出し回路の主要部の構成例を示す概略図である。図１０に示される構成例は、図３に示した構成例と比較して次の２点が異なっている。第１の相違点として、２個のオフセット電流源ＯＣＳ１ｖ，ＯＣＳ２ｖが設けられる。第２の相違点として、２個のオフセット電流源ＯＣＳ１ｖ，ＯＣＳ２ｖが設けられることに伴い、図３の場合とは異なる制御回路３４ａが設けられる。
オフセット電流源ＯＣＳ１ｖは、図３の場合と同様に、高電位側の電源電位Ｖｄｄとビット線ＢＬとの間に接続される。ただし、オフセット電流源ＯＣＳ１ｖは、図３の場合と異なり、可変電流源となっている。オフセット電流源ＯＣＳ１ｖは、ＯＴＰセルＯＴＰＣに対するテスト用の読み出し動作の際にイネーブル信号ＥＮ１によって活性化され、活性化された際に、セル電流Ｉｃｅｌから減算するためのオフセット電流Ｉｏｆ１を生成する。また、オフセット電流源ＯＣＳ１ｖは、当該オフセット電流Ｉｏｆ１の値を電流値設定信号Ｉｓｅｔ１に基づいて定める。
また、オフセット電流源ＯＣＳ１ｖは、ＯＴＰセルＯＴＰＣに限らず、通常のメモリセルＭＣにおける読み出し電流Ｉｒｄの分布を測定する際にも用いられる。すなわち、オフセット電流源ＯＣＳ１ｖは、通常のメモリセルＭＣに対するテスト用の読み出し動作の際にも、イネーブル信号ＥＮ１によって活性化され、活性化された際に、セル電流Ｉｃｅｌから減算するためのオフセット電流Ｉｏｆ１を生成する。また、オフセット電流源ＯＣＳ１ｖは、当該オフセット電流Ｉｏｆ１の値を電流値設定信号Ｉｓｅｔ１に基づいて定める。
一方、オフセット電流源ＯＣＳ２ｖは、低電位側の電源電位である接地電位Ｖｓｓとビット線ＢＬとの間に接続され、可変電流源となっている。オフセット電流源ＯＣＳ２ｖは、ＯＴＰセルＯＴＰＣまたは通常のメモリセルＭＣに対するテスト用の読み出し動作の際にイネーブル信号ＥＮ２によって活性化され、活性化された際に、セル電流Ｉｃｅｌに加算するためのオフセット電流Ｉｏｆ２を生成する。また、オフセット電流源ＯＣＳ２ｖは、当該オフセット電流Ｉｏｆ２の値を電流値設定信号Ｉｓｅｔ２に基づいて定める。
制御回路３４ａは、ＯＴＰセルＯＴＰＣまたは通常のメモリセルＭＣに対するテスト用の読み出し動作の際に、２個のオフセット電流源ＯＣＳ１ｖ，ＯＣＳ２ｖのいずれか一方をイネーブル信号ＥＮ１，ＥＮ２によって活性化する。また、制御回路３４ａは、オフセット電流Ｉｏｆ１の値またはオフセット電流Ｉｏｆ２の値を、電流値設定信号Ｉｓｅｔ１，Ｉｓｅｔ２によって可変制御する。
このような構成に伴い、ＯＴＰセルＯＴＰＣまたは通常のメモリセルＭＣに対するテスト用の読み出し動作の際に、センスアンプＳＡは、セル電流Ｉｃｅｌからオフセット電流Ｉｏｆ１が減算された読み出し電流Ｉｒｄと、参照電流Ｉｒｅｆとの大小関係を検知する。または、センスアンプＳＡは、セル電流Ｉｃｅｌにオフセット電流Ｉｏｆ２が加算された読み出し電流Ｉｒｄと、参照電流Ｉｒｅｆとの大小関係を検知する。
このように、図１０の構成例を用いると、参照電流Ｉｒｅｆの値を変更することなく、読み出し電流Ｉｒｄ、ひいてはセル電流Ｉｃｅｌおよび抵抗値の分布を測定することが可能になる。その結果、図１３で述べたような問題が生じず、タイミング制御を容易化する、ひいては、テストを容易化することが可能になる。具体的には、制御回路３４ａは、ＯＴＰセルＯＴＰＣまたは通常のメモリセルＭＣに対するテスト用の読み出し動作の際に、オフセット電流Ｉｏｆ１の値およびオフセット電流Ｉｏｆ２の値に関わらず、同一の時点でセンスアンプＳＡを活性化すればよい。
なお、オフセット電流源ＯＣＳ２ｖは、詳細には、例えば、図４に示したオフセット電流源ＯＣＳ１の場合と同様に、２個のｎＭＯＳトランジスタからなるカレントミラー回路を含み得る。また、可変電流源は、例えば、図４におけるｐＭＯＳトランジスタＭＰｍ１を、２ｎ単位でトランジスタサイズが異なる複数の素子で構成し、並列接続された複数の素子を選択的に活性化する方式等によって実現され得る。すなわち、可変電流源は、カレントミラー比を逐次調整できるように構成することで実現され得る。
また、図１０の構成例では、オフセット電流源ＯＣＳ２ｖは、接地電位Ｖｓｓとビット線ＢＬとの間に接続された。ただし、ビット線ＢＬには、例えば、０．１Ｖといった読み出し電位が印加されるため、オフセット電流源ＯＣＳ２ｖを構成するｎＭＯＳトランジスタのソース・ドレイン間電圧を十分に確保できない場合がある。この場合、オフセット電流源ＯＣＳ２ｖは、接地電位ＶｓｓとノードＮｑとの間に接続されてもよい。
＜実施の形態５の主要な効果＞
以上、実施の形態５の方式を用いることでも、実施の形態１，２，４で述べた各種効果と同様の効果が得られる。さらに、２個の可変型のオフセット電流源ＯＣＳ１ｖ，ＯＣＳ２ｖを設けることで、テストの容易化等が実現可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１０ 半導体装置
１５ プロセッサ
１７ 不揮発性メモリ
２３ バス
３４ 制御回路
ＢＬ ビット線
ＥＮ１，ＥＮ２ イネーブル信号
Ｉｃｅｌ セル電流
Ｉｏｆ１，Ｉｏｆ２ オフセット電流
Ｉｒｄ 読み出し電流
Ｉｒｅｆ 参照電流
ＭＣ メモリセル
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
ＯＣＳ１，ＯＣＳ２ オフセット電流源
ＯＴＰＣ ＯＴＰセル
ＲＣＳ 参照電流源
Ｒｃｅｌ，Ｒｏｔｐ 記憶素子
ＳＡ センスアンプ
ＳＡＥ センスアンプイネーブル信号
ＳＴ 選択トランジスタ
Ｖｄｄ 電源電位
Ｖｓｓ 接地電位
ＷＬ ワード線

Claims (19)

  1. ビット線と、
    前記ビット線に接続され、抵抗変化型の第１の記憶素子を含む第１のメモリセルと、
    前記ビット線に接続され、前記第１の記憶素子と同じ電気的特性を有する第２の記憶素子を含み、ＯＴＰ（One Time Programmable）セルとして用いられる第２のメモリセルと、
    読み出し動作の際に、前記ビット線に固定電位を印加するクランプ素子と、
    参照電流を生成する参照電流源と、
    前記読み出し動作の際に、前記第１のメモリセルまたは前記第２のメモリセルに前記固定電位を印加することで前記ビット線に流れるセル電流の大きさを、前記参照電流を用いて検知するセンスアンプと、
    前記第２のメモリセルに対する前記読み出し動作の際に活性化され、活性化された際に、前記セル電流から減算するためのオフセット電流を生成するオフセット電流源と、
    を備え、
    前記センスアンプは、前記第２のメモリセルに対する前記読み出し動作の際に、前記セル電流から前記オフセット電流が減算された読み出し電流と、前記参照電流との大小関係を検知する、
    半導体装置。
  2. 請求項１記載の半導体装置において、
    さらに、第１のワード線および第２のワード線を備え、
    前記第１のメモリセルは、前記第１のワード線が活性化された際に前記第１の記憶素子と前記ビット線との電流経路を形成する第１の選択トランジスタを含み、
    前記第２のメモリセルは、前記第２のワード線が活性化された際に前記第２の記憶素子と前記ビット線との電流経路を形成する第２の選択トランジスタを含む、
    半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１の選択トランジスタは、ｉを１以上の整数として、ｉ個のトランジスタ素子で構成され、
    前記第２の選択トランジスタは、ｊをｉよりも大きい整数として、ｊ個の前記トランジスタ素子で構成され、
    前記第２のワード線は、それぞれ個別に活性化される複数の分割ワード線によって構成され、
    前記ｊ個のトランジスタ素子の中のｉ個は、前記複数の分割ワード線のいずれか１本によってオン／オフが制御され、
    前記ｊ個のトランジスタ素子の中のｊ－ｉ個は、前記複数の分割ワード線の他のいずれか１本によってオン／オフが制御される、
    半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２のメモリセルに対する書き込み動作の際にオンに制御される前記第２のメモリセル内のトランジスタ素子の数は、前記第２のメモリセルに対する前記読み出し動作の際にオンに制御される前記第２のメモリセル内のトランジスタ素子の数よりも多い、
    半導体装置。
  5. 請求項３記載の半導体装置において、
    前記半導体装置は、前記第２のメモリセルをＯＴＰセルとして用いるＯＴＰモードか、前記第２のメモリセルを通常のメモリセルとして用いる通常ＭＣモードかに設定可能となっており、
    通常ＭＣモードに設定された場合、前記第２のメモリセルに対する書き込み動作の際および読み出し動作の際にオンに制御される前記第２のメモリセル内のトランジスタ素子の数は、前記第１のメモリセルに対する書き込み動作の際および読み出し動作の際にオンに制御される前記第１のメモリセル内のトランジスタ素子の数と同一である、
    半導体装置。
  6. 請求項１記載の半導体装置において、
    さらに、前記第１のメモリセルに対する前記読み出し動作の際と、前記第２のメモリセルに対する前記読み出し動作の際とで、同一の時点で前記センスアンプを活性化する制御回路を備える、
    半導体装置。
  7. 請求項２記載の半導体装置において、
    さらに、前記第２のワード線を活性化する時点から、前記センスアンプを非活性化する時点までの間、前記オフセット電流源を活性化する制御回路を備える、
    半導体装置。
  8. 請求項１記載の半導体装置において、
    前記オフセット電流源は、高電位側の電源電位と前記ビット線との間に接続される、
    半導体装置。
  9. ビット線と、
    前記ビット線に接続され、抵抗変化型の第１の記憶素子を含む第１のメモリセルと、
    前記ビット線に接続され、前記第１の記憶素子と同じ電気的特性を有する第２の記憶素子を含み、ＯＴＰ（One Time Programmable）セルとして用いられる第２のメモリセルと、
    読み出し動作の際に、前記ビット線に固定電位を印加するクランプ素子と、
    参照電流を生成する参照電流源と、
    前記読み出し動作の際に、前記第２のメモリセルに前記固定電位を印加することで前記ビット線に流れるセル電流の大きさを、前記参照電流を用いて検知するセンスアンプと、
    前記第２のメモリセルに対する前記読み出し動作の際に活性化され、活性化された際に、前記セル電流から減算するための第１のオフセット電流を生成する第１のオフセット電流源と、
    前記第２のメモリセルに対する前記読み出し動作の際に活性化され、活性化された際に、前記セル電流に加算するための第２のオフセット電流を生成する第２のオフセット電流源と、
    前記第２のメモリセルに対する前記読み出し動作の際に、前記第１のオフセット電流源または前記第２のオフセット電流源のいずれか一方を活性化し、前記第１のオフセット電流の値または前記第２のオフセット電流の値を可変制御する制御回路と、
    を備え、
    前記センスアンプは、前記第２のメモリセルに対する前記読み出し動作の際に、前記セル電流から前記第１のオフセット電流が減算された読み出し電流と、前記参照電流との大小関係を検知するか、または、前記セル電流に前記第２のオフセット電流が加算された読み出し電流と、前記参照電流との大小関係を検知する、
    半導体装置。
  10. 請求項９記載の半導体装置において、
    さらに、第１のワード線および第２のワード線を備え、
    前記第１のメモリセルは、前記第１のワード線が活性化された際に前記第１の記憶素子と前記ビット線との電流経路を形成する第１の選択トランジスタを含み、
    前記第２のメモリセルは、前記第２のワード線が活性化された際に前記第２の記憶素子と前記ビット線との電流経路を形成する第２の選択トランジスタを含む、
    半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第１のオフセット電流源は、高電位側の電源電位と前記ビット線との間に接続され、
    前記第２のオフセット電流源は、低電位側の電源電位と前記ビット線との間に接続される、
    半導体装置。
  12. 請求項９記載の半導体装置において、
    前記制御回路は、前記第２のメモリセルに対する前記読み出し動作の際に、前記第１のオフセット電流の値および前記第２のオフセット電流の値に関わらず、同一の時点で前記センスアンプを活性化する、
    半導体装置。
  13. 一つの半導体チップで構成される半導体装置であって、
    プロセッサと、
    不揮発性メモリと、
    前記プロセッサと前記不揮発性メモリとを互いに接続するバスと、
    を有し、
    前記不揮発性メモリは、
    ビット線と、
    前記ビット線に接続され、抵抗変化型の第１の記憶素子を含む第１のメモリセルと、
    前記ビット線に接続され、前記第１の記憶素子と同じ電気的特性を有する第２の記憶素子を含み、ＯＴＰ（One Time Programmable）セルとして用いられる第２のメモリセルと、
    読み出し動作の際に、前記ビット線に固定電位を印加するクランプ素子と、
    参照電流を生成する参照電流源と、
    前記読み出し動作の際に、前記第１のメモリセルまたは前記第２のメモリセルに前記固定電位を印加することで前記ビット線に流れるセル電流の大きさを、前記参照電流を用いて検知するセンスアンプと、
    前記第２のメモリセルに対する前記読み出し動作の際に活性化され、活性化された際に、前記セル電流から減算するためのオフセット電流を生成するオフセット電流源と、
    を備え、
    前記センスアンプは、前記第２のメモリセルに対する前記読み出し動作の際に、前記セル電流から前記オフセット電流が減算された読み出し電流と、前記参照電流との大小関係を検知する、
    半導体装置。
  14. 請求項１３記載の半導体装置において、
    さらに、第１のワード線および第２のワード線を備え、
    前記第１のメモリセルは、前記第１のワード線が活性化された際に前記第１の記憶素子と前記ビット線との電流経路を形成する第１の選択トランジスタを含み、
    前記第２のメモリセルは、前記第２のワード線が活性化された際に前記第２の記憶素子と前記ビット線との電流経路を形成する第２の選択トランジスタを含む、
    半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１の選択トランジスタは、ｉを１以上の整数として、ｉ個のトランジスタ素子で構成され、
    前記第２の選択トランジスタは、ｊをｉよりも大きい整数として、ｊ個の前記トランジスタ素子で構成され、
    前記第２のワード線は、それぞれ個別に活性化される複数の分割ワード線によって構成され、
    前記ｊ個のトランジスタ素子の中のｉ個は、前記複数の分割ワード線のいずれか１本によってオン／オフが制御され、
    前記ｊ個のトランジスタ素子の中のｊ－ｉ個は、前記複数の分割ワード線の他のいずれか１本によってオン／オフが制御される、
    半導体装置。
  16. 請求項１３記載の半導体装置において、
    さらに、前記第１のメモリセルに対する前記読み出し動作の際と、前記第２のメモリセルに対する前記読み出し動作の際とで、同一の時点で前記センスアンプを活性化する制御回路を備える、
    半導体装置。
  17. 第１のワード線および第２のワード線と、
    ビット線と、
    前記第１のワード線と前記ビット線とに接続され、抵抗変化型の第１の記憶素子を含む第１のメモリセルと、
    前記第２のワード線と前記ビット線に接続され、前記第１の記憶素子と同じ電気的特性を有する第２の記憶素子を含み、ＯＴＰ（One Time Programmable）セルとして用いられる第２のメモリセルと、
    読み出し動作の際に、前記ビット線に固定電位を印加するクランプ素子と、
    参照電流を生成する参照電流源と、
    前記読み出し動作の際に、前記第１のメモリセルまたは前記第２のメモリセルに前記固定電位を印加することで前記ビット線に流れるセル電流の大きさを、前記参照電流を用いて検知するセンスアンプと、
    を備え、
    前記第１のメモリセルは、前記第１のワード線が活性化された際に前記第１の記憶素子と前記ビット線との電流経路を形成する第１の選択トランジスタを含み、
    前記第２のメモリセルは、前記第２のワード線が活性化された際に前記第２の記憶素子と前記ビット線との電流経路を形成する第２の選択トランジスタを含み、
    前記第１の選択トランジスタは、ｉを１以上の整数として、ｉ個のトランジスタ素子で構成され、
    前記第２の選択トランジスタは、ｊをｉよりも大きい整数として、ｊ個の前記トランジスタ素子で構成され、
    前記第２のワード線は、それぞれ個別に活性化される複数の分割ワード線によって構成され、
    前記ｊ個のトランジスタ素子の中のｉ個は、前記複数の分割ワード線のいずれか１本によってオン／オフが制御され、
    前記ｊ個のトランジスタ素子の中のｊ－ｉ個は、前記複数の分割ワード線の他のいずれか１本によってオン／オフが制御される、
    半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記第２のメモリセルに対する書き込み動作の際にオンに制御される前記第２のメモリセル内のトランジスタ素子の数は、前記第２のメモリセルに対する前記読み出し動作の際にオンに制御される前記第２のメモリセル内のトランジスタ素子の数よりも多い、
    半導体装置。
  19. 請求項１７記載の半導体装置において、
    前記半導体装置は、前記第２のメモリセルをＯＴＰセルとして用いるＯＴＰモードか、前記第２のメモリセルを通常のメモリセルとして用いる通常ＭＣモードかに設定可能となっており、
    通常ＭＣモードに設定された場合、前記第２のメモリセルに対する書き込み動作の際および読み出し動作の際にオンに制御される前記第２のメモリセル内のトランジスタ素子の数は、前記第１のメモリセルに対する書き込み動作の際および読み出し動作の際にオンに制御される前記第１のメモリセル内のトランジスタ素子の数と同一である、
    半導体装置。
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