雙軌記憶體，記憶體巨集以及相關混合供應電源方法
本發明實施例係有關雙軌記憶體、記憶體巨集以及相關混合供應電源方法。
記憶體裝置經受被稱為洩漏電力之一現象。每當對記憶體通電時，周邊及核心記憶體陣列中之邏輯通常會耗散洩漏電力。隨著技術不斷將裝置特徵縮小至低於亞奈米幾何尺寸，一記憶體裝置中之洩漏電力耗散增加。此洩漏電力正成為記憶體中總電力耗散之一重要因數。 減小洩漏電力之一方式係減小用於一記憶體裝置之供應電源電壓。然而，為了保留，需要使記憶體中之一位元單元之電壓位準維持於一最小保持電壓規格處，同時記憶體裝置之周邊區段可依低於指定電壓操作。因此已發展雙軌記憶體供應電源，其中為了減小洩漏電力，一記憶體之周邊及核心使用具有不同電壓之不同供應電源來操作。具有雙軌記憶體供應電源之記憶體使用位準移位器來將用於一電路群組之高電壓域(例如VDDM)與用於另一電路群組之一低電壓域(例如VDD)隔離且藉由位準移位器來將信號電壓轉換至一適當域。
根據本發明之一實施例，一種雙軌記憶體可依一第一電壓及一第二電壓操作，該雙軌記憶體包括：一記憶體陣列，其依該第一電壓操作；一字線驅動器電路，其經組態以將該記憶體陣列之一字線驅動至該第一電壓；一資料路徑，其經組態以傳輸一輸入資料信號或一輸出資料信號，其中該資料路徑包含用於將該輸入資料信號自該第二電壓轉移至該第一電壓之一第一位準移位器；及一控制電路，其經組態以對該記憶體陣列、該字線驅動器電路及該資料路徑提供控制信號，其中該控制電路包含用於將一輸入控制信號自該第二電壓轉移至該第一電壓之一第二位準移位器；其中該資料路徑及該控制電路經組態以依該第一電壓及該第二電壓兩者操作，且該第一電壓高於該第二電壓。 根據本發明之一實施例，一種記憶體巨集包括：複數個記憶體陣列，其等經組態以依一第一電壓操作；一讀取路徑，其經組態以依一第二電壓操作；一寫入路徑，其經組態以依該第一電壓及該第二電壓兩者操作，其中該寫入路徑包含用於將一電力域自該第二電壓轉換至該第一電壓之一第一位準移位器；一字線驅動器電路，其經組態以將該等記憶體陣列之複數個字線驅動至該第一電壓；及一控制電路，其經組態以對該等記憶體陣列、該讀取路徑、該寫入路徑及該字線驅動器電路提供控制信號，其中該控制電路包含用於將一電力域自該第二電壓轉換至該第一電壓之一第二位準移位器；其中該讀取路徑經組態以依該第二電壓操作，且該寫入路徑及該控制電路經組態以依該第一電壓及該第二電壓兩者操作。 根據本發明之一實施例，揭露一種用於將一雙軌記憶體組態成依一第一電壓及一第二電壓操作之混合供應電源方法，其中該雙軌記憶體之一記憶體陣列可依該第一電壓操作，該方法包括：將該記憶體陣列之一字線驅動至該第一電壓；藉由將一輸入資料信號自該第二電壓轉移至該第一電壓來傳輸該輸入資料信號或一輸出資料信號；及藉由將一輸入控制信號自該第二電壓轉移至該第一電壓來對該記憶體陣列提供控制信號。
以下揭露提供用於實施本揭露之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複旨在簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。 進一步而言，為了方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)，且亦可據此解譯本文中所使用之空間相對描述詞。 雖然闡述本揭露之廣泛範疇的數值範圍及參數係近似值，但應儘可能精確地報告特定實例中所闡述之數值。然而，任何數值固有地含有由各自測試量測中所發現之標準差必然所致之特定誤差。此外，如本文中所使用，術語「約」一般意指在一給定值或範圍之10%、5%、1%或0.5%內。替代地，如一般技術者所考量，術語「約」意指在平均值之一可接受標準誤差內。除在操作或工作實例中之外，或除非另外清楚地說明，否則所有數值範圍、數量、值及百分比(諸如本文中所揭露之材料數量、持續時間、溫度、操作條件、數量比之數值範圍、數量、值及百分比)應被理解為所有例項由術語「約」修飾。據此，除非有相反指示，否則本揭露及附隨申請專利範圍中所闡述之數值參數係可根據期望變動之近似值。至少，應至少鑑於所報告之有效數位數且藉由應用一般捨入技術來解釋各數值參數。在本文中，範圍可表示為自一端點至另一端點或在兩個端點之間。除非另有說明，否則本文中所揭露之所有範圍包含端點。 本文中將在一記憶體之一例示性混合雙軌記憶體供應電源方案之背景中描述本發明實施例。然而，應瞭解，本發明實施例不受限於本文中所繪示性地展示及描述之特定電路及系統。確切而言，本發明實施例係廣泛針對用於將一混合雙軌記憶體供應電源方案之特徵有益地整合於高密度記憶體中之技術，不論該記憶體係嵌入式或分立式。以此方式，本發明實施例提供可有益地用於各種記憶體配置及類型(例如(諸如)隨機存取記憶體(RAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、內容可定址記憶體(CAM)、快閃記憶體、暫存器檔案及其類似者)中之一混合雙軌記憶體供應電源方案。此外，熟習技術者將鑑於本文中之教示而明白，可在本發明實施例之範疇內對所展示之實施例作出諸多修改。即，不希望存在或無法推知相對於本文中所描述之特定實施例之限制。 圖1係概念性地繪示根據本揭露之一例示性實施例之一記憶體巨集100之一混合雙軌記憶體供應電源方案的一方塊圖。記憶體巨集100可為一靜態隨機存取記憶體(SRAM)，且可位於一電腦或其他電子系統中。參考圖1，記憶體巨集100包含記憶體位元單元之複數個記憶體陣列150 (通常為二維的)，該等記憶體位元單元經組態以儲存各自邏輯狀態，即，一邏輯高(邏輯「1」)或一邏輯低(邏輯「0」)。記憶體位元單元常經配置為一或多個平行行130 (各為一維子陣列130)。 在例示性實施例中，記憶體巨集100具有一對稱結構。例如，記憶體巨集100之左側具有類似於記憶體巨集100之右側的元件。圖1中展示安置於記憶體巨集100之左側及右側兩者中之複數個記憶體子陣列130。兩個資料路徑110亦以一對稱方式部署，一個在左側且一個在右側。 資料路徑110包含用於在對應記憶體子陣列130與記憶體巨集100外之電路之間轉移資料的電路。例如，在一些實施例中，資料路徑110包含用於執行寫入遮罩操作之電路、用於控制行冗餘之電路、用於編碼及解碼錯誤校正碼(ECC)之電路、用於全域位元線之感測放大器電路、用於全域位元線之寫入驅動器電路等等。然而，此並非為本揭露之一限制。 定位於兩個對稱記憶體陣列150之間的字線驅動器電路140用於將記憶體陣列150之一字線驅動至一特定電壓位準之一字線驅動電壓。控制電路120對左側及右側記憶體陣列150之複數個子陣列130及資料路徑110提供控制信號。在一些實施例中，控制電路120產生用於記憶體陣列150中之感測位元單元中之感測放大器之控制信號及時序信號。控制電路120亦包含用於選擇記憶體單元庫之電路、用於解碼字線之電路及字線驅動器等等。 在此實施例中，採用具有一第一電壓VDDM之一第一供應電源及採用具有一第二電壓VDD之一第二供應電源，第二電壓VDD低於第一電壓VDDM。圖1中繪示第一電壓VDDM及第二電壓VDD之一電力域分配。記憶體巨集100經結構化使得記憶體陣列150及字線驅動器電路140實質上依第一電壓VDDM操作，而資料路徑110及控制電路120經組態以依第一電壓VDDM及第二電壓VDD兩者操作。具體而言，資料路徑110之一部分及控制電路120之一部分經組態以依第一電壓VDDM操作；且資料路徑110之一剩餘部分及控制電路120之一剩餘部分經組態以依較低第二電壓VDD操作。 圖1之混合雙軌記憶體供應電源方案具有以下優點：可在速度及電力消耗兩者上達成一平衡效能，尤其是與既有介面位準移位器雙軌記憶體及真雙軌記憶體供應電源方案相比。當整個記憶體巨集在比記憶體巨集外之一第二電壓域高之一供應電源之一第一電壓域中操作時，一雙軌記憶體巨集被稱為介面位準移位器雙軌記憶體，其中位準移位器經安置於記憶體巨集之一接針邊界處。關於一真雙軌記憶體供應電源方案，僅記憶體巨集之記憶體陣列及字線驅動器之一部分依一第一電壓操作，且記憶體巨集之剩餘電路在另一域中依低於該第一電壓之一第二電壓操作。 為簡單起見，方塊圖中未展示資料路徑110、控制電路120、記憶體陣列150及字線驅動器電路140之各者中之各種電路。以下圖式中提供關於各種電路之細節且在以下段落中進行描述。熟習技術者將鑑於本文中之教示而明白，可在本發明實施例之範疇內對所展示之實施例作出諸多修改。 圖2係繪示根據本揭露之一例示性實施例之圖1之記憶體巨集100的一更詳細示意圖。為便於理解，使用相同於圖1之元件符號來標示圖2中之相同元件。在圖2之右上側，記憶體陣列150包含僅出於繪示性目的而描繪之複數個位元單元1502至1508。如上文所提及，整個記憶體陣列150依高於第二電壓VDD之第一電壓VDDM操作以減小讀取/寫入操作期間之錯誤發生率。此外，記憶體陣列150之供應電源電壓之減小可引起記憶體陣列150更易受軟性錯誤率效應的影響。軟性錯誤率係各位元單元在存在環境雜訊(諸如阿伐(α)粒子)時維持一資料狀態之能力之一量測。阿伐粒子係通見於環境中之輻射能之一形式。阿伐粒子係非常擅長穿透環境中之諸多物件的非常高能量粒子。 在圖2之左下側，控制電路120包括：一位址鎖存器1202、一字線行解碼器1204、一脈衝產生器1206、一讀取/寫入控制1208及一追蹤路徑1210。控制電路120之控制輸入可包含(例如)位址、讀取/寫入啟用及晶片選擇啟用。位址鎖存器1202、字線行解碼器1204、讀取/寫入控制1208及脈衝產生器1206依第一電壓VDDM操作。追蹤路徑1210依第一電壓VDDM及第二電壓VDD兩者操作。輸入位準移位器(圖2中未展示)經定位於鎖存控制輸入之位址鎖存器1202前面，且將該等控制輸入自記憶體巨集100外部之一周邊電壓(例如第二電壓VDD)轉移至第一電壓VDDM。因而，記憶體陣列150之存取時間不受影響。比較而言，在現有介面位準移位器雙軌記憶體供應電源方案中，字線位準移位器經定位於位址鎖存器後面，記憶體存取時間歸因於位準移位器延遲而受到不利影響。 字線行解碼器1204用作記憶體陣列150之一特定行之一介面。脈衝產生器1206產生具有一脈衝寬度之一脈衝。該脈衝之寬度經選擇使得記憶體陣列150中之一特定位元單元之電壓位準在一時間段內被減小，該時間段足以使資料值被寫入至該位元單元，但仍足夠短以避免該行中之其他位元單元變得不穩定。 圖3係繪示根據本揭露之一例示性實施例之控制電路120之一部分的一示意圖。如圖3中所展示，追蹤路徑1210包含一追蹤陣列1212、一p通道金屬氧化物半導體場效電晶體(下文中稱為「PMOS」裝置) 1214及一NMOS裝置1216。藉由使用依第一電壓VDDM操作之一反相器1218，追蹤路徑1210之一反相輸出經耦合至記憶體陣列150之位元單元以允許回應於脈衝產生器1206之一輸出寬度而減小特定位元單元之一電壓位準。因而，類似於記憶體陣列150，脈衝產生器1206、追蹤陣列1212及PMOS裝置1214經組態以依第一電壓VDDM操作。NMOS 1216用作耦合於追蹤陣列1212與記憶體陣列150中之位元單元之間的一傳輸閘極。NMOS 1216之一閘極經耦合至第二電壓VDD。雖然第二電壓VDD低於第一電壓VDDM，但仍可接通NMOS以允許信號通過。 返回參考圖2，在左上側，字線驅動器電路140包含兩個字線驅動器1402及1404。在圖2之右下側，資料路徑110包含一對資料路徑。左資料路徑包含耦合至一寫入資料路徑及一讀取資料路徑之一位元線預充電器1102。左資料路徑之寫入資料路徑包含一寫入行多工器1106、一寫入驅動器1108及一輸入資料鎖存器1110。左資料路徑之讀取資料路徑包含一讀取行多工器1112、一感測放大器1114及一輸出驅動器1116。類似地，右資料路徑包含耦合至一寫入資料路徑及一讀取資料路徑之一位元線預充電器1104。右資料路徑之寫入資料路徑包含一寫入行多工器1118、一寫入驅動器1120及一輸入資料鎖存器1122。右資料路徑之讀取資料路徑包含一讀取行多工器1124、一感測放大器1126及一輸出驅動器1128。 寫入驅動器1108用於驅動由輸入資料鎖存器1110鎖存之輸入資料(其在一寫入操作期間自一CPU或另一處理器接收)，其中該輸入資料可為互補資料。該輸入資料要求被寫入至由控制電路120識別之記憶體陣列150之一特定位元單元中。回應於控制電路120之字線行解碼器1204之解碼結果，寫入驅動器1108之輸出信號選擇性地通過對應寫入行多工器1106。經由位元線預充電器1102來對寫入驅動器1108之輸出信號預充電。 位元線預充電器1102及輸入資料鎖存器1110經組態以依第二電壓VDD操作，而寫入驅動器1108經組態以依第一電壓VDDM及第二電壓VDD兩者操作。請參考圖4。圖4係繪示根據本揭露之一實施例之寫入驅動器1108的一示意圖。寫入驅動器1108包含一寫入驅動器前級1130及一寫入驅動器後級1132。寫入驅動器前級1130包含經組態以依第一電壓VDDM操作之兩個反相器1134及1136。寫入驅動器前級1130經由一位準移位器(圖4中未展示)自輸入資料鎖存器1110接收寫入資料。由於輸入資料鎖存器1110及寫入驅動器前級1130在不同電壓域中操作，因此該位準移位器將該寫入資料自第二電壓VDD域轉移至第一電壓VDDM域。 寫入驅動器後級1132包含交叉耦合之PMOS裝置1138至1114及NMOS裝置1146及1148。根據混合雙軌記憶體供應電源方案，寫入驅動器後級1132經組態以依第二電壓VDD操作以消除被引入之任何DC電流。 返回參考圖2，左資料路徑之讀取資料路徑包含一讀取行多工器1112、一感測放大器1114及一輸出驅動器1116。在一讀取操作期間，一電壓差橫跨對應位元線而形成且透過對應讀取行多工器1112來傳至感測放大器1114。當取得一足夠電壓差時，接通感測放大器1114。讀取行多工器1112、感測放大器1114及輸出驅動器1116經組態以依第二電壓VDD操作，使得可在讀取資料路徑之一介面處省略位準移位器。資料路徑110之右資料路徑實質上相同於左資料路徑，且為簡潔起見，此處省略細節。 圖5係繪示混合雙軌記憶體供應電源方案及既有雙軌記憶體供應電源方案在一讀取操作期間之波形的一時序圖。如圖5中所展示，在一讀取操作期間相對於三個不同方案(即，本揭露之混合雙軌記憶體供應電源方案、介面位準移位器雙軌記憶體供應電源方案及真雙軌記憶體供應電源方案)之信號經繪示以促進時序之比較。一最上時脈信號CK用作三個不同供應電源方案之一參考時序指標。各供應電源方案具有由一感測放大器感測之一字線信號WL、一位元線信號BL及其互補信號BLB及一信號Q。 如上文所提及，純粹採用介面位準移位器雙軌記憶體供應電源方案之記憶體巨集具有在相同於記憶體陣列電壓域之一電壓域(例如第一電壓VDDM)中操作之一控制電路及讀取資料路徑；而採用真雙軌記憶體供應電源方案之記憶體巨集具有在低於記憶體陣列之操作電壓域(例如第一電壓VDDM)的一電壓域(例如第二電壓VDD)中操作之一控制電路及一讀取資料路徑。至於本揭露之混合雙軌記憶體供應電源方案，控制電路120依第一電壓VDDM及第二電壓VDD兩者操作，且讀取資料路徑依第二電壓VDD操作。 自圖5可見，在時間T1處確證時脈信號CK之後，介面位準移位器雙軌記憶體供應電源方案在時間T2處具有字線信號WL之一最快上升時序。歸因於控制電路部分依第二電壓VDD操作(此或多或少影響字線信號WL之上升速度)的事實，混合雙軌記憶體供應電源方案之字線信號WL在時間T3處之上升時序略微落後於介面位準移位器雙軌記憶體供應電源方案。介面位準移位器雙軌記憶體供應電源方案及混合雙軌記憶體供應電源方案兩者之字線信號WL由依第一電壓VDDM操作之字線驅動器上拉至第一電壓VDDM；而在真雙軌記憶體供應電源方案中，字線信號WL上升，直至因為字線驅動器經組態以依第二電壓VDD操作而取得第二電壓VDD。因此，真雙軌記憶體供應電源方案之字線信號WL在時間T4處之上升時序大幅落後於介面位準移位器雙軌記憶體供應電源方案及混合雙軌記憶體供應電源方案，如時序圖中所展示。字線信號WL之一寬度亦比其他兩個供應電源方案之寬度長很多以為使位元線信號BL或其互補信號BLB放電預留一較長時間。 關於介面位準移位器雙軌記憶體供應電源方案，位元線信號BL及其互補信號BLB事先經預充電至第一電壓VDDM；而在混合雙軌記憶體供應電源方案及真雙軌記憶體供應電源方案中，位元線信號BL及其互補信號BLB事先經預充電至第二電壓VDD。當字線WL在讀取操作開始之後上升時，位元線信號BL及其互補信號BLB之一者被略微放電，且如時序圖中可見，位元線信號BL及其互補信號BLB上之電壓開始分開。在位元線信號BL與其互補信號BLB之間形成一差動位元線電壓；此差動電壓接著可由耦合至位元線對之一感測放大器感測及放大(如先前段落中所提及)，且接著自記憶體陣列輸出來自該感測放大器之一讀取資料。 在介面位準移位器雙軌記憶體供應電源方案中，由感測放大器在時間T5處成功感測到差動位元線電壓。混合雙軌記憶體供應電源方案之感測在時間T6處被完成且略微落後於介面位準移位器雙軌記憶體供應電源方案；而真雙軌記憶體供應電源方案之感測在時間T7處被完成，其比介面位準移位器雙軌記憶體供應電源方案及混合雙軌記憶體供應電源方案之感測速度慢很多。自時序圖可見，混合雙軌記憶體供應電源方案之感測速度大致介於介面位準移位器雙軌記憶體供應電源方案之感測速度與真雙軌記憶體供應電源方案之感測速度之間。具體而言，混合雙軌記憶體供應電源方案之感測速度效能相對更接近於介面位準移位器雙軌記憶體供應電源方案。 當周邊電壓(即，第二電壓VDD)保持削減時，記憶體陣列電壓(即，第一電壓VDDM)與周邊電壓之間的差距拉大。此一差距可導致一讀取操作期間之不正確功能性，諸如讀取/寫入干擾。鑑於該問題，已發展各種輔助機制來試圖在對個別記憶體單元執行寫入及讀取操作時幫助該等單元正確地操作。在一些實施例中，用於實施一抑制字線電壓之技術可包含於記憶體巨集100中。圖6係概念性地繪示根據本揭露之一例示性實施例之一記憶體巨集600之具有一抑制字線電壓之一混合雙軌記憶體供應電源方案的一方塊圖。除一字線驅動器電路640之外，記憶體巨集600相同於記憶體巨集100。在字線驅動器電路640中，一字線抑制控制電路6406、一字線抑制電路6408及字線抑制電路6410用於將由字線驅動器1402及1404驅動之一字線電壓自第一電壓VDDM調整至低於第一電壓VDDM之一抑制電壓位準。在一些實施例中，該抑制電壓低於第一電壓VDDM且高於第二電壓VDD。 圖7係繪示根據本揭露之一實施例之字線抑制電路的一示意圖。如圖7中可見，字線抑制電路6408係一PMOS裝置，其具有耦合至字線抑制控制電路6406之一閘極端子及耦合至字線之一源極端子。在一些實施例中，可藉由一NMOS裝置來實施字線抑制電路6408。圖8係繪示具有一抑制字線電壓之混合雙軌記憶體供應電源方案在一讀取操作期間之波形的一時序圖。 圖9係繪示混合供應電源方案及既有供應電源方案相對於藉由第二電壓VDD之不同組態之速度效能及電力消耗之量測曲線的一圖式。參考圖9，x軸表示與介面位準移位器雙軌記憶體方案之一量化比較結果；且y軸表示第二電壓VDD。圖9之一上曲線D係關於真雙軌記憶體供應電源方案之一讀取延時。如圖中可見，當第二電壓VDD等於第一電壓VDDM時，真雙軌記憶體供應電源方案之一讀取延時實質上相同於介面位準移位器雙軌記憶體供應電源方案。然而，當第二電壓VDD達到0.8 VDDM時，真雙軌記憶體供應電源方案之一讀取延時被增加至介面位準移位器雙軌記憶體供應電源方案之一讀取延時之約180%。 請注意，一般技術者應明白，歸因於諸如IR壓降、熱效應或程序變動之一些非理想因數，第一電壓VDDM及/或第二電壓VDD可存在變動。實際上，第一電壓VDDM及第二電壓VDD之各者可為具有一變動範圍(例如±10%)之一實質電壓值。然而，此並非為本揭露之一限制。 在上曲線D下方，自上而下，圖9之曲線A係關於混合雙軌記憶體供應電源方案之一讀取延時；曲線B係關於混合雙軌記憶體供應電源方案之一備用電源；曲線C係關於混合雙軌記憶體供應電源方案之一主動電源；曲線F係關於真雙軌記憶體供應電源方案之一主動電源；及曲線E係關於真雙軌記憶體供應電源方案之一備用電源。自該等量測曲線可見，與真雙軌記憶體供應電源方案相比，混合雙軌記憶體供應電源方案在速度及電力消耗方面具有一更佳效能。 在一些實施例中，混合雙軌記憶體供應電源方案可被有益地應用於各種記憶體配置及類型，諸如一單埠SRAM、一二埠SRAM、一雙埠SRAM及一多埠SRAM。記憶體巨集之記憶體陣列中之位元單元可為8-T (8個電晶體)位元單元。然而，熟習技術者將鑑於本文中之教示而明白，可在本發明實施例之範疇內對所展示之實施例作出諸多修改。 圖10至圖12係分別繪示根據本揭露之不同實施例之記憶體巨集1000_1至1000_3的更詳細示意圖。特定而言，為加強理解，描繪不同電力域(例如第一電壓VDDM及第二電壓VDD)之間的位準移位。請注意，各實施例中所展示之內建自我測試(BIST)多工器僅供繪示且可被省略。簡言之，可呈現不具有BIST多工器之實施例。圖10至12之實施例中所展示之第一電壓VDDM及第二電壓VDD之電力域分配彼此不同，且細節係描述如下。為便於理解，在本揭露中，使用相同元件符號來標示相同元件。 圖10中揭露一記憶體巨集1000_1。記憶體巨集1000_1包含字線驅動器電路140及記憶體陣列150，如已參考與記憶體巨集100相關之圖2所描述及繪示。如上文所提及，字線驅動器電路140及整個記憶體陣列150依高於第二電壓VDD之第一電壓VDDM操作以減小讀取/寫入操作期間之錯誤發生率。記憶體巨集1000_1進一步包含一控制電路1020_1及資料路徑1010_1。此外，資料路徑1010_1中提供位準移位器1002_1、1004_1及BIST多工器1006_1、1008_1。 如圖10之左下側可見，控制電路1020_1包含位址鎖存器1202、字線行解碼器1204、脈衝產生器1206、讀取/寫入控制1208及追蹤路徑1210，如已參考與記憶體巨集100相關之圖2所描述及繪示。如先前所討論，位址鎖存器1202、字線行解碼器1204、讀取/寫入控制1208及脈衝產生器1206依第一電壓VDDM操作。此外，追蹤路徑1210依第一電壓VDDM及第二電壓VDD兩者操作。如圖10中所繪示，控制電路1020_1進一步包含位準移位器902_1、904_1及BIST多工器906_1及908_1。位準移位器902_1及904_1經定位於位址鎖存器1202及脈衝產生器1206之上游處以將控制信號自記憶體巨集1000_1外部之周邊電壓(即，第二電壓VDD)轉移至第一電壓VDDM。 在資料路徑1010_1中，位準移位器1002_1及1004_1分別經定位於輸入資料鎖存器1110'及輸入資料鎖存器1122'之上游處。因而，輸入資料鎖存器1110'及輸入資料鎖存器1122'經組態以依第一電壓VDDM操作，此不同於記憶體巨集100之輸入資料鎖存器1110及輸入資料鎖存器1122。BIST多工器906_1及908_1經定位於位準移位器902_1及904_1之上游處；且BIST多工器1006_1及1008_1經定位於位準移位器1002_1及1004_1之上游處。因此，BIST多工器906_1、908_1、1006_1及1008_1依第二電壓VDD操作。 在一些實施例中，BIST多工器可經放置於位準移位器之下游處。圖11中展示具有此一組態之一實施例。如圖11中所繪示，一記憶體巨集1000_2包含：BIST多工器906_2及908_2，其等分別經定位於位準移位器902_2及904_2之下游處；及BIST多工器1006_2及1008_2，其等分別經定位於位準移位器1002_2及1004_2之下游處。在此實施例中，BIST多工器906_2、908_2、1006_2及1008_2依第一電壓VDDM操作。 在一些實施例中，位準移位器可替代地經放置於資料或位址鎖存器後面以進一步減少電力消耗。圖12中展示具有此一組態之一實施例。如圖12中所展示，一記憶體巨集1000_3包含定位於一位址鎖存器1202'與字線行解碼器1204之間的一位準移位器904_3。與依第一電壓VDDM操作之位址鎖存器1202相比，位址鎖存器1202'經組態以依第二電壓VDD操作，且因此可進一步減少位址鎖存器1202'之電力消耗。此外，記憶體巨集1000_3進一步包含：一位準移位器1002_3，其經定位於輸入資料鎖存器1110後面及寫入驅動器1108前面；及一位準移位器1004_3，其經定位於輸入資料鎖存器1122後面及寫入驅動器1120前面。因而，輸入資料鎖存器1110及輸入資料鎖存器1122經組態以依第二電壓VDD操作，此不同於記憶體巨集1000_1及1000_2之輸入資料鎖存器1110'及輸入資料鎖存器1122'。 本揭露之一些實施例提供一種雙軌記憶體，其可依一第一電壓及一第二電壓操作。該雙軌記憶體包含：一記憶體陣列，其依該第一電壓操作；一字線驅動器電路，其經組態以將該記憶體陣列之一字線驅動至該第一電壓；一資料路徑，其經組態以傳輸一輸入資料信號或一輸出資料信號，其中該資料路徑包含用於將該輸入資料信號自該第二電壓轉移至該第一電壓之一第一位準移位器；及一控制電路，其經組態以對該記憶體陣列、該字線驅動器電路及該資料路徑提供控制信號，其中該控制電路包含用於將一輸入控制信號自該第二電壓轉移至該第一電壓之一第二位準移位器；其中該資料路徑及該控制電路經組態以依該第一電壓及該第二電壓兩者操作，且該第一電壓高於該第二電壓。 本揭露之一些實施例提供一種記憶體巨集。該記憶體巨集包含：複數個記憶體陣列，其等經組態以依一第一電壓操作；一讀取路徑，其經組態以依一第二電壓操作；一寫入路徑，其經組態以依該第一電壓及該第二電壓兩者操作，其中該寫入路徑包含用於將一電力域自該第二電壓轉換至該第一電壓之一第一位準移位器；一字線驅動器電路，其經組態以將該等記憶體陣列之複數個字線驅動至該第一電壓；及一控制電路，其經組態以對該等記憶體陣列、該讀取路徑、該寫入路徑及該字線驅動器電路提供控制信號，其中該控制電路包含用於將一電力域自該第二電壓轉換至該第一電壓之一第二位準移位器；其中該讀取路徑經組態以依該第二電壓操作，該寫入路徑及該控制電路經組態以依該第一電壓及該第二電壓兩者操作。 本揭露之一些實施例提供一種用於將一雙軌記憶體組態成依一第一電壓及一第二電壓操作之混合供應電源方法，其中該雙軌記憶體之一記憶體陣列可依該第一電壓操作。該方法包含：將該記憶體陣列之一字線驅動至該第一電壓；藉由將一輸入資料信號自該第二電壓轉移至該第一電壓來傳輸該輸入資料信號或一輸出資料信號；及藉由將一輸入控制信號自該第二電壓轉移至該第一電壓來對該記憶體陣列提供控制信號。 上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為用於設計或修改用於實施相同目的及/或達到本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應意識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、置換及變更。
100 記憶體巨集 110 資料路徑 120 控制電路 130 記憶體子陣列 140 字線驅動器電路 150 記憶體陣列 600 記憶體巨集 640 字線驅動器電路 902_1 位準移位器 902_2 位準移位器 904_1 位準移位器 904_2 位準移位器 904_3 位準移位器 906_1 內建自我測試(BIST)多工器 906_2 BIST多工器 908_1 BIST多工器 908_2 BIST多工器 1000_1 記憶體巨集 1000_2 記憶體巨集 1000_3 記憶體巨集 1002_1 位準移位器 1002_2 位準移位器 1002_3 位準移位器 1004_1 位準移位器 1004_2 位準移位器 1004_3 位準移位器 1006_1 BIST多工器 1006_2 BIST多工器 1008_1 BIST多工器 1008_2 BIST多工器 1010_1 資料路徑 1020_1 控制電路 1102 位元線預充電器 1104 位元線預充電器 1106 寫入行多工器 1108 寫入驅動器 1110 輸入資料鎖存器 1110' 輸入資料鎖存器 1112 讀取行多工器 1114 寫入驅動器 1116 輸出驅動器 1118 寫入行多工器 1120 寫入驅動器 1122 輸入資料鎖存器 1122' 輸入資料鎖存器 1124 讀取行多工器 1126 感測放大器 1128 輸出驅動器 1130 寫入驅動器前級 1132 寫入驅動器後級 1134 反相器 1136 反相器 1138 p通道金屬氧化物半導體(PMOS)裝置 1140 PMOS裝置 1142 PMOS裝置 1144 PMOS裝置 1146 n通道金屬氧化物半導體(NMOS)裝置 1148 NMOS裝置 1202 位址鎖存器 1202' 位址鎖存器 1204 字線行解碼器 1206 脈衝產生器 1208 讀取/寫入控制 1210 追蹤路徑 1212 追蹤陣列 1214 p通道金屬氧化物半導體場效電晶體/PMOS裝置 1216 NMOS裝置 1218 反相器 1402 字線驅動器 1404 字線驅動器 1502 位元單元 1504 位元單元 1506 位元單元 1508 位元單元 6406 字線抑制控制電路 6408 字線抑制電路 6410 字線抑制電路 BL 位元線信號 BLB 位元線信號之互補信號 CK 時脈信號 Q 信號 VDD 第二電壓 VDDM 第一電壓 WL 字線信號
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據工業上之標準做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。 圖1係概念性地繪示根據本揭露之一例示性實施例之一記憶體巨集之一混合雙軌記憶體供應電源方案的一方塊圖； 圖2係繪示根據本揭露之一例示性實施例之圖1之記憶體巨集的一更詳細示意圖； 圖3係繪示根據本揭露之一例示性實施例之一控制電路之一部分的一示意圖； 圖4係繪示根據本揭露之一實施例之一寫入驅動器的一示意圖； 圖5係繪示混合雙軌記憶體供應電源方案及既有雙軌記憶體供應電源方案在一讀取操作期間之波形的一時序圖； 圖6係概念性地繪示根據本揭露之一例示性實施例之一記憶體巨集之具有一抑制字線電壓之一混合雙軌記憶體供應電源方案的一方塊圖； 圖7係繪示根據本揭露之一實施例之字線抑制電路的一示意圖； 圖8係繪示具有一抑制字線電壓之混合雙軌記憶體供應電源方案在一讀取操作期間之波形的一時序圖； 圖9係繪示混合供應電源方案及既有供應電源方案相對於藉由第二電壓之不同組態之速度效能及電力消耗之量測曲線的一圖式； 圖10係繪示根據本揭露之一實施例之一記憶體巨集的一更詳細示意圖； 圖11係繪示根據本揭露之一實施例之一記憶體巨集的一更詳細示意圖；及 圖12係繪示根據本揭露之一實施例之一記憶體巨集的一更詳細示意圖。