KR101991167B1

KR101991167B1 - 듀얼 레일 메모리, 메모리 매크로 및 관련 하이브리드 전원 공급 방법

Info

Publication number: KR101991167B1
Application number: KR1020170036025A
Authority: KR
Inventors: 치팅 쳉; 양슈 린
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2016-12-15
Filing date: 2017-03-22
Publication date: 2019-06-19
Also published as: TW201824281A; DE102016125404A1; CN108231098A; CN108231098B; TWI635494B; KR20180069656A

Abstract

제1 전압 및 제2 전압에서 동작가능한 듀얼 레일 메모리가 개시된다. 듀얼 레일 메모리는, 제1 전압에서 동작하는 메모리 어레이; 메모리 어레이의 워드 라인을 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로; 입력 데이터 신호 또는 출력 데이터 신호를 전송하도록 구성되고 제2 전압으로부터 제1 전압으로 입력 데이터 신호를 전송하기 위한 제1 레벨 시프터를 포함하는 데이터 경로; 및 메모리 어레이, 워드 라인 드라이버 회로 및 데이터 경로에 제어 신호를 제공하도록 구성되고 제2 전압으로부터 제1 전압으로 입력 제어 신호를 전송하기 위한 제2 레벨 시프터를 포함하는 제어 회로를 포함하고, 데이터 경로 및 제어 회로는 제1 전압과 제2 전압 둘 다에서 동작하도록 구성되고, 제1 전압은 제2 전압보다 높다. 관련된 메모리 매크로 및 방법도 또한 개시된다.

Description

듀얼 레일 메모리, 메모리 매크로 및 관련 하이브리드 전원 공급 방법{DUAL RAIL MEMORY, MEMORY MACRO AND ASSOCIATED HYBRID POWER SUPPLY METHOD}

관련 출원에 대한 상호 참조

본 출원은 전체가 여기에 참조로서 포함된 2015년 9월 18일 출원된 미국 가출원 번호 제62/220,546호에 대하여 우선권을 주장하는 2015년 10월 27일에 출원된 미국 출원 제14/924,069호의 부분적 계속 출원이다.

메모리 디바이스는 누설 전력(leakage power)으로 알려진 현상을 겪는다. 누설 전력은 통상적으로 메모리가 전원이 켜질 때마다 주변장치 및 코어 메모리 어레이에서의 로직에 의해 소모된다(dissipated). 기술이 디바이스 특징부를 서브나노미터(sub-nanometer) 형상치수 이하로 계속해서 축소시킴에 따라, 메모리 디바이스에서의 누설 전력 소모는 증가한다. 이 누설 전력은 메모리의 총 전력 소모의 상당한 요인이 되고 있다.

누설 전력을 감소시키기 위한 한 가지 방식은, 메모리 디바이스에 대한 전원 공급 전압을 감소시키는 것이다. 그러나, 메모리에서의 비트 셀의 전압 레벨은 보유(retention)를 위한 최소 전압 사양으로 유지될 필요가 있는 반면, 메모리 디바이스의 주변장치 구역은 지정된 전압 이하에서 동작할 수 있다. 그 결과, 누설 전력을 감소시키기 위한 노력으로, 메모리의 코어 및 주변장치가 상이한 전압으로 상이한 전원 공급장치를 이용해 동작하는, 듀얼 레일(dual rail) 메모리 전원 공급장치가 개발되었다. 듀얼 레일 메모리 전원 공급장치를 갖는 메모리는, 하나의 회로 그룹에 대한 고전압 도메인(예를 들어, VDDM)을 또다른 회로 그룹에 대한 저전압 도메인(예를 들어, VDD)으로부터 격리하도록 레벨 시프터(level shifter)를 사용하고, 레벨 시프터에 의해 신호 전압을 적절한 도메인으로 전환한다.

제1 전압 및 제2 전압에서 동작가능한 듀얼 레일 메모리로서, 듀얼 레일 메모리는, 제1 전압에서 동작하는 메모리 어레이; 메모리 어레이의 워드 라인을 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로; 입력 데이터 신호 또는 출력 데이터 신호를 전송하도록 구성된 데이터 경로; 및 메모리 어레이, 워드 라인 드라이버 회로 및 데이터 경로에 제어 신호를 발생시키도록 구성된 제어 회로들을 포함하고, 데이터 경로 및 제어 회로는 제1 전압과 제2 전압 둘 다에서 동작하도록 구성된다. 관련된 메모리 매크로 및 방법도 또한 개시된다.

본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 매크로(memory macro)에 대한 하이브리드(hybrid) 듀얼 레일 메모리 전원 공급 방식을 개념적으로 예시한 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따른 도 1의 메모리 매크로를 예시한 보다 상세한 개략도이다.
도 3은 본 개시의 예시적인 실시예에 따른 제어 회로의 일부를 예시한 개략도이다.
도 4는 본 개시의 실시예에 따른 기록 드라이버를 예시한 개략도이다.
도 5는 판독 동작 동안 하이브리드 듀얼 레일 메모리 전원 공급 방식 및 기존의 듀얼 레일 메모리 전원 공급 방식의 파형들을 예시한 타이밍 도이다.
도 6은 본 개시의 예시적인 실시예에 따라 메모리 매크로에 대한 억제된 워드 라인 전압을 이용하는 하이브리드 듀얼 레일 메모리 전원 공급 방식을 개념적으로 예시한 블록도이다.
도 7은 본 개시의 실시예에 따른 워드 라인 억제 회로를 예시한 회로도이다.
도 8은 판독 동작 동안 억제된 워드 라인 전압을 이용하는 하이브리드 듀얼 레일 메모리 전원 공급 방식의 파형을 예시한 타이밍 도이다.
도 9는 제2 전압의 상이한 구성들에 의해 속도 및 전력 소비의 성능에 관련하여 하이브리드 전원 공급 방식 및 기존의 전원 공급 방식의 측정된 곡선들을 예시한 도면이다.
도 10은 본 개시의 실시예에 따른 메모리 매크로를 예시한 보다 상세한 개략도이다.
도 11은 본 개시의 실시예에 따른 메모리 매크로를 예시한 보다 상세한 개략도이다.
도 12는 본 개시의 실시예에 따른 메모리 매크로를 예시한 보다 상세한 개략도이다.

다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.

또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.

본 개시의 넓은 범위를 제시하는 수치 범위 및 파라미터는 근사치이지만, 구체적 예에서 제시되는 수치 값은 가능한 정확하게 보고된다. 그러나, 어떠한 수치 값이든, 각자의 테스트 측정에서 발견되는 표준 편차로부터 반드시 생기는 특정 오차를 본질적으로 포함한다. 또한, 여기에서 사용될 때, 용어 "약(about)"은 일반적으로, 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 내를 의미한다. 대안으로서, 용어 "약"은, 당해 기술 분야에서의 통상의 지식을 가진 자에 의해 고려될 때, 그 수단의 수락가능한 표준 오차 내를 의미한다. 동작/작업 예 외에 또는 달리 명시적으로 지정되지 않는 한, 여기에 개시된 재료의 양, 시간의 지속기간, 온도, 동작 조건, 양의 비율, 및 기타와 같은 모든 수치 범위, 양, 값 또는 퍼센티지는 모든 경우에 용어 "약"에 의해 수정되는 것으로 이해되어야 한다. 따라서, 반대로 나타내지 않는 한, 본 개시 및 첨부된 청구항에 제시된 수치 파라미터는 원하는 바에 따라 달라질 수 있는 근사치이다. 적어도, 각각의 수치 파라미터는 적어도 보고된 유효 숫자의 수를 고려하여 그리고 통상의 반올림 기술을 적용함으로써 해석되어야 한다. 범위는, 여기에서 하나의 종점 내지 또다른 종점으로 또는 2개의 종점 사이로 표현될 수 있다. 여기에 개시된 모든 범위는, 달리 명시되지 않는 한, 종점을 포함한다.

본 발명의 실시예는 메모리에 대한 예시적인 하이브리드(hybrid) 듀얼 레일 메모리 전원 공급 방식에 관련하여 여기에 기재될 것이다. 그러나, 본 발명은 여기에 예시적으로 도시되고 기재된 특정 회로 및 시스템에 한정되지 않는다는 것을 알아야 할 것이다. 오히려, 본 발명의 실시예는, 메모리가 내장형인지 아님 단독형인지 관계없이, 고밀도 메모리에서 하이브리드 듀얼 레일 메모리 전원 공급 방식의 특징들을 유리하게 통합하기 위한 기술에 광범위하게 관련된다. 이 방식에서, 본 발명의 실시예는, 예를 들어 RAM(random access memory), SRAM(static random access memory), ROM(read-only memory), CAM(content addressable memory), 플래시 메모리, 레지스터 파일 등과 같은 다양한 메모리 구성 및 타입에 유리하게 사용될 수 있는 하이브리드 듀얼 레일 메모리 전원 공급 방식을 제공한다. 더욱이, 여기에서의 교시를 고려해볼 때, 도시된 실시예에 본 발명의 범위 내에서 다수의 수정이 이루어질 수 있다는 것이 당해 기술 분야에서의 숙련자에게 명백하게 될 것이다. 즉, 여기에 기재된 특정 실시예에 관련하여 어떠한 한정도 의도되거나 추론되어서도 안 된다.

도 1은 본 개시의 예시적인 실시예에 따른 메모리 매크로(memory macro)(100)에 대한 하이브리드 듀얼 레일 메모리 전원 공급 방식을 개념적으로 예시한 블록도이다. 메모리 매크로(100)는 SRAM일 수 있고, 컴퓨터 또는 다른 전자 시스템에 위치될 수 있다. 도 1을 참조하면, 메모리 매크로(100)는, 각자의 로직 상태들, 즉 로직 하이(high)(논리 "1") 또는 로직 로우(low)(논리 "0")를 저장하도록 구성된 메모리 비트 셀들의, 통상적으로 2차원인 복수의 메모리 어레이들(150)을 포함한다. 메모리 비트 셀들은 종종 하나 이상의 평행 컬럼들(columns)(130)(각각 1차원 서브어레이(130))로 배열된다.

예시적인 실시예에서, 메모리 매크로(100)는 대칭 구조를 갖는다. 예를 들어, 메모리 매크로(100)의 좌측은 메모리 매크로(100)의 우측과 유사한 구성요소들을 갖는다. 메모리 매크로(100)의 좌측과 우측 둘 다에 배치된 복수의 메모리 서브어레이들(130)이 도 1에 도시된다. 2개의 데이터 경로(110)도 또한 대칭 방식으로, 즉 좌측에 하나 그리고 우측에 하나 배치된다.

데이터 경로(110)는, 대응하는 메모리 서브어레이들(130)과 메모리 매크로(100) 외부의 회로들 사이에 데이터를 전달할 회로를 포함한다. 예를 들어, 일부 실시예에서, 데이터 경로(110)는, 기록 마스크 동작을 수행할 회로, 컬럼 리던던시(column redundancy)를 제어할 회로, 오류 정정 코드(ECC; error correction code)를 인코딩하고 디코딩할 회로, 글로벌 비트 라인에 대한 감지 증폭기 회로, 글로벌 비트 라인에 대한 기록 드라이버 회로 등을 포함한다. 그러나, 이는 본 개시의 한정이 아니다.

2개의 대칭 메모리 어레이들(150) 사이에 위치된 워드 라인 드라이버 회로(140)는 메모리 어레이들(150)의 워드 라인을 지정된 전압 레벨의 워드 라인 구동 전압으로 구동하기 위해 이용된다. 제어 회로(120)는 좌측 및 우측 메모리 어레이들(150)의 데이터 경로(110) 및 복수의 서브어레이들(130)에 대한 제어 신호들을 제공한다. 일부 실시예에서, 제어 회로(120)는 메모리 어레이(150)의 비트 셀들을 감지하는데 사용되는 감지 증폭기에 대한 제어 및 타이밍 신호를 발생시킨다. 제어 회로(120)는 또한, 메모리 셀들의 뱅크들을 선택할 회로, 워드 라인을 디코딩할 회로 및 워드 라인 드라이버 등을 포함한다.

이 실시예에서, 제1 전압, 즉 VDDM을 갖는 제1 전원 공급이 채용되고, 제1 전압(VDDM)보다 낮은 제2 전압, 즉 VDD를 갖는 제2 전원 공급이 채용된다. 제1 전압(VDDM) 및 제2 전압(VDD)의 전력 도메인 할당이 도 1에 예시되어 있다. 메모리 어레이(150) 및 워드 라인 드라이버 회로(140)는 실질적으로 제1 전압(VDDM)에서 동작하는 반면, 데이터 경로(110) 및 제어 회로(120)는 제1 전압(VDDM)과 제2 전압(VDD) 둘 다에서 동작하도록 구성되도록, 메모리 매크로(100)가 구조화된다. 구체적으로, 데이터 경로(110)의 일부와 제어 회로(120)의 일부는 제1 전압(VDDM)에서 동작하도록 구성되고, 데이터 경로(110)의 나머지 부분과 제어 회로(120)의 나머지 부분은 더 낮은 제2 전압(VDD)에서 동작하도록 구성된다.

도 1의 하이브리드 듀얼 레일 메모리 전원 공급 방식은, 특히 기존의 인터페이스 레벨 시프터 듀얼 레일 메모리 및 트루(true) 듀얼 레일 메모리 전원 공급 방식에 비교하여, 속도와 전력 소비 둘 다에 대해 균형잡힌 성능이 달성될 수 있다는 점에서 이점을 갖는다. 듀얼 레일 메모리 매크로는, 전체 메모리 매크로가 메모리 매크로 외부의 제2 전압 도메인보다 더 높은 전원 공급의 제1 전압 도메인에서 동작할 때에 인터페이스 레벨 시프터 듀얼 레일 메모리라 불리며, 레벨 시프터는 메모리 매크로의 핀 경계에 배치된다. 트루 듀얼 레일 메모리 전원 공급 방식에 대하여, 메모리 매크로의 메모리 어레이 및 워드 라인 드라이버의 일부만 제1 전압에서 동작하고, 메모리 매크로의 나머지 회로는 제1 전압보다 더 낮은 제2 전압의 또다른 도메인에서 동작한다.

단순화를 위해, 데이터 경로(110), 제어 회로(120), 메모리 어레이(150) 및 워드 라인 드라이버 회로(140) 각각의 다양한 회로는 블록도에 도시되지 않는다. 다양한 회로에 관한 세부사항은 다음 도면들에 제공되고 다음 문단들에서 설명된다. 여기에서의 교시를 고려해볼 때, 도시된 실시예에 본 발명의 범위 내에서 다수의 수정이 이루어질 수 있다는 것이 당해 기술 분야에서의 숙련자에게 명백하게 될 것이다.

도 2는 본 개시의 예시적인 실시예에 따른 도 1의 메모리 매크로(100)를 예시한 보다 상세한 개략도이다. 도 1에 관련하여, 도 2의 유사한 구성요소들은 이해를 쉽게 하기 위해 동일한 참조 번호로 나타나 있다. 도 2의 상단 우측에서, 메모리 어레이(150)는 오로지 설명을 위한 목적으로 도시되어 있는 복수의 비트 셀들(1502-1508)을 포함한다. 상기 언급된 바와 같이, 전체 메모리 어레이(150)는 판독/기록 동작 동안 오류 발생을 감소시키기 위해 제2 전압(VDD)보다 더 높은 제1 전압(VDDM)에서 동작한다. 또한, 메모리 어레이(150)의 전원 공급 전압의 감소는 메모리 어레이(150)를 소프트 오류율(soft error rate) 효과에 더 민감하게 할 수 있다. 소프트 오류율은, 알파(α) 입자와 같은 환경 잡음의 존재시 데이터 상태를 유지할 수 있는 각각의 비트 셀의 능력의 측정치이다. 알파 입자는 환경에서 일반적으로 발견되는 방사선 에너지의 형태이다. 알파 입자는, 환경에서 많은 물체들을 투과하는 것이 매우 가능한 매우 높은 에너지 입자들이다.

도 2의 하단 좌측에서, 제어 회로(120)는 어드레스 래치(1202), 워드 라인 컬럼 디코더(1204), 펄스 발생기(1206), 판독/기록 제어부(1208) 및 궤적 경로(tracking path)(1210)를 포함한다. 제어 회로(120)의 제어 입력은 예를 들어, 어드레스, 판독/기능 인에이블(enable) 및 칩 선택 인에이블을 포함할 수 있다. 어드레스 래치(1202), 워드 라인 컬럼 디코더(1204), 판독/기록 제어부(1208) 및 펄스 발생기(1206)는 제1 전압(VDDM)에서 동작한다. 궤적 경로(1210)는 제1 전압(VDDM)과 제2 전압(VDD) 둘 다에서 동작한다. 입력 레벨 시프터(도 2에 도시되지 않음)는 제어 입력을 래치하는 어드레스 래치(1202) 앞에 위치되고, 제어 입력을, 메모리 매크로(100) 외부의 주변장치 전압(예를 들어, 제2 전압(VDD))으로부터 제1 전압(VDDM)으로 전환한다. 그리하여, 메모리 어레이(150)의 액세스 시간은 영향받지 않는다. 그에 비해, 기존의 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식에서는, 워드 라인 레벨 시프터가 어드레스 래치 후에 위치되어 있고, 레벨 시프터 지연으로 인해 메모리 액세스 시간은 악영향을 받는다.

워드 라인 컬럼 디코더(1204)는 메모리 어레이(150)의 특정 컬럼에 대한 인터페이스로서 작용한다. 펄스 발생기(1206)는 펄스 폭을 갖는 펄스를 발생한다. 펄스의 폭은, 데이터 값이 그 비트 셀에 기록되기에 충분하면서 여전히 컬럼 내의 다른 비트 셀들이 불안정하게 되는 것을 피할 만큼 충분히 짧은 기간 동안 메모리 어레이(150)에서의 지정된 비트 셀의 전압 레벨이 감소되도록, 선택된다.

도 3은 본 개시의 예시적인 실시예에 따른 제어 회로(120)의 일부를 예시한 개략도이다. 도 3에 도시된 바와 같이, 궤적 경로(1210)는 궤적 어레이(1212), p 채널 금속-산화물-반도체 전계-효과 트랜지스터(이하, "PMOS" 디바이스라 불림)(1214) 및 NMOS 디바이스(1216)를 포함한다. 제1 전압(VDDM)에서 동작하는 인버터(1218)를 사용함으로써, 궤적 경로(1210)의 반전된 출력은, 지정된 비트 셀의 전압 레벨이 펄스 발생기(1206)의 출력 폭에 응답하여 감소될 수 있게 하도록, 메모리 어레이(150)의 비트 셀들에 연결된다. 그리하여, 메모리 어레이(150)와 마찬가지로, 펄스 발생기(1206), 궤적 어레이(1212), 및 PMOS 디바이스(1214)는 제1 전압(VDDM)에서 동작하도록 구성된다. NMOS(1216)는 메모리 어레이(150)의 비트 셀들과 궤적 어레이(1212) 사이에 연결된 전송 게이트로서 사용된다. NMOS(1216)의 게이트는 제2 전압(VDD)에 연결된다. 제2 전압(VDD)이 제1 전압(VDDM)보다 더 낮지만, NMOS는 여전히 신호가 통과할 수 있도록 턴온될 수 있다.

다시 도 2를 참조하면, 상단 좌측에서, 워드 라인 드라이버 회로(140)는 두 개의 워드 라인 드라이버(1402 및 1404)를 포함한다. 도 2의 하단 우측에서, 데이터 경로(110)는 한 쌍의 데이터 경로를 포함한다. 좌측 데이터 경로는, 기록 데이터 경로 및 판독 데이터 경로에 연결된 비트 라인 프리차저(pre-charger)(1102)를 포함한다. 좌측 데이터 경로의 기록 데이터 경로는 기록 컬럼 멀티플렉서(mux)(1106), 기록 드라이버(1108) 및 데이터 인 래치(data in latch)(1110)를 포함한다. 좌측 데이터 경로의 판독 데이터 경로는 판독 컬럼 멀티플렉서(1112), 감지 증폭기(1114) 및 출력 드라이버(1116)를 포함한다. 마찬가지로, 우측 데이터 경로는, 기록 데이터 경로 및 판독 데이터 경로에 연결된 비트 라인 프리차저(1104)를 포함한다. 우측 데이터 경로의 기록 데이터 경로는 기록 컬럼 멀티플렉서(1118), 기록 드라이버(1120) 및 데이터 인 래치(1122)를 포함한다. 우측 데이터 경로의 판독 데이터 경로는 판독 컬럼 멀티플렉서(1124), 감지 증폭기(1126) 및 출력 드라이버(1128)를 포함한다.

기록 드라이버(1108)는 기록 동작 동안 CPU 또는 또다른 프로세서로부터 수신된 데이터 인 래치(1110)에 의해 래치된 입력 데이터를 구동하도록 이용되며, 입력 데이터는 상보 데이터일 수 있다. 입력 데이터는 제어 회로(120)에 의해 식별되는 메모리 어레이(150)의 지정된 비트 셀로 기록될 필요가 있다. 기록 드라이버(1108)의 출력 신호는, 제어 회로(120)의 워드 라인 컬럼 디코더(1204)의 디코딩 결과에 응답하여, 대응하는 기록 컬럼 멀티플렉서(1106)를 선택적으로 통과한다. 기록 드라이버(1108)의 출력 신호는 비트 라인 프리차저(1102)를 통해 프리차지된다(pre-charged).

비트 라인 프리차저(1102) 및 데이터 인 래치(1110)는 제2 전압(VDD)에서 동작하도록 구성되는 반면, 기록 드라이버(1108)는 제1 전압(VDDM)과 제2 전압(VDD) 둘 다에서 동작하도록 구성된다. 도 4를 참조하자. 도 4는 본 개시의 실시예에 따른 기록 드라이버(1108)를 예시한 개략도이다. 기록 드라이버(1108)는 기록 드라이버 전단(pre-stage)(1130) 및 기록 드라이버 후단(post-stage)(1132)을 포함한다. 기록 드라이버 전단(1130)은, 둘 다 제1 전압(VDDM)에서 동작하도록 구성되는 인버터들(1134 및 1136)을 포함한다. 기록 드라이버 전단(1130)은 레벨 시프터(도 4에는 도시되지 않음)를 통해 데이터 인 래치(1110)로부터 기록 데이터를 수신한다. 데이터 인 래치(1110)와 기록 드라이버 전단(1130)은 상이한 전압 도메인에서 동작하므로, 레벨 시프터는 기록 데이터를 제2 전압(VDD) 도메인으로부터 제1 전압(VDDM) 도메인으로 전환한다.

기록 드라이버 후단(1132)은 교차 연결된 PMOS 디바이스(1138-1144) 및 NMOS 디바이스(1146 및 1148)를 포함한다. 하이브리드 듀얼 레일 메모리 전원 공급 방식에 따라, 기록 드라이버 후단(1132)은 도입되는 임의의 DC 전류를 제거하도록 제2 전압(VDD)에서 동작하도록 구성된다.

다시 도 2를 참조하면, 좌측 데이터 경로의 판독 데이터 경로는 판독 컬럼 멀티플렉서(1112), 감지 증폭기(1114) 및 출력 드라이버(1116)를 포함한다. 판독 동작 동안, 전압 차이는 대응하는 비트 라인들에 걸쳐 발전하며, 대응하는 판독 컬럼 멀티플렉서(1112)를 통해 감지 증폭기(1114)로 전달된다. 충분한 전압 차동에 이를 때, 감지 증폭기(1114)가 턴온된다. 판독 컬럼 멀티플렉서(1112), 감지 증폭기(1114) 및 출력 드라이버(1116)는 제2 전압(VDD)에서 동작하도록 구성될 수 있으며, 그리하여 레벨 시프터가 판독 데이터 경로의 인터페이스에서 생략될 수 있다. 데이터 경로(110)의 우측 데이터 경로는 좌측 데이터 경로와 실질적으로 동일하고, 단순화를 위해 세부사항은 여기에서 생략된다.

도 5는 판독 동작 동안 하이브리드 듀얼 레일 메모리 전원 공급 방식 및 기존의 듀얼 레일 메모리 전원 공급 방식의 파형들을 예시한 타이밍 도이다. 도 5에 도시된 바와 같이, 3가지 상이한 방식들, 즉 본 개시의 하이브리드 듀얼 레일 메모리 전원 공급 방식, 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식 및 트루 듀얼 레일 메모리 전원 공급 방식에 관련하여 판독 동작 중의 신호들이 타이밍 시퀀스의 비교를 용이하게 하도록 예시되어 있다. 가장 위의 클록 신호(CK)는 3가지 상이한 전원 공급 방식에 대한 기준 타이밍 인덱스로서 사용된다. 각각의 전원 공급 방식은, 워드 라인 신호(WL), 비트 라인 신호(BL), 및 그의 상보 신호(complementary signal)(BLB), 및 감지 증폭기에 의해 감지된 신호(Q)를 갖는다.

상기 언급된 바와 같이, 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식을 채용한 메모리 매크로는 순전히, 메모리 어레이 전압 도메인과 동일한 전압 도메인(예를 들어, 제1 전압(VDDM))에서 동작하는 제어 회로 및 판독 데이터 경로를 갖는 반면; 트루 듀얼 레일 메모리 전원 공급 방식을 채용한 메모리 매크로는, 메모리 어레이가 동작하는 전압 도메인(예를 들어, 제1 전압(VDDM))보다 더 낮은 전압 도메인(예를 들어, 제2 전압(VDD))에서 동작하는 제어 회로 및 판독 데이터 경로를 갖는다. 본 개시의 하이브리드 듀얼 레일 메모리 전원 공급 방식에 대해, 제어 회로(120)는 제1 전압(VDDM) 및 제2 전압(VDD)에서 동작하며, 판독 데이터 경로는 제2 전압(VDD)에서 동작한다.

도 5로부터 볼 수 있듯이, 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식은, 시간 T1에서의 클록 신호(CK)의 어서션(assertion) 후에 시간 T2에서 워드 라인 신호(WL)의 가장 빠른 상승 타이밍을 갖는다. 시간 T3에서 하이브리드 듀얼 레일 메모리 전원 공급 방식의 워드 라인 신호(WL)의 상승 타이밍은, 제어 회로가 워드 라인 신호(WL)의 상승 속도에 영향을 더 또는 덜 미치는 제2 전압(VDD)에서 부분적으로 동작한다는 사실로 인해, 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식의 약간 뒤에 있다. 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식 및 하이브리드 듀얼 레일 메모리 전원 공급 방식의 워드 라인 신호(WL)는 둘 다 제1 전압(VDDM)에서 동작하는 워드 라인 드라이버에 의해 제1 전압(VDDM)으로 풀업되는 반면; 트루 듀얼 레일 메모리 전원 공급 방식에서는, 워드 라인 신호(WL)가 제2 전압(VDD)에 이를 때까지 상승하는데, 워드 라인 드라이버가 제2 전압(VDD)에서 동작하도록 구성되기 때문이다. 그 결과, 시간 T4에서 트루 듀얼 레일 메모리 전원 공급 방식의 워드 라인 신호(WL)의 상승 타이밍은, 타이밍 도에 도시된 바와 같이, 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식 및 하이브리드 듀얼 레일 메모리 전원 공급 방식의 한참 뒤에 있다. 워드 라인 신호(WL)의 폭도 또한, 비트 라인(BL) 및 그의 상보 신호(BLB)를 방전하기 위한 더 긴 시간을 보유하기 위해, 다른 2개의 전원 공급 방식보다 훨씬 더 길다.

인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식에 대하여, 비트 라인(BL) 및 그의 상보 신호(BLB)는 제1 전압(VDDM)으로 미리 프리차지되는 반면; 하이브리드 듀얼 레일 메모리 전원 공급 방식 및 트루 듀얼 레일 메모리 전원 공급 방식에서는 비트 라인(BL) 및 그의 상보 신호(BLB)가 제2 전압(VDD)으로 미리 프리차지된다. 판독 동작이 시작한 후에 워드 라인(WL)이 상승할 때, 비트 라인(BL) 및 그의 상보 신호(BLB) 중의 하나가 약간 방전되고, 타이밍도에서 볼 수 있듯이, 비트 라인(BL) 및 그의 상보 신호(BLB)에 대한 전압은 벌어지기 시작한다. 차동 비트 라인 전압은 비트 라인(BL)과 그의 상보 신호(BLB) 사이에 발전되고; 앞의 문단들에서 언급된 바와 같이, 그 다음 이 차동 전압은 비트 라인 쌍에 연결된 감지 증폭기에 의해 감지되어 증폭될 수 있고, 감지 증폭기로부터의 판독 데이터가 그 다음 메모리 어레이로부터 출력된다.

인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식에서, 차동 비트 라인 전압은 시간 T5에서 감지 증폭기에 의해 성공적으로 감지된다. 하이브리드 듀얼 레일 메모리 전원 공급 방식의 감지는 시간 T6에서 완료되며 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식의 약간 뒤에 있는 반면; 트루 듀얼 레일 메모리 전원 공급 방식의 감지는 시간 T7에서 완료되며, 이는 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식 및 하이브리드 듀얼 레일 메모리 전원 공급 방식의 감지 속도보다 훨씬 더 느리다. 타이밍 도에서 볼 수 있듯이, 하이브리드 듀얼 레일 메모리 전원 공급 방식의 감지 속도는 대략 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식과 트루 듀얼 레일 메모리 전원 공급 방식의 감지 속도 사이이다. 구체적으로, 하이브리드 듀얼 레일 메모리 전원 공급 방식의 감지 속도 성능은 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식에 비교적 더 가깝다.

주변장치 전압(즉, 제2 전압(VDD))이 계속해서 저하할 때에, 메모리 어레이 전압(즉, 제1 전압(VDDM))과 주변장치 전압 사이의 갭은 벌어진다. 이러한 갭은 판독/기록 방해와 같은 판독 동작 중의 부정확한 기능을 초래할 수 있다. 이 쟁점을 고려하여, 이들 셀에서 기록 및 판독 동작이 수행될 때 개별 메모리 셀들이 정확하게 동작하는 것을 돕도록 추구하는 다양한 보조 메커니즘이 개발되었다. 일부 실시예에서, 억제된(suppressed) 워드 라인 전압을 구현하기 위한 기술이 메모리 매크로(100)에 포함될 수 있다. 도 6은 본 개시의 예시적인 실시예에 따라 메모리 매크로(600)에 대한 억제된 워드 라인 전압을 이용하는 하이브리드 듀얼 레일 메모리 전원 공급 방식을 개념적으로 예시한 블록도이다. 메모리 매크로(600)는 워드 라인 드라이버 회로(640)를 제외한 메모리 매크로(100)와 동일하다. 워드 라인 드라이버 회로(640)에서, 워드 라인 억제 제어 회로(6406), 워드 라인 억제 회로(6408) 및 워드 라인 억제 회로(6410)는, 워드 라인 드라이버(1402 및 1404)에 의해 구동된 워드 라인 전압을 제1 전압(VDDM)으로부터 제1 전압(VDDM)보다 더 낮은 억제된 전압 레벨로 조정하도록 사용된다. 일부 실시예에서, 억제된 전압은 제1 전압(VDDM)보다 낮고 제2 전압(VDD)보다 높다.

도 7은 본 개시의 실시예에 따른 워드 라인 억제 회로를 예시한 개략도이다. 도 7에서 볼 수 있듯이, 워드 라인 억제 회로(6408)는 워드 라인 억제 제어 회로(6406)에 연결된 게이트 단자 및 워드 라인에 연결된 소스 단자를 갖는 PMOS 디바이스이다. 일부 실시예에서, 워드 라인 억제 회로(6408)는 NMOS 디바이스에 의해 구현될 수 있다. 도 8은 판독 동작 동안 억제된 워드 라인 전압을 이용하는 하이브리드 듀얼 레일 메모리 전원 공급 방식의 파형들을 예시한 타이밍도이다.

도 9는 제2 전압(VDD)의 상이한 구성들에 의해 속도 및 전력 소비의 성능에 관련하여 하이브리드 전원 공급 방식 및 기존의 전원 공급 방식의 측정된 곡선들을 예시한 도면이다. 도 9를 참조하면, x 축은 인터페이스 레벨 시프터 듀얼 레일 메모리 방식과의 양자화된 비교 결과를 나타내고, y 축은 제2 전압(VDD)을 나타낸다. 도 9의 상단 곡선(D)은 트루 듀얼 레일 메모리 전원 공급 방식의 판독 레이턴시(read latency)에 관련된 것이다. 도면에서 볼 수 있듯이, 제2 전압(VDD)이 제1 전압(VDDM)과 동일할 때, 트루 듀얼 레일 메모리 전원 공급 방식의 판독 레이턴시는 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식과 실질적으로 동일하다. 그러나, 제2 전압(VDD)이 0.8 VDDM에 이를 때, 트루 듀얼 레일 메모리 전원 공급 방식의 판독 레이턴시는 인터페이스 레벨 시프터 듀얼 레일 메모리 전원 공급 방식의 판독 레이턴시의 약 180%로 증가된다.

당해 기술 분야에서의 통상의 지식을 가진 자에게, IR 드롭, 열 효과 또는 공정 변화와 같은 일부 비이상적인 요인으로 인해 제1 전압(VDDM) 및/또는 제2 전압(VDD)에 변동이 존재할 수 있다는 것이 명백하다는 것을 유의하자. 사실상, 제1 전압(VDDM) 및 제2 전압(VDD)의 각각은 변동 범위, 예를 들어 ± 10%를 갖는 실질적인 전압 값일 수 있다. 그러나, 이는 본 개시의 한정이 아니다.

상단 곡선(D) 아래에, 위에서 아래로, 도 9의 곡선 A는 하이브리드 듀얼 레일 메모리 전원 공급 방식의 판독 레이턴시에 관련된 것이고, 곡선 B는 하이브리드 듀얼 레일 메모리 전원 공급 방식의 대기 전력에 관련된 것이고, 곡선 C는 하이브리드 듀얼 레일 메모리 전원 공급 방식의 유효 전력(active power)에 관련된 것이고, 곡선 F는 트루 듀얼 레일 메모리 전원 공급 방식의 유효 전력에 관련된 것이고, 곡선 E는 트루 듀얼 레일 메모리 전원 공급 방식의 대기 전력에 관련된 것이다. 측정된 곡선들로부터 알 수 있듯이, 하이브리드 듀얼 레일 메모리 전원 공급 방식은 트루 듀얼 레일 메모리 전원 공급 방식에 비교하여 속도 및 전력 소비에 관련하여 보다 나은 성능을 갖는다.

일부 실시예에서, 하이브리드 듀얼 레일 메모리 전원 공급 방식은 단일 포트 SRAM, 2포트 SRAM, 듀얼포트 SRAM 및 멀티포트 SRAM과 같은 다양한 메모리 구성 및 타입에 유리하게 적용될 수 있다. 메모리 매크로의 메모리 어레이의 비트 셀들은 8-T(8 트랜지스터) 비트 셀들일 수 있다. 그러나, 여기에서의 교시를 고려해볼 때, 도시된 실시예에 본 발명의 범위 내에서 다수의 수정이 이루어질 수 있다는 것이 당해 기술 분야에서의 숙련자에게 명백하게 될 것이다.

도 10 내지 도 12는 각각 본 개시의 상이한 실시예에 따른 메모리 매크로들(1000_1-1000_3)을 예시한 더 상세한 개략도이다. 특히, 이해를 돕기 위해, 상이한 전력 도메인 예컨대 제1 전압(VDDM)과 제2 전압(VDD) 사이의 레벨 시프트가 도시된다. 각 실시예에서 도시된 BIST(built-in self-test) 멀티플렉서는 예시만을 위한 것이고 생략될 수 있다. 간략하게, 실시예들은 BIST 멀티플렉서 없이 제시될 수 있다. 도 10 내지 도 12의 실시예들에서 도시된 제1 전압(VDDM)과 제2 전압(VDD)의 전력 도메인 할당들은 서로 상이하고, 그 세부사항들이 아래와 같이 개시된다. 용이한 이해를 위해, 유사한 구성요소들은 본 개시를 통해 동일한 참조 번호로 표시된다.

도 10에서 메모리 매크로(1000_1)가 개시된다. 메모리 매크로(1000_1)는 메모리 매크로(100)에 관하여 도 2를 참조하여 개시되고 예시된 워드 라인 드라이버 회로(140) 및 메모리 어레이(150)를 포함한다. 상기한 바와 같이, 워드 라인 드라이버 회로(140) 및 전체 메모리 어레이(150)는 판독/기록 동작 중에 에러의 발생을 감소시키기 위해 제2 전압(VDD)보다 높은 제1 전압(VDDM)에서 동작한다. 메모리 매크로(1000_1)는 제어 회로(1020_1) 및 데이터 경로(1010_1)를 더 포함한다. 또한, 레벨 시프터(1002_1, 1004_1) 및 BIST 멀티플렉서(1006_1, 1008_1)가 데이터 경로(1010_1)에 제공된다.

도 10의 하단 좌측에서 볼 수 있는 바와 같이, 제어 회로(1020_1)는, 메모리 매크로(100)와 관련하여 도 2를 참조하여 개시되고 예시된, 어드레스 래치(1202), 워드 라인 컬럼 디코더(1204), 펄스 발생기(1206), 판독/기록 제어부(1208) 및 궤적 경로(tracking path)(1210)를 포함한다. 이전에 논의된 바와 같이, 어드레스 래치(1202), 워드 라인 컬럼 디코더(1204), 판독/기록 제어부(1208), 및 펄스 발생기(1206)는 제1 전압(VDDM)에서 동작한다. 또한, 궤적 경로(1210)는 제1 전압(VDDM) 및 제2 전압(VDD) 둘 다에서 동작한다. 도 10에 예시된 바와 같이, 제어 회로(1020_1)는 레벨 시프터(902_1, 904_1) 및 BIST 멀티플렉서(906_1 and 908_1)를 더 포함한다. 레벨 시프터(902_1, 904_1)는 주변장치 전압 즉 메모리 매크로(1000_1) 외부의 제2 전압(VDD)으로부터의 제어 입력을 제1 전압(VDDM)으로 전환하기 위해, 펄스 발생기(1206)와 어드레스 래치(1202)의 전단에 위치된다.

데이터 경로(1010_1)에서, 레벨 시프터(1002_1 및 1004_1)는 각각 데이터 래치(1110') 및 데이터 래치(1122')의 전단에 위치된다. 따라서, 데이터 래치(1110') 및 데이터 래치(1122')는 메모리 매크로(100)의 데이터 인 래치(1110) 및 데이터 인 래치(1122)와 상이한 제1 전압(VDDM)에서 동작하도록 구성된다. BIST 멀티플렉서(906_1 및 908_1)는 레벨 시프터(902_1 및 904_1)의 전단에 위치되고, BIST 멀티플렉서(1006_1 및 1008_1)는 레벨 시프터(1002_1 및 1004_1)의 전단에 위치된다. 따라서, BIST 멀티플렉서(906_1, 908_1, 1006_1 및 1008_1)는 제2 전압(VDD)에서 동작한다.

일부 실시예에서, BIST 멀티플렉서는 레벨 시프터의 뒤에 배치될 수 있다. 이러한 구성을 갖는 실시예가 도 11에 도시되어 있다. 도 11에 예시된 바와 같이, 메모리 매크로(1000_2)는 각각 레벨 시프터(902_2 및 904_2)의 후에 위치된 BIST 멀티플렉서(906_2 및 908_2) 및 각각 레벨 시프터(1002_2 및 1004_2)의 후에 위치된 BIST 멀티플렉서(1006_2 및 1008_2)를 포함한다. 본 실시예에서, BIST 멀티플렉서(906_2, 908_2, 1006_2 및 1008_2)는 제1 전압(VDDM)에서 동작한다.

일부 실시예에서, 레벨 시프터는 전력 소비를 더 감소시키기 위해 데이터 또는 어드레스 레치들 이후에 대안적으로 배치될 수 있다. 이러한 구성을 갖는 실시예가 도 12에 도시되어 있다. 도 12에 예시된 바와 같이, 메모리 매크로(1000_3)는 어드레스 래치(1202')와 워드 라인 컬럼 디코더(104) 사이에 위치된 레벨 시프터(904_3)를 포함한다. 제1 전압(VDDM)에서 동작하는 어드레스 래치(1202)에 비해, 어드레스 래치(1202')는 제2 전압(VDD)에서 동작하도록 구성되고, 이에 따라 어드레스 래치(1202')의 전력 소비는 더 감소될 수 있다. 또한, 메모리 매크로(1000_3)는 데이터 인 래치(110) 이후에 그리고 기록 드라이버(1108) 앞에 위치되는 레벨 시프터(1002_3) 및 데이터 인 래치(1122) 이후에 그리고 기록 드라이버(1120) 앞에 위치되는 레벨 시프터(1004_3)를 더 포함한다. 따라서, 데이터 인 래치(1110) 및 데이터 인 래치(1122)는 메모리 매크로(1000_1 및 1000_2)의 데이터 인 래치(1110') 및 데이터 인 래치(1122')와 상이한 제2 전압(VDD)에서 동작하도록 구성된다.

본 개시의 일부 실시예는 제1 전압 및 제2 전압에서 동작 가능한 듀얼 레일 메모리를 제공한다. 듀얼 레일 메모리는, 제1 전압에서 동작하는 메모리 어레이; 메모리 어레이의 워드 라인을 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로; 입력 데이터 신호 또는 출력 데이터 신호를 전송하도록 구성되고, 제2 전압으로부터 제1 전압으로 입력 데이터 신호를 전송하기 위한 제1 레벨 시프터를 포함하는 데이터 경로; 및 메모리 어레이, 워드 라인 드라이버 회로 및 데이터 경로에 제어 신호들을 제공하도록 구성되고 제2 전압으로부터 제1 전압으로 입력 제어 신호를 전송하기 위한 제2 레벨 시프터를 포함하는 제어 회로를 포함하고, 데이터 경로 및 제어 회로는 제1 전압과 제2 전압 둘 다에서 동작하도록 구성되고, 제1 전압은 제2 전압보다 높다.

본 개시의 일부 실시예는 메모리 매크로를 제공한다. 메모리 매크로는, 제1 전압에서 동작하도록 구성된 복수의 메모리 어레이들; 제2 전압에서 동작하도록 구성된 판독 경로; 제1 전압과 제2 전압 둘 다에서 동작하도록 구성되고 제2 전압으로부터 제1 전압으로 전력 도메인을 전환하기 위한 제1 레벨 시프터를 포함하는 기록 경로; 메모리 어레이들의 복수의 워드 라인들을 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로; 및 메모리 어레이들, 판독 경로, 기록 경로 및 워드 라인 드라이버 회로에 제어 신호들을 제공하도록 구성되고 제2 전압으로부터 제1 전압으로 전력 도메인을 전환하기 위한 제2 레벨 시프터를 포함하는 제어 회로를 포함하고, 판독 경로는 제2 전압에서 동작하도록 구성되고, 기록 경로 및 제어 회로는 제1 전압과 제2 전압 둘 다에서 동작하도록 구성된다.

본 개시의 일부 실시예는, 제1 전압 및 제2 전압에서 동작하도록 듀얼 레일 메모리를 구성하기 위한 하이브리드 전원 공급 방법을 제공하며, 듀얼 레일 메모리의 메모리 어레이는 제1 전압에서 동작가능하다. 방법은, 메모리 어레이의 워드 라인을 제1 전압으로 구동하는 단계; 제2 전압으로부터 제1 전압으로 입력 데이터 신호를 전송함으로써 입력 데이터 신호 또는 출력 데이터 신호를 송신하는 단계; 및 제2 전압으로부터 제1 전압으로 입력 제어 신호를 전송함으로써 메모리 어레이에 제어 신호를 제공하는 단계를 포함한다.

전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

1) 본 개시의 일부 실시예에 따른 제1 전압 및 제2 전압에서 동작 가능한 듀얼 레일 메모리는, 제1 전압에서 동작하는 메모리 어레이; 메모리 어레이의 워드 라인을 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로; 입력 데이터 신호 또는 출력 데이터 신호를 송신하도록 구성되고, 입력 데이터 신호를 제2 전압으로부터 제1 전압으로 변환하기 위한 제1 레벨 시프터를 포함하는 데이터 경로; 및 메모리 어레이, 워드 라인 드라이버 회로, 및 데이터 경로에 제어 신호를 제공하도록 구성되고, 입력 제어 신호를 제2 전압으로부터 제1 전압으로 변환하기 위한 제2 레벨 시프터를 포함하는 제어 회로를 포함하고, 데이터 경로 및 제어 회로는 제1 전압 및 제2 전압 둘 다에서 동작하도록 구성되고, 제1 전압은 제2 전압보다 높다.

2) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리는, 제1 레벨 시프터의 전단에 위치된 제1 BIST(built-in self-test) 멀티플렉서 및 제2 레벨 시프터의 전단에 위치된 제2 BIST 멀티플렉서를 더 포함한다.

3) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 데이터 경로는 입력 데이터 신호를 송신하기 위한 기록 회로, 출력 데이터 신호를 송신하기 위한 판독 회로, 및 비트 라인 프리차저(pre-charger)를 포함한다.

4) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 기록 회로는 데이터 인 래치(data in latch), 기록 드라이버, 및 기록 컬럼 멀티플렉서(mux)를 포함한다.

5) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 데이터 인 래치는 제2 전압으로 참조된 입력 데이터 신호를 래치하도록(latch) 구성되고, 제1 레벨 시프터는 데이터 인 래치와 기록 드라이버 사이에 위치된다.

6) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 데이터 인 래치는 제1 전압으로 참조된 입력 데이터 신호를 래치하도록 구성되고, 제1 레벨 시프터는 데이터 인 래치의 전단에 위치된다.

7) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 기록 드라이버는 래치된 입력 데이터를 구동하도록 구성되고, 기록 드라이버의 프리-스테이지(pre-stage)는 제2 전압에서 동작하도록 구성되고, 기록 드라이버의 포스트-스테이지(post-stage)는 제1 전압에서 동작하도록 구성된다.

8) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 비트 라인 프리차저는 메모리 어레이의 비트 셀에 대응하는 상보 비트 라인 및 비트 라인을 제2 전압으로 프리차지한다.

9) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 판독 회로는 판독 컬럼 멀티플렉서, 감지 증폭기, 및 출력 드라이버를 포함한다.

10) 본 개시의 일부 실시예에 따른 듀얼 레일 메모리에 있어서, 감지 증폭기 및 출력 드라이버는 제2 전압에서 동작하도록 구성된다.

11) 본 개시의 일부 실시예에 따른 메모리 매크로는, 제1 전압에서 동작하도록 구성된 복수의 메모리 어레이; 제2 전압에서 동작하도록 구성된 판독 경로; 제1 전압과 제2 전압 둘 다에서 동작하도록 구성되고, 전력 도메인을 제2 전압으로부터 제1 전압으로 전환하기 위한 제1 레벨 시프터를 포함하는, 기록 경로; 메모리 어레이의 복수의 워드 라인을 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로; 및 메모리 어레이, 판독 경로, 기록 경로, 및 워드 라인 드라이버 회로에 제어 신호를 제공하도록 구성되고, 전력 도메인을 제2 전압으로부터 제1 전압으로 전환하기 위한 제2 레벨 시프터를 포함하는, 제어 회로를 포함하고, 판독 경로는 제2 전압에서 동작하도록 구성되고, 기록 경로 및 제어 회로는 제1 전압 및 제2 전압 둘 다에서 동작하도록 구성된다.

12) 본 개시의 일부 실시예에 따른 메모리 매크로는, 제1 레벨 시프터의 전단에 위치되는 제1 BIST 멀티플렉서, 및 제2 레벨 시프터의 전단에 위치되는 제2 BIST 멀티플렉서를 더 포함한다.

13) 본 개시의 일부 실시예에 따른 메모리 매크로에 있어서, 기록 경로는 데이터 인 래치, 기록 드라이버, 및 기록 컬럼 멀티플렉서를 포함한다.

14) 본 개시의 일부 실시예에 따른 메모리 매크로에 있어서, 기록 드라이버는 데이터 인 래치에 의해 래치되는 입력 데이터를 구동하도록 구성되고, 기록 드라이버는, 프리-스테이지(pre-stage); 및 포스트-스테이지를 포함하고, 기록 드라이버의 프리-스테이지는 제2 전압에서 동작하도록 구성되고, 기록 드라이버의 포스트-스테이지는 제1 전압에서 동작하도록 구성된다.

15) 본 개시의 일부 실시예에 따른 메모리 매크로에 있어서, 제어 회로는 어드레스 래치, 워드 라인 컬럼 디코더, 펄스 발생기, 판독/기록 제어부, 및 궤적 경로를 포함한다.

16) 본 개시의 일부 실시예에 따른 메모리 매크로에 있어서, 어드레스 래치, 워드 라인 컬럼 디코더, 펄스 발생기, 및 판독/기록 제어부는 제1 전압에서 동작하도록 구성되고, 제2 레벨 시프터는 어드레스 래치의 전단에 위치된다.

17) 본 개시의 일부 실시예에 따른 메모리 매크로에 있어서, 어드레스 래치는 제2 전압에서 동작하도록 구성되고, 워드 라인 컬럼 디코더, 펄스 발생기, 및 판독/기록 제어부는 제1 전압에서 동작하도록 구성되고, 제2 레벨 시프터는 어드레스 래치와 워드 라인 컬럼 디코더 사이에 위치된다.

18) 본 개시의 일부 실시예에 따른 제1 전압과 제2 전압에서 동작하도록 듀얼 레일 메모리를 구성하기 위한 하이브리드 전원 고급 방법에 있어서, 듀얼 레일 메모리의 메모리 어레이는 제1 전압에서 동작 가능하고, 방법은, 메모리 어레이의 워드 라인을 제1 전압으로 구동하는 단계; 입력 데이터 신호를 제2 전압으로부터 제1 전압으로 변환함으로써 입력 데이터 신호 또는 출력 데이터 신호를 송신하는 단계; 및 입력 제어 신호를 제2 전압으로부터 제1 전압으로 변환함으로써 메모리 어레이에 제어 신호를 제공하는 단계를 포함한다.

19) 본 개시의 일부 실시예에 따른 하이브리드 전원 공급 방법에 있어서, 제1 전압은 제2 전압보다 높다.

20) 본 개시의 일부 실시예에 따른 하이브리드 전원 공급 방법은, 입력 데이터 신호를 메모리 어레이에 기록하는 단계를 더 포함하고, 입력 데이터 신호를 메모리 어레이에 기록하는 단계는, 제2 전압으로 참조된 입력 데이터 신호를 래치하는(latching) 단계; 및 제2 전압에서 동작하는 프리-스테이지를 사용하고 제1 전압에서 동작하는 포스트-스테이지를 사용함으로써 래치된 입력 데이터를 구동하는 단계를 포함한다.

Claims

제1 전압 및 제2 전압에서 동작 가능한 듀얼 레일 메모리(dual rail memory)에 있어서,
상기 제1 전압에서 동작하는 메모리 어레이;
상기 메모리 어레이의 워드 라인을 상기 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로;
입력 데이터 신호 또는 출력 데이터 신호를 송신하도록 구성된 데이터 경로로서:
상기 입력 데이터 신호를 송신하기 위한 기록 회로;
상기 입력 데이터 신호를 상기 제2 전압으로부터 상기 제1 전압으로 변환(transfer)하기 위한 제1 레벨 시프터; 및
상기 제1 레벨 시프터 및 상기 기록 회로 사이에 결합(couple)되는 제1 BIST(built-in self-test) 멀티플렉서
를 포함하는, 데이터 경로; 및
상기 메모리 어레이, 상기 워드 라인 드라이버 회로, 및 상기 데이터 경로에 제어 신호를 제공하도록 구성되고, 입력 제어 신호를 상기 제2 전압으로부터 상기 제1 전압으로 변환하기 위한 제2 레벨 시프터를 포함하는 제어 회로
를 포함하고,
상기 데이터 경로 및 상기 제어 회로는 상기 제1 전압 및 상기 제2 전압 둘 다에서 동작하도록 구성되고, 상기 제1 BIST 멀티플렉서는 상기 제1 전압에서 동작하도록 구성되며, 상기 제1 전압은 상기 제2 전압보다 높은 것인, 듀얼 레일 메모리.
제1항에 있어서,
상기 제어 회로는 제2 BIST 멀티플렉서 및 어드레스 래치를 더 포함하고, 상기 제2 BIST 멀티플렉서는 상기 제2 레벨 시프터 및 상기 어드레스 래치 사이에 결합되는 것인, 듀얼 레일 메모리.
제1항에 있어서,
상기 데이터 경로는 상기 출력 데이터 신호를 송신하기 위한 판독 회로, 및 비트 라인 프리차저(pre-charger)를 더 포함하는 것인, 듀얼 레일 메모리.
제1항에 있어서,
상기 기록 회로는 데이터 인 래치(data in latch), 기록 드라이버, 및 기록 컬럼 멀티플렉서(mux)를 포함하고, 상기 데이터 인 래치는 상기 입력 데이터 신호를 래치하기 위한 것인, 듀얼 레일 메모리.
제4항에 있어서,
상기 데이터 인 래치는 상기 제1 BIST 멀티플렉서 및 상기 기록 드라이버 사이에 결합되는 것인, 듀얼 레일 메모리.
제4항에 있어서,
상기 제1 BIST 멀티플렉서는 상기 제1 레벨 시프터 및 상기 데이터 인 래치 사이에 있는 것인, 듀얼 레일 메모리.
제4항에 있어서,
상기 기록 드라이버는 상기 래치된 입력 데이터를 구동하도록 구성되고, 상기 기록 드라이버의 프리-스테이지(pre-stage)는 상기 제1 전압에서 동작하도록 구성되고, 상기 기록 드라이버의 포스트-스테이지(post-stage)는 상기 제2 전압에서 동작하도록 구성되며, 상기 기록 드라이버의 포스트-스테이지의 입력 단자는 상기 기록 드라이버의 프리-스테이지의 출력 단자에 전기적으로 결합되는 것인, 듀얼 레일 메모리.
제3항에 있어서,
상기 비트 라인 프리차저(pre-charger)는 상기 메모리 어레이의 비트 셀에 대응하는 상보 비트 라인 및 비트 라인을 상기 제2 전압으로 프리차지하는 것인, 듀얼 레일 메모리.
메모리 디바이스에 있어서,
제1 전압에서 동작하도록 구성된 복수의 메모리 어레이;
제2 전압에서 동작하도록 구성되며, 감지 증폭기를 포함하는 판독 경로;
상기 제1 전압과 상기 제2 전압 둘 다에서 동작하도록 구성되는 기록 경로로서:
전력 도메인을 상기 제2 전압으로부터 상기 제1 전압으로 전환하기 위한 제1 레벨 시프터;
데이터 인 래치; 및
상기 데이터 인 래치에 의해 래치된 입력 데이터를 구동하도록 구성된 기록 드라이버로서, 프리-스테이지와 포스트-스테이지를 포함하고, 상기 기록 드라이버의 프리-스테이지는 상기 제1 전압에서 동작하도록 구성되고, 상기 기록 드라이버의 포스트-스테이지는 상기 제2 전압에서 동작하도록 구성되며, 상기 기록 드라이버의 포스트-스테이지의 입력 단자는 상기 기록 드라이버의 프리-스테이지의 출력 단자에 전기적으로 결합되는 것인, 기록 드라이버
를 포함하는, 기록 경로;
상기 메모리 어레이의 복수의 워드 라인을 상기 제1 전압으로 구동하도록 구성된 워드 라인 드라이버 회로; 및
상기 메모리 어레이, 상기 판독 경로, 상기 기록 경로, 및 상기 워드 라인 드라이버 회로에 제어 신호를 제공하도록 구성되고, 전력 도메인을 상기 제2 전압으로부터 상기 제1 전압으로 전환하기 위한 제2 레벨 시프터를 포함하는, 제어 회로
를 포함하고,
상기 판독 경로는 상기 제2 전압에서 동작하도록 구성되고, 상기 기록 경로 및 상기 제어 회로는 상기 제1 전압 및 상기 제2 전압 둘 다에서 동작하도록 구성되는 것인, 메모리 디바이스.
제1 전압과 제2 전압에서 동작하도록 듀얼 레일 메모리를 구성하기 위한 하이브리드 전원 공급 방법에 있어서,
상기 듀얼 레일 메모리의 메모리 어레이 및 BIST 멀티플렉서는 상기 제1 전압에서 동작 가능하고,
상기 방법은,
상기 메모리 어레이의 워드 라인을 상기 제1 전압으로 구동하는 단계;
레벨 시프터의 뒤(downstream)에 상기 BIST 멀티플렉서를 배치하는 단계;
입력 제어 신호를 상기 제2 전압으로부터 상기 제1 전압으로 변환함으로써 상기 메모리 어레이에 제어 신호를 제공하는 단계
를 포함하는, 하이브리드 전원 공급 방법.