KR20140113357A - 메모리 디바이스 및 이 메모리 디바이스내의 누설전류 제어방법 - Google Patents

메모리 디바이스 및 이 메모리 디바이스내의 누설전류 제어방법 Download PDF

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Abstract

메모리 디바이스는, 복수의 행과 열로서 배치된 메모리 셀로 이루어진 어레이를 구비하여 구성되고, 각 행이 연관 판독 워드선에 결합되고, 각 열이 적어도 하나의 열 그룹을 형성하고, 여기서 각 열 그룹의 상기 메모리 셀이 연관 판독 비트선에 결합된다. 각 열은, 그 열 그룹내의 활성화된 메모리 셀에 관해 판독동작 수행 가능한 활성 동작 모드와, 상기 판독동작 수행 가능하지 않은 비활성 동작 모드를 갖는다. 프리차지 회로는, 열 그룹마다, 상기 연관 판독 비트선을 제1 전압레벨로 사전충전한 후 상기 판독동작을 행하는데 사용된다. 상기 각 메모리 셀은, 상기 메모리 셀을 갖는 상기 열 그룹과 연관된 상기 연관 판독 비트선과 기준선과의 사이에 연결된 결합회로를 구비한다. 기준선 제어회로는, 상기 활성 동작 모드에서 열 그룹이 연관된 기준선마다, 그 기준선을 상기 제1 전압레벨과는 다른 제2 전압레벨에 연결시킨다. 반대로, 기준선 제어회로는, 상기 활성 동작 모드에서 열 그룹이 연관되지 않는 기준선마다, 그 기준선과 상기 제2 전압레벨을 분리한다. 이러한 경우에 상기 기준선과 제2 전압레벨을 분리함으로써, 그 연관된 열 그룹의 각 메모리 셀의 상기 결합회로를 통과하는 누설전류 경로를 감소시킨다. 반대로, 연관된 열 그룹이 활성동작 모드에 있을 때 상기 기준선을 상기 제2 전압레벨에 연결시킴으로써, 표준방식으로 판독동작을 행할 수 있다. 그러나, 기준선 제어회로가 도입될 가능성이 있을지도 모르는 판독동작의 성능에 충격을 주지 않도록, 워드선 부스팅 회로는, 상기 판독 워드선상의 승압레벨에서 어서트된 워드선 신호를 발생하여서, 그 결합회로의 성능을 향상시키는데 사용된다.

Description

메모리 디바이스 및 이 메모리 디바이스내의 누설전류 제어방법{A MEMORY DEVICE AND METHOD OF CONTROLLING LEAKAGE CURRENT WITHIN SUCH A MEMORY DEVICE}
본 발명은, 메모리 셀로 이루어진 어레이를 포함한 메모리 디바이스와, 이 메모리 디바이스내의 누설전류 제어방법에 관한 것이다.
메모리 디바이스를 개발할 때, 기록동작과 판독동작과 연관된 성능의 향상, 및/또는 소비전력의 절감을 행하려고 할 때 상당한 개발 노력이 든다. 예를 들면, H Morimura 등에 의한 IEEE Journal of Solid-State Circuits, Volume 33, No.8, August 1998, Pages 1220-1227에서의 논문 "A Step-Down Boosted-Wordline Scheme for 1-V Battery-Operated Fast SRAMs"와, A Raychowdhury 등에 의한 ISSCC 201, Session 19, High-Performance Embedded Memory, 19.6, Pages 352-354에서의 논문 "PVT-and-Aging Adaptive Wordline Boosting for 8T SRAM Power Reduction"와, M Iijima 등에 의한 Journal of Computers, Volume 3, No.5, May 2008, Pages 34-40에서의 논문 "Low Power SRAM with Boost Driver Generating Pulsed Word Line Voltage for Sub-1V Operation"에는, 성능이나 절전목적을 위해 워드선 전압을 승압하기 위한 각종 기술이 기재되어 있다.
D Wang 등에 의한 IEEE 2007, Pages 211-214에서의 논문 "A 45nm Dual-Port SRAM with Write and Read Capability Enhancement at Low Voltage"에는, 접지선을 음전위로 부스트(boost)하는 기록 및 판독 개선 메카니즘이 기재되어 있다. 또 다른 성능향상의 해결방법으로서, T Hyoung Kim 등에 의한 IEEE 2007 Custom Integrated Circuits Conference(CICC), Pages 241-244에서의 논문 "An 8T Sub-Threshold SRAM Cell Utilising Reverse Short Channel Effect for Write Margin and Read Performance Improvement"에는, 긴 채널 디바이스를 사용하여 상기 반대의 짧은 채널 효과를 이용함으로써 8T 서브임계 SRAM의 기록 마진과 판독 성능을 향상시키는 것이 기재되어 있다. Yi Chiu 등에 의한 IEEE 2011, pages 169-174에서의 논문 "8T Single-Ended Sub-Threshold SRAM with Cross-Point Data-Aware Write Operation"에는, 저전력 및 저전압 동작에 적합하고, 외란 없는 판독동작을 유지하는 구조를 가지며, 또 본 셀의 기록능력을 향상시켜 기록동작을 행할 수 있는 최소 전압을 향상시키는, 8T SRAM 셀이 기재되어 있다.
상술한 것과 같은 논문은 메모리 디바이스의 성능 향상 및/또는 소비전력 절감을 행하는 것과 관련되어 있지만, 또 다른 문제가 점점 더 중요해지고 있고, 그 문제는 그 메모리 디바이스내에서 관측된 누설전류의 양이다.
현대의 데이터 처리 시스템에서는 프로세스의 기하학적 구조가 축소됨에 따라, 개개의 회로소자의 동작특성의 변동성이 증가한다. 일례로서 메모리 셀로 이루어진 어레이를 구성하는 메모리 디바이스를 고려하면, 각 메모리 셀이 트랜지스터등의 다수의 전자부품으로 이루어지는 것이 일반적이고, 그 개개의 부품의 변동성은 프로세스의 기하학적 구조가 축소됨에 따라 상당히 증가한다는 것을 알 것이다. 게다가, 데이터 처리 시스템을 점점 더 낮은 공급전압에서 작동시키려는 욕구가 증가하고 있지만, 그 공급전압이 저하됨에 따라, 개개의 부품의 변동으로 인한 신뢰성 문제가 보다 중요해진다.
그 프로세스의 기하학적 구조가 축소됨에 따라 개개의 메모리 셀내에서 누설전류가 증가할 수 있다는 사실로부터 신뢰성에 염려가 된다. 메모리 디바이스내의 여러 가지 잠재적 누설전류 경로가 있지만, 관심분야의 하나는 상기 메모리 디바이스내의 비트선에 접속된 부품을 통해 일어나는 누설전류다.
메모리 셀로 이루어진 어레이는 복수의 행렬로서 배열되는 것이 일반적이고, 각 메모리 셀의 행은 적어도 하나의 연관 워드선에 연결되고(일부의 구현에서는, 기록동작과 판독동작의 워드선이 별도로 있다), 각 메모리 셀의 열은 적어도 하나의 열 그룹을 형성한다. 하나 이상의 비트선은, 각 열 그룹과 관련되는 것이 일반적이고(또 일부의 구현에서는 별도의 기록 비트선과 판독 비트선을 제공한다), 그 열 그룹에서의 각 메모리 셀은 그 비트선에 연결된 부품을 갖는다.
하나 이상의 열에서 메모리 셀들이 액세스되고 있지 않은 경우, 각종 부품이 그 비트선에 연속하여 연결되어 있고, 이들에 의해 누설경로가 생겨 누설전류가 일어날 수 있어, 상기 디바이스의 소비전력을 증가시킬 수 있다.
일례로서 싱글엔드형(single-ended) 메모리 셀을 고려하면, 이러한 메모리 셀은 그 메모리 셀의 내부 노드에 결합회로를 거쳐 연결된 단일 판독 비트선을 사용하여 그 메모리 셀내에 기억된 데이터 값을 판독동작중에 판독되게 할 수 있다. 그 단일 판독 비트선을 제1전압레벨(일반적으로는 공급전압 Vdd)로 프리차지한 후 판독동작을 하고, 그 후, 그 판독 비트선에 연결된 메모리 셀에 판독동작중 (그 메모리 셀이 연결된 판독 워드선에 어서트된 판독 워드선 신호에 의해) 어드레스를 지정하는 경우, 그 비트선의 전압은, 상기 메모리 셀내에 기억된 값에 따라, 상기 제1전압레벨을 유지하거나, 제2전압레벨(일반적으로 접지전위)로 방전할 것이다.
상기 열 그룹의 메모리 셀들이 판독동작이 이루어지지 않고 있는 경우, 그래도 하나의 열 그룹내의 메모리 셀 모두는 연관된 결합회로를 거쳐 판독비트선에 결합됨에 따라, 상당한 누설전류가 생길 수 있다.
이에 따라서, 메모리 디바이스의 성능을 손상시키지 않고 그 메모리 디바이스내에서 상기와 같은 상당한 누설전류를 저감시키는 개선된 기술을 제공하는 것이 바람직할 것이다.
본 발명의 제 1 국면에서 본 메모리 디바이스는, 복수의 행과 열로서 배치된 메모리 셀로 이루어진 어레이로서, 상기 메모리 셀의 각 행이 연관 판독 워드선에 결합되고 상기 메모리 셀의 각 열이 적어도 하나의 열 그룹을 형성하고, 각 열 그룹의 상기 메모리 셀이 연관 판독 비트선에 결합되고, 각 열 그룹이 그 열 그룹내의 활성화된 메모리 셀에 관해 판독동작 수행 가능한 활성 동작 모드와 상기 판독동작 수행 가능하지 않은 비활성 동작 모드를 갖는, 상기 메모리 셀로 이루어진 어레이; 열 그룹마다, 상기 연관 판독 비트선을 제1 전압레벨로 사전충전한 후 상기 판독동작을 행하는 프리차지(precharge)회로; 상기 메모리 셀을 갖는 상기 열 그룹과 연관된 상기 연관 판독 비트선과 기준선과의 사이에 연결된 결합회로를 포함하는 상기 각 메모리 셀; 상기 활성 동작 모드에서 열 그룹이 연관된 기준선마다, 그 기준선을 상기 제1 전압레벨과는 다른 제2 전압레벨에 연결시키고, 상기 활성 동작 모드에서 열 그룹이 연관되지 않는 기준선마다, 그 기준선과 상기 제2 전압레벨을 분리하는, 기준선 제어회로; 및 상기 판독동작시에 활성화되는 메모리 셀의 행과 연관된 상기 판독 워드선의 승압레벨에서 어서트 워드선 신호를 발생하는 워드선 부스팅(boosting) 회로를 구비하고; 상기 판독동작시에, 활성화된 각 메모리 셀과 연관된 상기 결합회로는 상기 어서트 워드선 신호에 의해 활성화되어, 그 연관된 판독 비트선을, 상기 활성화된 메모리 셀내에 기억된 데이터 값에 따라 상기 연관된 기준선에 주어진 상기 제2 전압레벨을 향해 선택적으로 방전하도록 구성되고; 상기 활성 동작 모드에서 열 그룹이 연관되지 않은 기준선마다, 상기 기준선 제어회로의 작동으로, 그 기준선과 상기 제2 전압레벨을 분리시켜 그 연관된 열 그룹의 각 메모리 셀의 상기 결합회로를 통과하는 누설전류 경로를 제거하는 역할을 한다.
본 발명에서는, 기준선을 정하고, 각 열 그룹을 그 기준선들 중 하나와 연관시킨다. 그리고, 기준선마다, 기준선 제어회로를 사용하여 선택적으로, 그 기준선을 상기 제2 전압레벨과 연결시키거나, 그 기준선을 상기 제2 전압레벨과 분리시킨다. 특히, 활성 동작 모드에 있는(즉, 그 열 그룹내의 활성화된 메모리 셀에 관해 판독동작을 수행 가능한) 열 그룹이 연관된 기준선마다, 상기 기준선 제어회로는 그 기준선을 상기 제2 전압레벨에 연결시킨다. 반대로, 상기 활성 동작 모드에서 열 그룹이 연관되지 않은 어떠한 기준선에 대해서도, 그 기준선이 상기 제2 전압레벨로부터 분리되어, 그 기준선의 전압을 플로팅(floating)시킴으로써, 그 연관된 열 그룹의 각 메모리 셀의 결합회로를 통과하는 누설전류 경로를 감소시킨다.
이러한 해결방법은 그 결합회로를 통과하는 누설전류를 상당히 감소시킨다. 그러나, 상기 기준선 제어회로는 상기 연관된 열 그룹이 상기 활성 동작 모드에 있을 때 상기 판독 비트선과 상기 제2 전압레벨과의 사이의 경로에 부품이 추가되게 되므로, 판독동작의 성능에 충격을 줄 수 있는 가능성이 있다. 이러한 잠재적 감소를 보상하기 위해서, 본 발명은, 판독 워드선의 승압레벨에서 어서트된 워드선 신호를 발생하도록 구성된 워드선 부스팅 회로를 구비하여, 상기 결합회로의 성능을 향상시키고 그 기준선 제어회로의 존재가 확실히 판독성능에 충격을 주지 않게 한다. 그 판독 워드선의 승압이 판독성능을 상당히 향상시킴에 따라서, 상기 구성으로 저누설과 고성능 양쪽을 동시에 이룰 수 있다.
다양한 방식으로 상기 기준선을 정할 수 있다. 예를 들면, 일 실시예에서, 각 열 그룹은, 자신의 기준선을 갖도록 구성된다. 다른 실시예에서, 복수의 열 그룹이 하나의 기준선을 공유하여도 된다. 복수의 열 그룹이 하나의 기준선을 공유하도록 구성될 수 있는 방식은 많다. 예를 들면, 하나의 기준선을 공유하는 복수의 열 그룹은 상기 메모리 어레이의 단일 열내에 있어도 된다. 또한, 상기 어레이의 각종 열을 다중화하여 판독동작시에 그 메모리의 다른 부분에 액세스되게 하는 실시예들에서, 하나의 기준선을 공유하는 복수의 열은, 다중화된 배치에서 그 복수의 열들 중 하나의 열만을 특별한 판독동작시에 활성화하도록 제공된 복수의 열이어도 된다.
상기 기준선 제어회로는 다양한 형태를 취할 수 있다. 그러나, 일 실시예에서, 상기 기준선 제어회로는 기준선마다 기준선 제어부를 구비하고, 상기 메모리 디바이스는 기준선 제어부마다 인에이블 신호를 발생하도록 구성된 제어회로를 구비한다. 각 기준선 제어부는, 상기 제어회로 설정용 인에이블 신호에 응답하여 상기 연관된 기준선을 상기 제2 전압레벨에 연결시키고, 상기 제어회로 클리어용 인에이블 신호에 응답하여 상기 연관된 기준선과 상기 제2 전압레벨을 분리한다.
각 기준선 제어부는 다양한 형태를 취할 수 있다. 일 실시예에서, 각 기준선 제어부는 NMOS 트랜지스터 회로를 구비하고, 상기 인에이블 신호는, 상기 NMOS 트랜지스터 회로를 도통하도록 논리적 1의 값으로 설정되고, 상기 NMOS 트랜지스터 회로를 차단하도록 논리적 0의 값으로 클리어된다.
상기 NMOS 트랜지스터 회로는 다양한 방식으로 배치될 수 있다. 예를 들면, 구동 강도를 향상시키기 위해서, 상기 기준선과 상기 제2 전압레벨 사이에 복수의 NMOS 트랜지스터를 병렬로 구성할 수 있다. 이것은, 상기 활성 동작 모드에서 상기 연관된 기준선이 연관된 열 그룹을 가진 경우에, 상기 NMOS 트랜지스터 회로가 상기 기준선을 보다 강하게 상기 제2 전압레벨로 끌어당기도록 작동하는 것을 보장할 것이다. 그러나, 보다 약한 NMOS 트랜지스터 회로와 비교할 경우 비활성 동작 모드에서 상기 NMOS 트랜지스터 회로를 통한 누설전류를 증가시킬 것이다. 다른 실시예에서, 상기 기준선 제어회로를 구성하는 상기 NMOS 트랜지스터 회로는, 상기 기준선과 상기 제2 전압레벨과의 사이에 직렬로 놓인 NMOS 트랜지스터의 스택으로서 배치되어도 된다. 이에 따라 활성 동작 모드동안에 구동 강도를 저하시키지만, 상기 연관된 기준선이 활성 동작 모드에서 열 그룹이 연관되지 않았을 경우 상기 기준선 제어회로를 구성하는 상기 NMOS 트랜지스터의 스택형 배치가 취득가능한 누설전류 저감을 확실하게 향상시킬 것이다.
기준선 제어회로마다 발생된 인에이블 신호는, 다양한 방식으로 발생될 수 있다. 그러나, 상술한 다중화 배치를 사용하는 실시예들에서, 상기 인에이블 신호는 메모리 셀들이 판독동작될 상기 어레이의 열을 식별하는데 사용된 열(column) 다중화기 판독선택신호로부터 얻어져도 된다.
일 실시예에서, 상기 메모리 디바이스는, 상기 판독동작시에, 상기 어서트된 워드선 신호를, 상기 판독동작시에 활성화되는 상기 메모리 셀의 행에 결합된 상기 판독 워드선상의 펄스신호로서 발생하여, 그 펄스신호가 어서트되는 동안 상기 메모리 셀들을 활성화하도록 구성된, 워드선 구동회로를 더 구비하고, 상기 워드선 부스팅 회로는 상기 워드선 구동회로내에 내장된다. 또한, 센스 증폭기 회로는, 열 그룹마다 상기 연관 판독 비트선에 연결되고, 활성화된 메모리 셀마다, 상기 판독 워드선 펄스신호가 어서트되는 동안 상기 연관 판독 비트선상의 전압이 상기 제1 전압레벨과 상기 제2 전압레벨과의 사이의 트립(trip) 전압레벨로 천이하는 경우에 그 활성화된 메모리 셀이 제1값을 기억하는지를 판정하며, 또한 상기 판독 워드선 펄스신호가 어서트되는 동안 상기 연관 판독 비트선상의 전압이 상기 트립 전압레벨로 천이하지 않는 경우에 상기 활성화된 메모리 셀이 제2값을 기억하는지를 판정하도록 구성된다.
이러한 실시예에서, 상기 워드선 부스팅 회로는 다양한 방식으로 배치될 수 있다. 그러나, 일 실시예에서, 상기 워드선 구동회로는, 상기 판독 워드선 펄스신호를 형성하는 출력을 갖는 인버터 회로를 구비하고, 상기 워드선 부스팅회로는 상기 판독 워드선 펄스신호가 어서트되는 기간의 적어도 일부동안 상기 인버터 회로에서 승압하도록 구성된다. 이것은, 상기 어서트된 워드선 신호의 전압레벨을 승압하여서 상기 결합회로의 동작속도를 높이는 간단하고 효과적인 메카니즘을 제공한다.
일 실시예에서, 상기 메모리 디바이스는, 각 판독 비트선에 결합된 비트선 키퍼(keeper) 회로를 더 구비하고, 판독동작시에, 각 판독 비트선상의 전압을 상기 제1 전압레벨로 약하게 끌어당겨, 상기 연관된 메모리 셀 그룹의 메모리 셀들의 상기 결합회로내의 누설전류가, 상기 판독 워드선 펄스신호가 어서트되는 동안 상기 연관 판독 비트선상의 전압을 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 상기 트립 전압레벨로 천이시키지 않도록 구성된다. 따라서, 상기 비트선 키퍼회로에 의해 보장하는 것은, 정확한 데이터 값은, 상기 결합회로내의 누설전류로 부정확한 값이 감지될 가능성이 없게 함으로써, 상기 판독동작에 의해 검출된다는 것이다.
각 메모리 셀과 연관된 상기 결합회로는 다양한 형태를 취할 수 있다. 그러나, 일 실시예에서, 각 메모리 셀의 상기 결합회로는 상기 연관 판독 비트선과 상기 기준선과의 사이에 직렬로 배치된 복수의 결합용 트랜지스터를 구비하되, 상기 결합용 트랜지스터의 적어도 하나의 게이트 단자는 상기 연관 판독 워드선에 연결되고 상기 결합용 트랜지스터의 적어도 하나의 다른쪽의 게이트 단자는 상기 메모리 셀의 내부 기억노드에 연결된다. 구체적인 일 실시예에서, 상기 결합용 트랜지스터는 NMOS 트랜지스터다.
상기 제1 및 제2 전압레벨은 구현에 따라 달라질 것이다. 그러나, 일 실시예에서, 상기 제1 전압레벨은 공급 전압레벨이고, 상기 제2 전압레벨은 접지 전압레벨이다.
일 실시예에서 메모리 셀들의 각 열은 단일 열 그룹을 구비하지만, 다른 실시예에서는 메모리 셀들의 각 열은 복수의 열 그룹을 형성한다.
제 2 국면에서 본 본 발명은, 복수의 행과 열로서 배치된 메모리 셀로 이루어진 어레이로서, 상기 메모리 셀의 각 행이 연관 판독 워드선에 결합되고 상기 메모리 셀의 각 열이 적어도 하나의 열 그룹을 형성하고, 각 열 그룹의 상기 메모리 셀이 연관 판독 비트선에 결합되고, 각 열 그룹이 그 열 그룹내의 활성화된 메모리 셀에 관해 판독동작 수행 가능한 활성 동작 모드와 상기 판독동작 수행 가능하지 않은 비활성 동작 모드를 갖는, 상기 메모리 셀로 이루어진 어레이를 구비한, 메모리 디바이스내의 누설전류를 제어하는 방법을 제공하되, 이 방법은, 열 그룹마다, 상기 연관 판독 비트선을 제1 전압레벨로 사전충전한 후 상기 판독동작을 행하는 단계; 메모리 셀마다, 상기 메모리 셀을 갖는 상기 열 그룹과 연관된 상기 연관 판독 비트선과 기준선과의 사이에 결합회로를 연결시키는 단계; 상기 활성 동작 모드에서 열 그룹이 연관된 기준선마다, 그 기준선을 상기 제1 전압레벨과는 다른 제2 전압레벨에 연결시키는 단계; 상기 판독동작시에 활성화되는 메모리 셀의 행과 연관된 상기 판독 워드선의 승압레벨에서 어서트 워드선 신호를 발생하는 단계; 상기 판독동작시에, 활성화된 각 메모리 셀과 연관된 상기 결합회로를 상기 어서트 워드선 신호에 의해 활성화시키고, 그 연관 판독 비트선을, 상기 활성화된 메모리 셀내에 기억된 데이터 값에 따라 상기 연관된 기준선에 주어진 상기 제2 전압레벨을 향해 선택적으로 방전시키는 단계; 및 상기 활성 동작 모드에서 열 그룹이 연관되지 않은 기준선마다, 그 기준선과 상기 제2 전압레벨을 분리시켜 그 연관된 열 그룹의 각 메모리 셀의 상기 결합회로를 통과하는 누설전류 경로를 제거하는 단계를 포함한다.
본 발명의 제 3 국면에서 본 메모리 디바이스는, 복수의 행과 열로서 배치된 메모리 셀 수단으로 이루어진 어레이로서, 상기 메모리 셀 수단의 각 행이 연관 판독 워드선에 결합되고 상기 메모리 셀 수단의 각 열이 적어도 하나의 열 그룹을 형성하고, 각 열 그룹의 상기 메모리 셀 수단이 연관 판독 비트선에 결합되고, 각 열 그룹이 그 열 그룹내의 활성화된 메모리 셀 수단에 관해 판독동작 수행 가능한 활성 동작 모드와 상기 판독동작 수행 가능하지 않은 비활성 동작 모드를 갖는, 상기 메모리 셀 수단으로 이루어진 어레이; 열 그룹마다, 상기 연관 판독 비트선을 제1 전압레벨로 사전충전한 후 상기 판독동작을 행하는 프리차지수단; 상기 메모리 셀 수단을 갖는 상기 열 그룹과 연관된 상기 연관 판독 비트선과 기준선과의 사이를 연결하는 결합수단을 포함하는 상기 각 메모리 셀 수단; 상기 활성 동작 모드에서 열 그룹이 연관된 기준선마다, 그 기준선을 상기 제1 전압레벨과는 다른 제2 전압레벨에 연결시키고, 상기 활성 동작 모드에서 열 그룹이 연관되지 않는 기준선마다, 그 기준선과 상기 제2 전압레벨을 분리하는, 기준선 제어수단; 및 상기 판독동작시에 활성화되는 상기 메모리 셀 수단의 행과 연관된 상기 판독 워드선의 승압레벨에서 어서트 워드선 신호를 발생하는 워드선 부스팅 수단을 구비하고; 상기 판독동작시에, 활성화된 각 메모리 셀 수단과 연관된 상기 결합수단은 상기 어서트 워드선 신호에 의해 활성화되어, 그 연관된 판독 비트선을, 상기 활성화된 메모리 셀 수단내에 기억된 데이터 값에 따라 상기 연관된 기준선에 주어진 상기 제2 전압레벨을 향해 선택적으로 방전하기 위한 것이고; 상기 활성 동작 모드에서 열 그룹이 연관되지 않은 기준선마다, 상기 기준선 제어수단의 작동으로, 그 기준선과 상기 제2 전압레벨을 분리시켜 그 연관된 열 그룹의 각 메모리 셀의 상기 결합수단을 통과하는 누설전류 경로를 제거하는 역할을 한다.
제 4 국면에서 본 본 발명은, 메모리 컴파일러 컴퓨터 프로그램과 연관되어 회로소자들의 정의와 이 회로소자들을 조합하는 데이터 정의 규칙들을 지정하는 메모리 아키텍처로부터 메모리 디바이스의 인스턴스를 발생하여, 그 발생된 인스턴스가 본 발명의 제 1 국면에 따른 메모리 디바이스를 지정하도록, 컴퓨터를 제어하기 위한 상기 메모리 컴파일러 컴퓨터 프로그램을 기억하는 컴퓨터 프로그램 기억매체(예를 들면, 비일시적 기억매체)를 제공한다.
본 발명을 아래의 첨부도면에 나타낸 것과 같은 실시예들을 참조하여 예시로만 더 설명하겠다:
도 1a 및 1b는 실시예들에 따른 메모리 디바이스의 메모리 어레이를 형성하는데 사용될 수 있는 메모리 블록 구조의 2개의 다른 구성을 나타내고,
도 2는 도 1a의 배치에 따른 블록 구조내의 하나의 열과 관련지어 설치된 부품을 나타내고,
도 3은 다른 실시예에 따라, 도 2와 같이 동일한 열 배치를 나타내지만, 기준선이 상부와 하부와의 사이에 공유되는 배치를 나타내고,
도 4a 및 4b는 2개의 열이 다중화된 배치로 구성되는 실시예들에 있어서 상기 기준선에 대해 2개의 가능한 배치를 나타내고,
도 5a는 일 실시예에 따른 워드선 부스팅 회로를 나타내고,
도 5b는 도 5a의 회로의 동작을 나타내는 타이밍도이고,
도 6은 도 1a에 따른 복수의 블록 구조가 결합되어 전체 판독 비트선이 연관된 상기 메모리 어레이의 열을 형성할 수도 있는 모양을 나타내고,
도 7은 일 실시예에 따른 메모리 디바이스의 논리적 배치를 개략적으로 나타내는 블록도이고,
도 8은 상술한 실시예들의 상기 기준선 제어회로와 워드선 부스팅 회로를 구비한 메모리 인스턴스를 메모리 컴파일러가 발생하는 동작을 개략적으로 나타낸 도면이고,
도 9는 메모리 컴파일러 동작을 행하여 상술한 실시예들을 따르는 메모리 인스턴스를 발생할 수도 있는 컴퓨터 시스템의 도면이다.
일 실시예에 따른 메모리 디바이스는, 복수의 행과 열로서 배치된 메모리 셀로 이루어진 어레이를 구비하고, 상기 메모리 셀의 각 행이 연관 판독 워드선에 결합되고, 상기 메모리 셀의 각 열이 적어도 하나의 열 그룹을 형성하고, 각 열 그룹의 상기 메모리 셀이 연관 판독 비트선에 결합된다. 상기 메모리 어레이는, 도 1a 및 1b에 나타낸 것과 같은 블록 구조를 사용하여 구성되어도 된다. 일 실시예에서, 상기 메모리 어레이는 단일 블록 구조를 구비하여도 되고, 다른 실시예에서는 복수의 블록 구조를 사용하여 상기 메모리 어레이를 형성하여도 된다.
도 1a의 블록 구조를 고려하여, 2개의 메모리 셀 그룹, 즉 상부 메모리 셀 그룹(10)과 하부 메모리 셀 그룹(20)을 정의하고, 이들 양쪽의 메모리 셀 그룹은, 동일 센스 증폭기 회로(15)를 공유한다. 상기 상부 및 하부 메모리 셀 그룹은 복수의 열의 셀을 제공하지만, 특정 메모리 셀 그룹내의 각 열은 앞서 설명한 열 그룹을 형성한다. 이에 따라, 본 실시예에서, 상부 메모리 셀 그룹(10)내의 메모리 셀의 각 열은, 연관 판독 비트선에 연결되고, 하부 메모리 셀 그룹(20)내의 메모리 셀의 각 열도 연관 판독 비트선에 연결된다. 상부 메모리 셀 그룹의 열에 연결된 판독 비트선을 상부 판독 비트선(RBLTOP)이라고 하고, 하부 메모리 셀 그룹(20)의 열과 연관된 판독 비트선을 하부 판독 비트선(RBLBOTTOM)이라고 한다.
도 1a의 설계에 따라, 상부 판독 비트선과 이에 대응한 하부 판독 비트선마다, 상기 센스 증폭기 회로는, NAND 게이트 구조(25)를 제공하여 상기 쌍의 판독 비트선의 강화된 센스 증폭기 출력을 생성한다. 판독동작 전에, 양쪽의 비트선은 논리적 1의 값으로 사전충전된다. 그 판독동작시에, 판독 워드선 펄스신호를 어서트하여 상기 어레이의 어드레싱된 행내의 메모리 셀들을 활성화함에 따라서, 특별한 쌍의 상부 판독 비트선과 하부 판독 비트선을 고려하여, 이들 쌍의 비트선에 연결된 메모리 셀 중 최대 하나의 메모리 셀만이 활성화된다. 판독동작시에, 그 활성화된 메모리 셀은, 그 연관된 판독 비트선상의 전압을, 그 활성화된 메모리 셀에 기억된 데이터 값이 제1값을 가지면 논리적 0의 전압레벨(일반적으로는 접지전압레벨)로 방전한다. 이 대신에, 그 데이터 값이 제2값에 있으면, 그와 같은 방전을 행하지 않는다. 상기 NAND 게이트 구조의 동작으로 인해 안 것은, 상기 센스 증폭기 출력신호는, 상기 쌍의 판독 비트선의 어느쪽도 방전되지 않으면 논리적 0의 값을 유지하지만, 상기 판독 비트선 중 어느 한쪽이 논리적 0의 레벨로 방전되면 논리적 1의 값으로 반전한다는 것이다. 따라서, 상기 활성화된 메모리 셀이 상기 제1값을 기억하는 경우, 상기 센스 증폭기 출력은 상기 판독 워드선 펄스신호가 어서트되는 기간동안에 논리적 0의 값에서 논리적 1의 값으로 반전되어야 하지만, 그 활성화된 메모리 셀이 상기 제2값을 기억하는 경우, 상기 센스 증폭기 출력은 반전되지 않아야 하고, 그 대신에 논리적 0의 레벨로 유지되어야 한다.
도 1b는 메모리 셀(30)의 각 그룹 자신이 연관된 센스 증폭기 회로(35)를 갖는 경우의 다른 블록 구조를 나타낸다. 본 예시에서, 상기 센스 증폭기 회로는 인버터(40)로 구성될 수 있고, 또 상기 센스 증폭기 출력은 도 1a를 참조하여 상술한 것과 같은 특성을 따른다. 특히, 일 열에서의 어드레싱된 메모리 셀이 제1값을 기억하는 경우, 상기 비트선이 논리적 0의 레벨로 방전하여서, 상기 판독 워드선 펄스신호가 어서트되는 기간동안에 상기 센스 증폭기 출력을 논리적 1의 값으로 반전시켜야 한다. 이렇게 하지 않고 상기 어드레싱된 메모리 셀이 제2값을 기억하는 경우, 상기 센스 증폭기의 출력이 반전되지 않아야 하고, 그 대신에 논리적 0의 레벨로 유지되어야 한다.
도 2는 일 실시예에 따른 도 1a의 블록 구조내의 단일 열과 관련지어 설치된 부품을 나타낸 도면이다. 특히, 상기 상부 판독 비트선(150)에 연결된 부품이 나타내어져 있고, 이 판독 비트선(150)은 NAND 게이트(180)에 제1 입력을 제공한다. 하부 판독 비트선(185)은, 제2 입력을 제공하고, 상부 판독 비트선(150)에 관하여 도 2에 도시된 것처럼 NAND 게이트(180)에 연결된 부품이 동일하게 배치되어 있다.
상부 판독 비트선(150)을 고려하여, 일련의 메모리 셀(100, 155, 160, 165)은 이 상부 판독 비트선에 연결되어 있다. 각 메모리 셀의 형태는, 상기 메모리 셀(100)에 대해 상세히 도시되어 있다. 특히, 기본 메모리 셀은, 상기 2개의 NMOS 패스(pass) 게이트용 트랜지스터(115, 120)와 2개의 인버터(105, 110)(4개의 트랜지스터의 배치를 사용한 표준방식으로 형성됨)로 구성되지만, 추가로 2개의 NMOS 트랜지스터(135, 140)로 구성된 결합회로(130)도 판독동작시에 사용하기 위해 제공된다.
상기 메모리 셀(100)을 대상으로 삼은 기록동작을 먼저 고려하여, 기록 워드선(WWL) 신호가 어서트되어 상기 패스 게이트용 트랜지스터(115, 120)를 도통시킨다. 그리고, 기록 구동회로는, 기록 비트선(122, 124)상의 전압을 제어하여서 필요한 데이터 값을 상기 메모리 셀에 기록시키고, 그 기록동작의 끝에서 상기 기록 워드선 신호는, 디어서트되어(de-asserted) 상기 패스 게이트용 트랜지스터(115, 120)를 차단시키기 때문에, 상기 인버터(105, 110)에 의해 형성된 상기 메모리 셀의 데이터 홀딩부를 기록 비트선(122, 124)과 분리시킨다. 이에 따라서, 이때, 논리적 1의 값 또는 논리적 0의 값은, 기록동작동안에 비트선(122, 124)상에서 구동된 전압에 의거하여, 노드 X(125)에 기억될 것이다.
대표적인 종래기술의 시스템에서는 상기 결합회로(130)의 트랜지스터가 상기 인버터 쌍(105, 110)에 사용된 것처럼 보통 동일 접지전위에 직접 연결되는데 반해서, 상기 실시예에 따른 상기 결합회로(130)는 기준선(195)에 의해 제공된 자신의 가상 접지레벨VSSRD에 실제로 연결되고, 그 후 이때의 기준선은 기준선 제어회로(190)를 거쳐 상기 접지전위에 결합된다.
도 2에 도시된 실시예에서, 상기 기준선 제어회로는 NMOS 트랜지스터 회로의 형태를 취하고, 이때의 NMOS 트랜지스터 회로의 게이트는 설정 또는 클리어되는 인에이블 신호를 수신한다. 특히, 상기 기준선(195)에 연결된 상기 열 그룹이 활성 동작 모드에 있는 경우, 즉, 그 연관된 열 그룹내 메모리 셀 중 임의의 셀에 대해서 판독동작을 행할 수 있는 경우, 상기 인에이블 신호가 하이(high)로 설정되어 상기 기준선 제어회로(190)를 도통시키기 때문에, 그 기준선(195)을 접지전위에 연결시킨다. 이때, 표준방식으로 판독동작을 행할 수 있다.
특히, 판독동작시에, 상기 판독 워드선(145)의 신호가 어서트되어 상기 어드레싱된 행의 메모리 셀에 대해 상기 결합회로(130)의 트랜지스터(140)를 도통시킨다. 그 판독 워드선 신호가 어서트되기 전에, 판독 비트선(150)은 프리차지용 PMOS 트랜지스터(170)를 사용하여 논리적 1(Vdd)의 레벨로 사전충전되어 있음에 따라서, 상기 판독 워드선 신호가 어서트되면, 상기 판독 비트선(150)이 상기 메모리 셀내 노드X(125)에 기억된 값에 따라 선택적으로 논리적 0의 레벨로 방전한다는 것을 알 수 있다. 특히, 상기 노드(125)가 제1값, 즉 논리적 1의 값을 기억하는 경우, 이는 NMOS 트랜지스터(135)를 도통시켜, 상기 비트선(150)이 (NMOS트랜지스터 회로(190)가 도통되는 것으로 인해 접지에 연결되는) 상기 기준선(195)을 거쳐 접지를 향해 방전되게 한다. 반대로, 상기 노드(125)가 논리적 0의 값을 기억하는 경우, 상기 트랜지스터(135)가 도통되지 않아, 그 비트선상의 전압이 Vdd레벨로 유지되어 있다. 상기 센스 증폭기(180)는 초기에 논리적 0의 레벨로 출력하지만, 상술한 것처럼 그 출력은, 상기 노드(125)가 논리적 1의 값인 경우 판독동작 과정동안에 논리적 1의 레벨로 반전되므로, 그 판독 비트선(150)이 방전된다.
그러나, 복수의 메모리 셀은 판독 비트선(150)에 결합되고, 그 셀 각각은 결합회로(130)와 연관되어 있다는 알 것이다.. 디바이스의 기하학적 구조가 축소함에 따라, 상기 결합회로를 통과하는 누설전류가 보다 중요해지고 있다는 것을 발견하였다. 특히, 상기 열내의 결합회로 중 하나의 결합회로만이 어서트된 판독 워드선 신호에 의해 도통된 트랜지스터(140)를 갖고, 나머지 모든 결합회로는 누설전류의 원인이 되기도 한다. 그 누설전류의 가장 중요한 원인은, 메모리 셀들의 노드(125)에 논리적 1의 값을 기억하는 논(non)어드레싱된 메모리 셀이 원인이다. 이러한 상황에서, 비록 상기 결합용 트랜지스터 140이 차단될지라도, 상기 결합용 트랜지스터 135는 도통되고, 그 상황에서 상기 결합회로(130)를 통과하는 누설전류가 판독 비트선(150)상의 전압을 논리적 0의 레벨로 끌어내리게 된다. 일부의 추가의 누설전류는, 노드 X(125)가 논리적 0의 값을 기억하는 논어드레싱된 메모리 셀에서 생기기도 하고, 실제로 노드 X(125)가 논리적 0의 값을 기억하는 하나의 어드레싱된 메모리 셀과 관련되어 생기기도 한다(이 경우에, 트랜지스터 140은 도통되지만 트랜지스터 135는 차단될 것이다).
프로세스의 기하학적 구조가 축소되어 누설전류가 증가함에 따라, 이들의 효과는, 비록 어드레싱된 메모리 셀이 그 노드(125)에서 논리적 0의 값을 기억함에 따라서 그 비트선(150)이 판독동작동안에 Vdd공급레벨을 유지할지라도, 그 누설전류는, 상기 센스 증폭기(180)가 그 출력상태를 논리적 1의 값으로 반전하는 상기 판독 워드선이 어서트되는 기간동안에 상기 비트선상의 전압을 상당한 정도로 방전시켜서, 부정확한 판독값을 나타내는 상황을 일으킬 수 있는 가능성이 있다는 것을 발견하였다.
도 2에 나타낸 실시예에 따른 키퍼(keeper) 회로(175)는, 상기와 같은 상황이 일어나지 않도록 구성된다. 이 키퍼 회로는 다양한 형태를 취할 수 있다. 일 실시예에서, 상기 키퍼 회로는, 소스와 드레인이 VDD와 판독 비트선 사이에 연결되고 게이트가 상기 센스 증폭기의 출력에 연결된 PMOS 구조의 형태를 취한다. 프리차지 위상의 끝에서, 상기 상부 판독 비트선(150)과 하부 판독 비트선(185) 양쪽이 논리적 1의 레벨로 사전충전되는 것은, NAND 게이트(180)의 출력이 논리적 0의 레벨에 있기 때문에, 상기 키퍼 회로내의 상기 PMOS 구조를 도통시킴에 따라서, 판독 비트선이 논리적 1의 레벨로 약하게 끌어당겨지는 것을 의미한다. 그 이후의 판독동작시에, 상기 어드레싱된 메모리 셀은 판독 비트선이 방전되게 하는 데이터 값을 기억하지 않는 경우, 상기 결합회로(130)에서의 상술한 누설전류는 상기 키퍼 회로(175)의 약한 풀업 기능을 극복하는데 불충분하므로, 상기 어드레싱된 메모리 셀내에 기억된 데이터 값의 부정확한 감지를 방지한다.
필요한 경우, 다른 형태의 키퍼 회로도 제공될 수 있다. 예를 들면, 펄스 구동 키퍼 회로는 공동 소유의 동시계류중인 US 특허출원번호 13/612,953에 기재되어 있고, 그 전체 내용은 여기서 참고로 포함된다.
그러나, 예를 들면, 상기 결합회로에 의해, 판독동작 수행중인 동안에 누설전류가 생길 뿐만 아니라, 예를 들면 기록동작 수행중이 아니기 때문에 또는 특별한 메모리 부분이 판독동작에 의해 어드레싱중이 아니기 때문에, 판독동작 수행중이 아닌 경우에 누설전류가 생길 수도 있다.
도 2에 나타낸 실시예에 따라, 상기 누설전류는 이러한 기간동안 상기 인에이블 신호를 상기 기준선 제어회로(190)에 대해 클리어하여서 감소됨으로써, 상기 기준선(195)을 상기 접지전위로부터 분리시켜서, 상기 기준선상의 전압을 변동시킨다. 이 기간동안, 상기 기준선(195)상의 전압은 증가하고, 이에 따라서 상기 결합회로(130)를 통과하는 누설전류가 감소할 것이다.
이렇게 상기 기준선 제어회로의 사용이 상기와 같은 경우에 상당히 누설전류를 감소시키고, 상기 기준선 제어회로가 상기 경로에서 NMOS 트랜지스터를 접지에 추가하는 것으로 인해 상기 기준선(195)을 접지에 연결시킬 수 있는 기간동안에 상기 판독동작의 성능을 감소시킬 수 가능성이 있었다. 그러나, 도 2의 실시예에 따라, 상기 어서트된 판독 워드선(145)의 승압을 위한 워드선 부스터 회로(197)가 제공되어, 상기 결합회로(130)내의 상기 연관된 NMOS 트랜지스터(140)를 보다 강하게 도통시켜, 상기 결합회로(130)의 성능을 향상시킨다. 이러한 성능의 향상은 상기 기준선 제어회로(190)의 도입으로 일어날 어떠한 감소의 가능성도 보다 많이 상쇄할 수 있음에 따라서, 그 판독동작의 성능을 유지하는 것이 가능하고, 또 판독동작 수행중이 아닐 때 상기 결합회로(130)를 통과하는 누설전류를 상당히 감소시킨다.
상기 기준선 제어회로를 제공하는데 사용된 NMOS 트랜지스터 회로(190)의 사이징(sizing)은 필요에 따라 달라질 수 있다. 그 NMOS 트랜지스터 회로(190)가 커질수록, 상기 인에이블 신호가 설정될 때 상기 기준선(195)을 접지전위로 보다 강하게 풀다운(pull down)시킨다. 이에 따라 성능을 향상시키지만, NMOS 트랜지스터 회로(190)를 보다 작게 한 경우보다는 누설을 덜 보상할 것이다. 반대로, 그 NMOS 트랜지스터 회로를 보다 작게 하면, 인에이블 신호가 클리어될 때 이룰 수 있는 누설전류 절감을 증가시킴에 따라서, 상기 기준선(195)은 접지전위에 연결되지 않지만, 판독성능에 관해 감소효과가 더 많다. 이에 따라서, 그 성능 감소를 극복하기 위해서 상기 워드선을 더욱 부스팅하는 것이 필요할 것이다.
도 2의 실시예에서는 NAND 구조(180)에 결합된 열의 상부와 하부 양쪽에 별도의 기준선(195)과 연관 기준선 제어회로(190)를 제공하고, 도 3에 나타낸 다른 실시예에서는 단일의 기준선과 연관 기준선 제어회로를 사용할 수 있다. 이에 따라, 상기 상부는 연관 판독 비트선 215에 결합된 복수의 메모리 셀 200, 205, 210을 구비하고, 상기 하부도 연관 판독 비트선 255에 연결된 복수의 메모리 셀 240, 245, 250으로 이루어진다. 양쪽의 국소적 비트선(215, 255)은 NAND 게이트(235)로의 입력을 제공하고, 양쪽 부는 자신의 연관 키퍼 회로(230, 275)를 갖는다. 마찬가지로, 양쪽 부는 자신의 별도의 프리차지 회로(225, 270)를 가져서 상기 상부 판독 비트선과 하부 판독 비트선이 서로에 상관없이 사전충전될 수 있다.
그러나, 도 3의 실시예에서는, 각종 메모리 셀(200, 205, 210, 240, 245, 250)의 결합회로(130) 모두를 단일 기준선(220)에 연결시키고, 그 기준선을 접지에 단일 기준선 제어회로(280)에 의해 선택적으로 연결시킨다. 본 실시예에서는, 상기 상부 또는 상기 하부에 대해 판독동작이 이루어질 때마다, 상기 기준선 제어회로(280)를 활성화하여 상기 기준선(220)을 접지에 연결시킨다. 그러나, 상기 상부 또는 상기 하부에 대해 어느쪽도 판독동작이 이루어지지 않는 기간에는, 상기 기준선 제어회로(280)가 정지될 수 있어, 상기 기준선(220)의 전압을 변동시킴으로써, 누설전류를 상당히 감소시킨다.
도 4a는 상기 메모리 셀의 어레이가 다중화 배치로 배치된 다른 실시예를 나타내고, 도 4a의 특별한 예시에서 상기 어레이는 MUX-2 배치로 구성된다. 본 배치에 따라, 한쌍의 열은 상기 센스 증폭기 회로(340)와 상기 연관 키퍼 회로(345)를 공유하고, 그 트랜지스터(330, 380)는, 제1열의 국소적 판독 비트선(315)이나 제2열의 국소적 판독 비트선(365) 중 한쪽을 상기 센스 증폭기에 선택적으로 연결시키는데 사용된다. 따라서, 본 실시예에서는 이들 2개의 열 중 하나의 열만이, 시간에 맞춰 어떠한 특별한 시점에서 판독동작의 대상이다.
양쪽의 열은 같은 방식으로 구성되고, 이에 따라 상기 제1열에는 일련의 메모리 셀(300, 305, 310)이 연관된 국소적 판독 비트선(315)에 연결되어 있고, 이 국소적 판독 비트선은 연관된 프리차지 회로(325)를 갖는다. 마찬가지로, 상기 제2열에도, 일련의 메모리 셀(350, 355, 360)이 연관된 국소적 판독 비트선(365)에 연결되어 있고, 또 이때의 판독 비트선은 자신의 프리차지 회로(375)를 갖는다.
또한, 상기 제1열은 자신의 기준선(320)과 연관 기준선 제어회로(335)를 갖고, 제2열은 자신의 기준선(370)과 연관 기준선 제어회로(385)를 갖는다.
이 구성은 상기 열 블록의 하부에 대해서도 중복된다.
이들 열 중 하나의 열에 관해 판독동작을 행하기를 원하는 경우, 관련 MUX 신호는 상기 트랜지스터 330이나 트랜지스터 380을 인에이블하도록 어서트되고, 이 MUX 신호는 상기 관련 기준선 제어회로(335, 385)를 구동하는데도 사용될 수 있어, 상기 국소적 판독 비트선 중 하나가 상기 센스 증폭기 회로(340)에 연결될 때, 상기 연관된 기준선이 접지전위에도 연결된다.
도 4b는 기준선을 제공한 것이외는 도 4a의 배치와 동일한 다른 배치를 나타낸다. 특히, 본 실시예에서, 단일 기준선(385)에는 자신의 연관된 기준선 제어회로(390)가 구비되어 있다. 본 실시예에서, 상기 기준선 제어회로(390)에 대한 인에이블 신호는, MUX 0 신호와 MUX 1 신호에 관해 논리적 OR 연산을 행하여서 얻어진다.
추가의 구성이 가능하다는 알 것이다, 예를 들면 도 4b의 해결방식은 도 3의 해결방식과 조합하여서도 확장될 수 있음으로써, 상기 단일 기준선은 상기 상부와 하부의 사이에 공유되어도 된다.
도 3, 4a 및 4b에 명료하게 도시되어 있지 않지만, 이들 구성 모두도 워드선 부스터 회로(197)를 사용하여 판독동작의 수행동안에 상기 어서트된 판독 워드선을 부스팅하기 때문에, 그 판독수행이 상기 기준선 제어회로의 설치에 반드시 영향을 받지 않도록 한다.
워드선 부스터 회로(197)는 다양한 형태를 취할 수 있다. 특별한 예시 구성이 도 5a에 도시되어 있다. 특히, PMOS 트랜지스터(400)와 NMOS 트랜지스터(405)는, 최종단의 워드선 구동회로로서 인버터를 구성하고, 이때의 구동회로는 경로 410상의 상기 인버터에의 입력신호에 의거하여 경로 415상의 상기 워드선 신호를 발생하는데 사용된다.
이러한 구성에서, 상기 워드선 부스터 회로는, 상기 인버터와 전력공급전압을, 상기 인버터(430, 435)와 용량소자(440)로 구성된 지연소자를 따라 결합하는 PMOS 트랜지스터(420)의 형태를 취한다. 도 5b를 참조하여 보다 상세히 설명한 것처럼, 상기 워드선 부스터 회로(197)는, 어서트된 워드선 신호가 경로 415상에서 출력되는 기간의 적어도 일부동안에 상기 노드(425)에서 승압하는 역할을 하기 때문에, 그 어서트된 워드선 신호의 전압을 승압한다.
구체적으로, 도 5b에 도시된 것처럼, 경로 410 상의 입력신호 NWL가 이 시점 445에서 논리적 0의 레벨로 천이할 때, 인버터(400, 405)가, 상기 워드선(WL) 신호를 형성하는 경로 415 상의 출력을 논리적 1의 레벨로 천이한다. 이것은 도 5b에서 천이 450으로 나타낸다.
이 기간동안에, 입력으로서 PMOS 트랜지스터(420)에 제공된 부스트 신호는, 논리적 0의 레벨로 유지되어 있기 때문에, PMOS 트랜지스터(420)를 도통하고, 그 노드(425)가 반드시 전력공급 전압VDD에 있도록 한다. 그러나, 천이 455로 나타낸 것처럼, 이 부스트 신호는, 그 후에 논리적 1의 레벨로 천이된다. 이 천이는, 지연소자(430, 435)를 거쳐 상기 용량소자(440)의 좌측으로 천이도중에 지연된다(도 5a의 예시에는 2개의 인버터가 도시되어 있지만, 상기 지연소자는 원하는 지연량에 의존한 임의의 수의 인버터로 형성될 수 있다는 것을 알 것이다). 그러나, 상기 용량소자의 좌측에서의 전압이 논리적 0의 레벨로부터 논리적 1의 레벨로 증가함으로써, 용량 효과에 의해, 노드 425상의 전위를 증가시키기도 할 것이다. 상기 천이 460으로 도시된 것처럼, 상기 경로 415상의 상기 어서트된 워드선 신호에 의해 자신의 전압을 보다 높은 레벨로 승압시킨다. 이것은 상기 결합회로(130)내의 트랜지스터(140)를 매우 강하게 도통하여, 상기 결합회로의 성능을 향상시킨다.
도 6은 도 1a의 복수의 블록 구조가 메모리 어레이의 열을 형성하도록 배치된 배치를 나타낸다. 도 6은 이러한 일 열을 나타내고, 여기서, 각 블록의 상부 메모리 셀 영역과 하부 메모리 셀 영역은 그들의 열 그룹내에 16개의 메모리 셀을 포함한다. 각 센스 증폭기로부터의 출력은, 대응한 NMOS 트랜지스터(515, 520, 525)에 입력으로서 제공됨에 따라서, 임의의 블록 500, 505, 510이 노드 X(125)에 논리적 1의 값을 기억하는 어드레싱된 메모리 셀을 구비하는 경우, 상기 센스 증폭기 출력은 상기 판독동작동안에 논리적 1의 레벨로 천이하기 때문에, 대응한 NMOS 트랜지스터를 도통한다. 그러나, 그 트랜지스터들 중 하나만을 도통하는데, 그 이유는, 임의의 특별한 판독동작동안에 특별한 열내에 어드레싱된 메모리 셀이 하나만 있기 때문이다. 따라서, 판독동작의 시작 전에 상기 프리차지 회로(535)에 의해 논리적 1의 레벨로 사전충전되는 전체 비트선(530)은, 상기 어드레싱된 메모리 셀이 논리적 1의 값을 노드 X(125)에 기억하는 경우 논리적 0의 레벨로 방전된다. 그렇지 않으면, 상기 전체 비트선 출력은, 논리적 1의 레벨로 유지될 것이다. 그 후, 상기 전체 비트선(530)상의 전압은, 인버터 등의 적절한 전체 센스 증폭기 구조(미도시됨)에 의해 감지될 수 있다.
도 7은 일 실시예에 따른 메모리 디바이스의 논리적 배치를 개략적으로 나타내는 도면이다. 특히, 메모리 디바이스(600)는, 메모리 셀의 어레이가 복수의 행렬로 배치된 메모리 어레이(605)를 구비한다. (상술한 기록 워드선과 판독 워드선을 구비한) 복수의 워드선(607)은 그 어레이를 통과하여 개개의 행의 메모리 셀을 기록 및 판독동작동안에 워드선 드라이버(630)에 의해 어드레싱할 수 있도록 설치된다. 추가로, (기록 비트선 쌍과, 앞서 언급한 판독 비트선을 구비한) 복수의 비트선(609)은, 상기 열들의 메모리 셀과 관련지어 설치된다. 각 열은, 관련된 기록 및 판독 비트선에 결합되어 기록동작동안에 상기 열의 활성화된 메모리 셀에 데이터가 기록될 수 있고, 판독동작동안에는 그 열의 활성화된 메모리 셀로부터 데이터가 판독될 수 있다.
프리차지 회로(615)는, 제어회로(610)의 제어하에 비트선상의 전압레벨을 사전충전하는데 사용된다. 이 사전충전동작 후에, 기록동작이나 판독동작을 수행할 수 있다. 기록동작에 대해서, 상기 제어회로(610)는 제어신호를 상기 워드선 드라이버(630)에 발행하여 특별한 행의 메모리 셀이 상기 연관된 기록 워드선을 거쳐 활성화되게 하고, 상기 제어회로(610)는 추가로 상기 기록 구동회로(625)에 의해 관련 기록 비트선 쌍의 전압을 제어하여, 그 필요한 데이터 값이 상기 활성화된 행의 메모리 셀에 기록되게 한다. 판독동작에 대해서, 상기 제어회로는 다시 제어신호를 상기 워드선 드라이버(630)에 발행하여 특별한 행의 메모리 셀이 적절한 판독 워드선을 거쳐 활성화되게 하고, 그후 상기 센스 증폭기 회로(620)는 관련 판독 비트선상의 전압의 값을 구하기 위해서 사용되고, 그 후 상기 감지된 판독 데이터는 제어회로(610)로 되돌려진다.
상기 워드선 드라이버(630)는, 상술한 워드선 부스터 회로(197)를 구비한다. 또한, 복수의 기준선은, 각종 국소적 비트선과 관련지어 설치되고, 이때의 기준선 제어회로는 이들 기준선의 각각에 대해 별도의 기준선 제어부를 구비하고, 상기 제어회로(610)는 그 기준선 제어부들에 대해 인에이블 신호를 발생한다.
도 7은 메모리 디바이스의 배치를 논리적으로 나타내도록 구성되지만, 구조적 배치를 표시하도록 구성되지는 않는다는 것을 알 것이다. 예를 들면, 상기로부터 명백하듯이, 상기 센스 증폭기 회로(620)는, 실제로, 상기 프리차지 회로(615)와 기준선 제어회로(650)와 마찬가지로, 상기 메모리 어레이를 형성하는 블록들내에 삽입된다.
도 8은 상술한 실시예들에 따른 기준선 제어회로와 워드선 부스팅회로를 구비한 메모리 인스턴스를, 메모리 아키텍처(710)를 참조하여 메모리 컴파일러(700)로부터 작성하는 모양을 개략적으로 도시한 것이다. 상기 메모리 아키텍처(710)는, 메모리 인스턴스를 작성하기 위해서, 회로소자의 정의와, 상기 회로소자들을 조합하기 위한 데이터 정의 규칙을 특정한다. 상기 메모리 인스턴스의 특정한 요구사항은, 그래픽 유저 인터페이스(GUI)를 거쳐 입력 파라미터로서 메모리 컴파일러(700)에 들어간다. 당업자라면 알 수 있듯이, 이러한 입력 파라미터는, 원하는 메모리 인스턴스의 여러 가지 국면들, 예를 들면 메모리 어레이의 사이즈를 정의하는 것, 메모리 어레이의 구성을 다중화하는 것, 전력 게이팅 특징 등의 여러 가지 선택적 특징들 중의 선택, 지원되는 내장형 자체 검사(BIST) 모드 등을 특정할 수 있다.
그 후, 상기 메모리 컴파일러(700)는, 상기 입력 파라미터와 메모리 아키텍처(710)에 의거하여 필요한 메모리 인스턴스를 생성한다. 일 실시예에 따라, 상기 메모리 컴파일러는, 연관된 기준선 제어부를 갖기 갖는 복수의 기준선을 구비하고, 각 판독 워드선 구동회로와 관련지어, 상술한 도면들을 참조하여 설명한 방식으로 사용하기 위한 판독 워드선 부스터 회로를 제공한다.
도 9는 메모리 인스턴스를 생성하기 위해서 상술한 메모리 컴파일 동작을 구현하는데 사용되어도 되는 타입의 범용 컴퓨터(800)를 개략적으로 도시한 것이다. 그 범용 컴퓨터(800)는, 공통버스(822)를 거쳐 모두 연결된, 중앙처리장치(802), 랜덤 액세스 메모리(804), 판독전용 메모리(806), 네트워크 인터페이스 카드(808), 하드 디스크 드라이브(810), 디스플레이 드라이버(812)와 모니터(814), 및 키보드(818)와 마우스(820)를 갖는 유저 입출력회로(816)를 구비한다. 동작상, 중앙처리장치(802)는, 랜덤 액세스 메모리(804), 판독전용 메모리(806) 및 하드 디스크 드라이브(810)에 기억되거나, 동적으로 상기 네트워크 인터페이스 카드(808)를 거쳐 다운로드되어도 되는 컴퓨터 프로그램 명령어를 실행한다. 행해진 처리 결과는, 디스플레이 드라이버(812)와 모니터(814)를 거쳐 유저에 표시되어도 된다. 범용 컴퓨터(800)의 동작을 제어하기 위한 유저 입력은, 키보드(818)나 마우스(820)로부터 유저 입출력회로(816)를 거쳐 수신되어도 된다(그리고, 이에 따라, 필요한 메모리 인스턴스의 어떤 특성을 판정하는데 사용된 입력 파라미터는 이러한 메카니즘을 거쳐 입력될 수 있다). 상기 컴퓨터 프로그램은 다양한 상이한 컴퓨터 언어로 기록될 수 있다는 것을 알 것이다. 상기 컴퓨터 프로그램은, 기록매체 기억되어 분산되어도 되거나, 상기 범용 컴퓨터(800)에 동적으로 다운로드되어도 된다. 적절한 컴퓨터 프로그램의 제어하에 작동할 때, 상기 범용 컴퓨터(800)는, 상술한 메모리 컴파일러 동작을 실행할 수 있고, 상기 메모리 컴파일러 동작을 실행하기 위한 장치를 구성하는데 고려될 수 있다. 범용 컴퓨터(800)의 아키텍처는 상당히 달라질 수 있고, 도 9는 일례일 뿐이다.
상술한 실시예들로부터 안 것은, 상술한 실시예들의 기술이, 메모리 디바이스의 판독성능을 손상시키지 않고, 상기 메모리 디바이스내의 누설전류를 감소시키는 메카니즘을 향상시킨다는 것이다.
여기에서는 특정 실시예를 설명하였지만, 본 발명은 이에 한정되지 않고 본 발명의 범위내에서 여러 가지로 변경 및 본 발명에 추가하여도 된다는 것을 알 것이다. 예를 들면, 본 발명의 범위를 벗어나지 않고, 이하의 종속항의 특징들과 독립항의 특징을 여러 가지로 조합할 수 있다.

Claims (17)

  1. 복수의 행과 열로서 배치된 메모리 셀로 이루어진 어레이로서, 상기 메모리 셀의 각 행이 연관 판독 워드선에 결합되고 상기 메모리 셀의 각 열이 적어도 하나의 열 그룹을 형성하고, 각 열 그룹의 상기 메모리 셀이 연관 판독 비트선에 결합되고, 각 열 그룹이 그 열 그룹내의 활성화된 메모리 셀에 관해 판독동작 수행 가능한 활성 동작 모드와, 상기 판독동작 수행 가능하지 않은 비활성 동작 모드를 갖는, 상기 메모리 셀로 이루어진 어레이;
    열 그룹마다, 상기 연관 판독 비트선을 제1 전압레벨로 사전충전한 후 상기 판독동작을 행하는 프리차지 회로;
    상기 메모리 셀을 갖는 상기 열 그룹과 연관된 상기 연관 판독 비트선과 기준선과의 사이에 연결된 결합회로를 포함하는 상기 각 메모리 셀;
    상기 활성 동작 모드에서 열 그룹이 연관된 기준선마다, 그 기준선을 상기 제1 전압레벨과는 다른 제2 전압레벨에 연결시키고, 상기 활성 동작 모드에서 열 그룹이 연관되지 않는 기준선마다, 그 기준선과 상기 제2 전압레벨을 분리하는, 기준선 제어회로; 및
    상기 판독동작시에 활성화되는 메모리 셀의 행과 연관된 상기 판독 워드선의 승압레벨에서 어서트 워드선 신호를 발생하는 워드선 부스팅 회로를 구비하고;
    상기 판독동작시에, 활성화된 각 메모리 셀과 연관된 상기 결합회로는 상기 어서트 워드선 신호에 의해 활성화되어, 그 연관된 판독 비트선을, 상기 활성화된 메모리 셀내에 기억된 데이터 값에 따라 상기 연관된 기준선에 주어진 상기 제2 전압레벨을 향해 선택적으로 방전하도록 구성되고;
    상기 활성 동작 모드에서 열 그룹이 연관되지 않은 기준선마다, 상기 기준선 제어회로의 작동으로, 그 기준선과 상기 제2 전압레벨을 분리시켜 그 연관된 열 그룹의 각 메모리 셀의 상기 결합회로를 통과하는 누설전류 경로를 제거하는 역할을 하는, 메모리 디바이스.
  2. 제 1 항에 있어서,
    각 열 그룹이 자신의 기준선을 갖도록 구성된, 메모리 디바이스.
  3. 제 1 항에 있어서,
    복수의 상기 열 그룹이 상기 기준선을 공유하는, 메모리 디바이스.
  4. 제 3 항에 있어서,
    상기 복수의 상기 열 그룹이 상기 메모리 어레이의 단일 열내에 있는, 메모리 디바이스.
  5. 제 3 항에 있어서,
    상기 복수의 상기 열 그룹은, 복수의 열들 중 하나의 열만이 상기 판독동작시에 활성화되도록, 다중화된 배치로 제공된 상기 어레이의 상기 복수의 열내에 있는, 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 기준선 제어회로는 기준선마다 기준선 제어부를 구비하고, 상기 메모리 디바이스는 기준선 제어부마다 인에이블 신호를 발생하도록 구성된 제어회로를 구비하고;
    각 기준선 제어부는, 상기 제어회로 설정용 인에이블 신호에 응답하여 상기 연관된 기준선을 상기 제2 전압레벨에 연결시키고, 상기 제어회로 클리어용 인에이블 신호에 응답하여 상기 연관된 기준선과 상기 제2 전압레벨을 분리하는, 메모리 디바이스.
  7. 제 6 항에 있어서,
    각 기준선 제어부는 NMOS 트랜지스터 회로를 구비하고, 상기 인에이블 신호는 논리적 1의 값으로 설정되는, 메모리 디바이스.
  8. 제 6 항에 있어서,
    상기 인에이블 신호는 메모리 셀들이 판독동작될 상기 어레이의 열을 식별하는데 사용된 열 다중화기 판독 선택신호로부터 얻어지는, 메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 판독동작시에, 상기 어서트된 워드선 신호를, 상기 판독동작시에 활성화되는 상기 메모리 셀의 행에 결합된 상기 판독 워드선상의 펄스신호로서 발생하여, 그 펄스신호가 어서트되는 동안 상기 메모리 셀들을 활성화하도록 구성된, 워드선 구동회로를 더 구비하고, 상기 워드선 부스팅 회로는 상기 워드선 구동회로내에 내장되고;
    열 그룹마다 상기 연관 판독 비트선에 연결되고, 활성화된 메모리 셀마다, 상기 판독 워드선 펄스신호가 어서트되는 동안 상기 연관 판독 비트선상의 전압이 상기 제1 전압레벨과 상기 제2 전압레벨과의 사이의 트립 전압레벨로 천이하는 경우에 그 활성화된 메모리 셀이 제1값을 기억하는지를 판정하며, 또한 상기 판독 워드선 펄스신호가 어서트되는 동안 상기 연관 판독 비트선상의 전압이 상기 트립 전압레벨로 천이하지 않는 경우에 상기 활성화된 메모리 셀이 제2값을 기억하는지를 판정하도록 구성된 센스 증폭기 회로를 더 구비한, 메모리 디바이스.
  10. 제 9 항에 있어서,
    상기 워드선 구동회로는 상기 판독 워드선 펄스신호를 형성하는 출력을 갖는 인버터 회로를 구비하고, 상기 워드선 부스팅회로는 상기 판독 워드선 펄스신호가 어서트되는 기간의 적어도 일부동안 상기 인버터 회로에서 승압하도록 구성된, 메모리 디바이스.
  11. 제 9 항에 있어서,
    각 판독 비트선에 결합되며, 판독동작시에, 각 판독 비트선상의 전압을 상기 제1 전압레벨로 약하게 끌어당겨, 상기 연관된 메모리 셀 그룹의 메모리 셀들의 상기 결합회로내의 누설전류가, 상기 판독 워드선 펄스신호가 어서트되는 동안 상기 연관 판독 비트선상의 전압을 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 상기 트립 전압레벨로 천이시키지 않도록 구성된, 비트선 키퍼 회로를 더 구비한, 메모리 디바이스.
  12. 제 1 항에 있어서,
    각 메모리 셀의 상기 결합회로는 상기 연관 판독 비트선과 상기 기준선과의 사이에 직렬로 배치된 복수의 결합용 트랜지스터를 구비하되, 상기 결합용 트랜지스터의 적어도 하나의 게이트 단자는 상기 연관 판독 워드선에 연결되고 상기 결합용 트랜지스터의 적어도 하나의 다른쪽의 게이트 단자는 상기 메모리 셀의 내부 기억노드에 연결되는, 메모리 디바이스.
  13. 제 1 항에 있어서,
    상기 제1 전압레벨은 공급 전압레벨이고, 상기 제2 전압레벨은 접지 전압레벨인, 메모리 디바이스.
  14. 제 1 항에 있어서,
    메모리 셀들의 각 열은 복수의 열 그룹을 형성하는, 메모리 디바이스.
  15. 복수의 행과 열로서 배치된 메모리 셀로 이루어진 어레이로서, 상기 메모리 셀의 각 행이 연관 판독 워드선에 결합되고 상기 메모리 셀의 각 열이 적어도 하나의 열 그룹을 형성하고, 각 열 그룹의 상기 메모리 셀이 연관 판독 비트선에 결합되고, 각 열 그룹이 그 열 그룹내의 활성화된 메모리 셀에 관해 판독동작 수행 가능한 활성 동작 모드와 상기 판독동작 수행 가능하지 않은 비활성 동작 모드를 갖는, 상기 메모리 셀로 이루어진 어레이를 구비한, 메모리 디바이스내의 누설전류를 제어하는 방법으로서,
    열 그룹마다, 상기 연관 판독 비트선을 제1 전압레벨로 사전충전한 후 상기 판독동작을 행하는 단계;
    메모리 셀마다, 상기 메모리 셀을 갖는 상기 열 그룹과 연관된 상기 연관 판독 비트선과 기준선과의 사이에 결합회로를 연결시키는 단계;
    상기 활성 동작 모드에서 열 그룹이 연관된 기준선마다, 그 기준선을 상기 제1 전압레벨과는 다른 제2 전압레벨에 연결시키는 단계;
    상기 판독동작시에 활성화되는 메모리 셀의 행과 연관된 상기 판독 워드선의 승압레벨에서 어서트 워드선 신호를 발생하는 단계;
    상기 판독동작시에, 활성화된 각 메모리 셀과 연관된 상기 결합회로를 상기 어서트 워드선 신호에 의해 활성화시키고, 그 연관 판독 비트선을, 상기 활성화된 메모리 셀내에 기억된 데이터 값에 따라 상기 연관된 기준선에 주어진 상기 제2 전압레벨을 향해 선택적으로 방전시키는 단계; 및
    상기 활성 동작 모드에서 열 그룹이 연관되지 않은 기준선마다, 그 기준선과 상기 제2 전압레벨을 분리시켜 그 연관된 열 그룹의 각 메모리 셀의 상기 결합회로를 통과하는 누설전류 경로를 제거하는 단계를 포함하는, 메모리 디바이스내의 누설전류 제어방법.
  16. 복수의 행과 열로서 배치된 메모리 셀 수단으로 이루어진 어레이로서, 상기 메모리 셀 수단의 각 행이 연관 판독 워드선에 결합되고 상기 메모리 셀 수단의 각 열이 적어도 하나의 열 그룹을 형성하고, 각 열 그룹의 상기 메모리 셀 수단이 연관 판독 비트선에 결합되고, 각 열 그룹이 그 열 그룹내의 활성화된 메모리 셀 수단에 관해 판독동작 수행 가능한 활성 동작 모드와 상기 판독동작 수행 가능하지 않은 비활성 동작 모드를 갖는, 상기 메모리 셀 수단으로 이루어진 어레이;
    열 그룹마다, 상기 연관 판독 비트선을 제1 전압레벨로 사전충전한 후 상기 판독동작을 행하는 프리차지 수단;
    상기 메모리 셀 수단을 갖는 상기 열 그룹과 연관된 상기 연관 판독 비트선과 기준선과의 사이를 연결하는 결합수단을 포함하는 상기 각 메모리 셀 수단;
    상기 활성 동작 모드에서 열 그룹이 연관된 기준선마다, 그 기준선을 상기 제1 전압레벨과는 다른 제2 전압레벨에 연결시키고, 상기 활성 동작 모드에서 열 그룹이 연관되지 않는 기준선마다, 그 기준선과 상기 제2 전압레벨을 분리하는, 기준선 제어수단; 및
    상기 판독동작시에 활성화되는 상기 메모리 셀 수단의 행과 연관된 상기 판독 워드선의 승압레벨에서 어서트 워드선 신호를 발생하는 워드선 부스팅 수단을 구비하고;
    상기 판독동작시에, 활성화된 각 메모리 셀 수단과 연관된 상기 결합수단은 상기 어서트 워드선 신호에 의해 활성화되어, 그 연관된 판독 비트선을, 상기 활성화된 메모리 셀 수단내에 기억된 데이터 값에 따라 상기 연관된 기준선에 주어진 상기 제2 전압레벨을 향해 선택적으로 방전하기 위한 것이고;
    상기 활성 동작 모드에서 열 그룹이 연관되지 않은 기준선마다, 상기 기준선 제어수단의 작동으로, 그 기준선과 상기 제2 전압레벨을 분리시켜 그 연관된 열 그룹의 각 메모리 셀의 상기 결합수단을 통과하는 누설전류 경로를 제거하는 역할을 하는, 메모리 디바이스.
  17. 메모리 컴파일러 컴퓨터 프로그램과 연관되어 회로소자들의 정의와 이 회로소자들을 조합하는 데이터 정의 규칙들을 지정하는 메모리 아키텍처로부터 메모리 디바이스의 인스턴스를 발생하여, 그 발생된 인스턴스가 청구항 1에 기재된 것과 같은 메모리 디바이스를 지정하도록, 컴퓨터를 제어하기 위한 상기 메모리 컴파일러 컴퓨터 프로그램을 기억하는, 컴퓨터 프로그램 기억매체.
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