KR20160074907A - 반도체 메모리 장치의 워드라인 구동회로 - Google Patents

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Abstract

제1활성 영역; 제1방향으로 상기 제1활성 영역과 소정 간격 이격되고 상기 제1방향에 수직하는 제2방향으로 상기 제1활성 영역과 소정 간격 이격되어 배치되는 제2활성 영역; 상기 제1 및 제2활성 영역의 양측 가장자리에 형성되는 제1콘택들; 상기 제1콘택들 사이의 활성 영역에 형성되는 제2콘택;및 상기 제1활성 영역의 상기 제1 및 제2콘택 사이와 상기 제2활성 영역의 상기 제1 및 제2콘택 사이를 일직선으로 가로지르되, 상기 제1활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 게이트 영역을 포함하는 반도체 메모리 장치의 워드라인 구동회로가 제공되며, 다수의 트랜지스터에 형성된 콘택을 일렬로 배치하고, 게이트 영역과 드레인 콘택 사이의 간격을 동일하게 배치함으로써 트랜지스터의 균일한 구동력을 확보하고, 이에 따라 동작의 안정성을 확보할 수 있다.

Description

반도체 메모리 장치의 워드라인 구동회로{WORDLINE DRIVER FOR SEMICONDUCTOR MEMORY DEVICE}
본 특허문헌은 반도체 메모리 장치에 관한 것으로, 구체적으로는 워드 라인을 구동하기 위한 워드라인 구동회로를 포함하는 반도체 메모리 장치에 관한 것이다.
도 1은 일반적인 워드라인 구동회로를 도시한 도면이다.
도 1을 참조하면, 워드라인 구동회로는 제1내지 제4워드라인 구동회로(110-140)로 구성된다. 워드라인 구동회로는 제1내지 제4PMOS 트랜지스터(P1-P4)를 포함하는 PMOS 트랜지스터 영역(150)을 포함한다.
제1워드라인 구동회로(110)는 메인 워드라인 신호(MWLB)에 응답하여 제1워드라인 신호(WL1)를 제1서브 워드라인 선택신호(FX1)의 레벨로 풀업 시키는 제1PMOS 트랜지스터(P1), 메인 워드라인 신호(MWLB)에 응답하여 제1워드라인 신호(WL1)를 접지 전압 레벨로 풀다운 시키는 NMOS 트랜지스터(N1_1) 및 제1반전 서브 워드라인 선택신호(FXB1)에 응답하여 제1워드라인 신호(WL1)를 접지 전압 레벨로 풀다운시키는 NMOS 트랜지스터(N1_2)를 포함한다. 메인 워드라인 신호(MWLB)는 메인 워드라인을 통해 전달되는 메모리 셀 구동 신호를 의미한다. 제1워드라인 신호(WL1)는 서브 워드라인을 구동하기 위한 신호를 의미한다. 제1서브 워드라인 선택신호(FX1)는 서브 워드라인을 선택하는 어드레스 정보에 대응하여 소정 전압 레벨을 갖는 신호를 의미한다.
제1PMOS 트랜지스터(P1)의 게이트 영역은 메인 워드라인 신호(MWLB)를 인가받고, 소스 영역은 제1서브 워드라인 선택신호(FX1)를 인가받는다. 제1PMOS 트랜지스터(P1)의 드레인 영역은 출력 라인과 연결되어 제1서브 워드라인 선택신호(FX1)의 레벨로 풀업된 신호를 제1워드라인 신호(WL1)로서 출력한다.
제2 내지 제4워드라인 구동회로(120-140)는 제1워드라인 구동회로(110)와 동일한 구성을 갖는다.
제1내지 제4워드라인 구동회로(110-140)는 메인 워드라인 신호(MWLB)와 제1내지 제4서브 워드라인 선택신호(FX1-FX4)에 응답하여 제1내지 제4워드라인 신호(WL1-WL4)를 활성화시킨다.
도 2는 도 1에 도시된 PMOS 트랜지스터 영역(150)의 배치도이다.
도 2를 참조하면, PMOS 트랜지스터 영역(150)은 제1내지 제4PMOS 트랜지스터(P1-P4)를 포함한다. 제1내지 제4PMOS 트랜지스터(P1-P4)는 제1내지 제4활성 영역(210-240)과, 공통 게이트 영역(250) 및 제1내지 제4메탈 라인(M1-M4)을 각각 포함한다.
제1내지 제4활성 영역(210-240)은 소정 간격 이격되어 배치된다.
제1내지 제4활성 영역(210-240)의 양측 끝단은 각각 소스 영역(SA)이 형성된다. 소스 영역(SA)에는 소스 콘택(SC)이 형성된다. 소스 콘택(SC)은 메탈 라인(미도시)과 접속되어 제1내지 제4서브 워드라인 선택신호(FX1-FX4)를 각각 인가받는다. 소스 콘택(SC)은 메탈 라인(미도시)과 소스 영역(SA)을 전기적으로 연결시킨다.
제1내지 제4활성 영역(210-240)의 양측 끝단에 형성된 소스 영역(SA)들 사이에는 각각 드레인 영역(DA)이 형성된다. 제1내지 제4활성 영역(210-240)에 형성된 드레인 영역(DA)에는 각각 제1내지 제4드레인 콘택(DC1-DC4)이 형성된다.
제1내지 제4드레인 콘택(DC1-DC4)은 각각 제1내지 제4메탈 라인(M1-M4)과 각각 접속한다. 제1내지 제4메탈 라인(M1-M4)은 제1내지 제4활성 영역(210-240)을 가로질러 배치된다. 제1메탈 라인(M1)은 제4활성 영역(240)에 형성된 제4드레인 콘택(DC4)과 접속되어, 제4활성 영역(240)의 드레인 영역(DA)과 전기적으로 연결된다. 제2메탈 라인(M2)은 제3활성 영역(230)에 형성된 제3드레인 콘택(DC3)과 접속되어, 제3활성 영역(230)의 드레인 영역(DA)과 전기적으로 연결된다. 제3메탈 라인(M3)은 제2활성 영역(220)에 형성된 제2드레인 콘택(DC2)과 접속되어, 제2활성 영역(220)의 드레인 영역(DA)과 전기적으로 연결된다. 제4메탈 라인(M4)은 제1활성 영역(210)에 형성된 제1드레인 콘택(DC1)과 접속되어, 제1활성 영역(210)의 드레인 영역(DA)과 전기적으로 연결된다.
제1내지 제4메탈 라인(M1-M4)은 제1내지 제4드레인 콘택(DC1-DC4)과 접속하는 영역에서 가장 큰 폭을 갖는 구조이다. 또한, 제1내지 제4메탈 라인(M1-M4)은 제1내지 제4드레인 콘택(DC1-DC4)이 접속되는 영역을 제외한 나머지 영역에서 일정한 폭을 갖는 구조이다.
공통 게이트 영역(250)은 제1내지 제4드레인 콘택(DC1-DC4)을 제외한 나머지 영역을 둘러싸도록 형성된다. 공통 게이트 영역(250)은 네 개의 오픈부(OP)를 포함한다. 오픈부(OP)는 공통 게이트 영역(250)을 수직으로 관통시켜 형성된다. 오픈부(OP)는 제1내지 제4드레인 콘택(DC1-DC4)을 각각 감싸는 형태로써 제1내지 제4드레인 콘택(DC1-DC4)을 오픈시킨다. 공통 게이트 영역(250)은 메인 워드라인 신호(MWLB)를 인가받는다.
제1내지 제4PMOS 트랜지스터(P1-P4)는 소스 콘택(SC)을 통해 인가받은 제1내지 제4서브 워드라인 선택신호(FX1-FX4)와 공통 게이트 영역(250)을 통해 인가받은 메인 워드라인 신호(MWLB)에 응답하여 구동한다. 제1내지 제4PMOS 트랜지스터(P1-P4)는 어드레스 정보에 따라 선택적으로 활성화되는 풀업 구동 신호인 제1내지 제4서브 워드라인 선택신호(FX1-FX4)를 각각의 소스 콘택(SC)으로 인가받아 상기 소스 영역 및 상기 드레인 영역 사이에 전류 패스를 생성한다. 생성된 전류 패스는 제1내지 제4드레인 콘택(DC1-DC4)을 통해 제1내지 제4메탈 라인(M1-M4)으로 전달한다. 제1내지 제4메탈 라인(M1-M4)으로 전달된 전류 패스를 통해 제1 및 제4워드라인 신호(WL1-WL4)는 활성화된다.
한편, PMOS 트랜지스터 영역(150)에서 제1 내지 제4PMOS 트랜지스터(P1-P4)는 어레이 형태로 구성되기 때문에 디자인 룰(Design rule)에 의한 공정의 한계로 문제가 발생된다.
구체적으로, 제3메탈 라인(M3)과 접속된 제2드레인 콘택(DC2) 및 제2메탈 라인(M2)과 접속된 제3드레인 콘택(DC3)은 공통 게이트 영역(250)의 오픈부(OP)가 동일한 패턴으로 형성됨에 따라 각 메탈 라인(M2,M3)의 중앙에 형성된다. 반면에, 제4메탈 라인(M4)과 접속된 제1드레인 콘택(DC1) 및 제1메탈 라인(M1)과 접속된 제4드레인 콘택(DC4)은 공통 게이트 영역(250)의 오픈부(OP)가 동일한 사이즈로 형성됨에 따라 각 메탈 라인(M1,M4)의 끝 단에 치우쳐서 형성된다. 또한, 제1 내지 제4PMOS 트랜지스터(P1-P4)에 형성된 소스 콘택(SC) 및 제1내지 제4드레인 콘택(DC1-DC4)이 일렬로 배치되지 못한다. 이에 따라, 제1내지 제4드레인 콘택(DC1-DC4)과 인접한 게이트 영역 사이와 의 간격이 동일하지 않게 된다.
예컨대, 제1내지 제4드레인 콘택(DC1-DC4)과 각각 인접한 게이트 영역의 일측 사이의 간격을 A,B,C,D 라 하고, 제1내지 제4드레인 콘택(DC1-DC4)과 각각 인접한 게이트 영역의 타측 사이의 간격을 A',B',C',D' 라 가정하기로 한다.
제2 트랜지스터(P2)에서 B와 B'의 거리는 비교적 동일하다. 제3트랜지스터(P3)에서 C와 C'의 거리도 마찬가지로 비교적 동일하다. 하지만, 제1PMOS 트랜지스터(P1)에서 A와 A'의 거리는 큰 차이를 가지며, 서로 동일하지 않다. 제4PMOS 트랜지스터(P4)에서 D와 D'의 거리도 마찬가지로 서로 동일하지 않다.
따라서 제1 내지 제4PMOS 트랜지스터(P1-P4)는 각각 드레인 콘택(DC1-DC4)과 공통 게이트 영역(250) 사이의 일정하지 않은 간격으로 인해 구동력의 차이가 발생하게 된다. 즉, 메인 워드라인 신호(MWLB)를 인가받는 공통 게이트 영역(250)과 제1내지 제4드레인 콘택(DC1-DC4) 사이의 간격 차이는 인접한 게이트 영역 및 드레인 영역(DA) 사이의 기생 캐패시턴스의 차이를 발생시키게 된다. 이러한 기생 캐패시턴스의 차이로 인해 제1워드 라인 신호(WL1)를 활성화시키는 동작 속도와 제4워드 라인 신호(WL4)를 활성화시키는 동작 속도가 서로 상이하게 된다.
또한, 공통 게이트 영역(250)과 제1내지 제4드레인 콘택(DC1-DC4) 사이의 간격이 좁을수록 누설 전류가 더욱 증가하게 된다. 제1PMOS 트랜지스터(P1) 및 제4PMOS 트랜지스터(P4)에서 발생하는 누설 전류는 제1PMOS 트랜지스터(P1) 및 제4PMOS 트랜지스터(P4)를 통해 생성되는 제1 및 제4워드라인 신호(WL1,WL4)에 영향을 미치게 된다. 제1내지 제4워드 라인과 연결된 다수의 메모리 셀 중 일부 메모리 셀은 제1 및 제4워드라인 신호(WL1,WL4)에 응답하여 정상적으로 구동되지 못하게 된다. 결국, 누설 전류의 증가는 다수의 트랜지스터를 구비하는 워드라인 구동회로 회로에서 원하지 않는 전류 소모를 유발하게 되며, 다수의 트랜지스터의 성능을 열화시키게 된다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 워드라인 구동회로에 포함된 다수의 트랜지스터의 드레인 콘택 및 게이트 영역 사이의 간격을 동일하게 배치함으로써, 다수의 트랜지스터의 균일한 구동력을 확보하기 위한 워드 라인 구동회로를 제공하기 위한 것이다.
본 발명의 제1실시예에 따른 반도체 메모리 장치의 워드라인 구동회로는, 제1활성 영역; 제1방향으로 상기 제1활성 영역과 소정 간격 이격되고 상기 제1방향에 수직하는 제2방향으로 상기 제1활성 영역과 소정 간격 이격되어 배치되는 제2활성 영역; 상기 제1 및 제2활성 영역의 양측 가장자리에 형성되는 제1콘택들; 상기 제1콘택들 사이의 활성 영역에 형성되는 제2콘택;및 상기 제1활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제2활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제1활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 게이트 영역을 포함할 수 있다.
바람직하게, 상기 게이트 영역은 상기 제1활성 영역에 형성된 상기 제2콘택의 일측면과 상기 제2활성 영역에 형성된 상기 제2콘택의 타측면이 오픈되고, 상기 제2콘택과 일정한 수준의 갭(gap)을 가지고 이웃하는 구조일 수 있다.
바람직하게, 상기 제2활성 영역은 상기 제1활성 영역과 동일 평면에서 상기 제1활성 영역보다 아래 쪽에 배치될 수 있다.
바람직하게, 상기 반도체 메모리 장치의 워드라인 구동회로는, 상기 제1활성 영역에 형성된 상기 제2콘택과 접속하는 제1메탈 라인;및 상기 제2활성 영역에 형성된 상기 제2콘택과 접속하는 제2메탈 라인을 더 포함하되, 상기 제1메탈 라인과 상기 제2콘택이 접속하는 소정 영역은 일측으로 돌출되어 큰 폭으로 형성되며, 상기 제2메탈 라인과 상기 제2콘택이 접속하는 소정 영역은 타측으로 돌출되어 큰 폭으로 형성될 수 있다.
바람직하게, 상기 제1메탈 라인에서 상기 제2콘택과 접속하는 소정 영역과 상기 제2메탈 라인에서 상기 제2콘택과 접속하는 소정 영역은 상호 대향하여 배치될 수 있다.
바람직하게, 상기 제1활성 영역에 형성된 상기 제2콘택은 상기 제2활성 영역상에 형성된 상기 제1콘택들 중 일측에 위치한 상기 제1콘택과 동일 선상에 배치되며, 상기 제2활성 영역에 형성된 상기 제2콘택은 상기 제1활성 영역 상에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과 동일 선상에 배치될 수 있다.
바람직하게, 상기 제1콘택은 소스 영역을 전기적으로 연결시키기 위한 소스 콘택이며, 상기 제2콘택은 드레인 영역을 전기적으로 연결시키기 위한 드레인 콘택일 수 있다.
본 발명의 제2실시예에 따른 반도체 메모리 장치의 워드라인 구동회로는, 제1활성 영역; 제1방향으로 상기 제1활성 영역과 소정 간격 이격되고 상기 제1방향에 수직하는 제2방향으로 상기 제1활성 영역과 소정 간격 이격되어 배치되는 제2활성 영역; 상기 제1방향으로 상기 제2활성 영역과 소정 간격 이격되어 배치되는 제3활성 영역; 상기 제1방향으로 상기 제3활성 영역과 소정 간격 이격되고 상기 제2방향으로 상기 제3활성 영역과 소정 간격 이격되어 배치되는 제4활성 영역; 상기 제1내지 제4활성 영역의 양측 가장자리에 형성되는 제1콘택들; 상기 제1콘택들 사이의 활성 영역에 형성되는 제2콘택; 상기 제1활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제2활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제1활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제1게이트 영역;및 상기 제3활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제4활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제4활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제2게이트 영역을 포함하며, 상기 제1게이트 영역 및 상기 제2게이트 영역의 일부가 중첩될 수 있다.
바람직하게, 상기 제1게이트 영역에서 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 감싸는 영역과 상기 제2게이트 영역에서 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 감싸는 영역이 서로 중첩될 수 있다.
바람직하게, 상기 제1게이트 영역은 상기 제1활성 영역에 형성된 상기 제2콘택의 일측면과 상기 제2활성 영역에 형성된 상기 제2콘택의 타측면이 오픈되고, 상기 제2콘택과 일정한 수준의 갭(gap)을 가지고 이웃하는 구조일 수 있다.
바람직하게, 상기 제2게이트 영역은 상기 제3활성 영역에 형성된 상기 제2콘택의 일측면과 상기 제4활성 영역에 형성된 상기 제2콘택의 타측면이 오픈되고, 상기 제2콘택과 일정한 수준의 갭을 가지고 이웃하는 구조일 수 있다.
바람직하게, 상기 제2게이트 영역은 상기 제1게이트 영역과 동일한 형태를 가지되, 상기 제2게이트 영역과 상기 제1게이트 영역은 상호 180도 회전시킨 구조일 수 있다.
바람직하게, 상기 제2활성 영역은 동일 평면에서 상기 제1활성 영역보다 아래 쪽에 배치되며, 상기 제3활성 영역은 상기 제2활성 영역과 동일 선상에 배치되며, 상기 제4활성 영역은 상기 동일 평면에서 상기 제3활성 영역보다 아래 쪽에 배치될 수 있다.
바람직하게, 상기 반도체 메모리 장치의 워드라인 구동회로는, 상기 제1 및 제2활성 영역 상에 형성된 상기 제2콘택과 각각 접속하는 제1메탈 라인 쌍;및 상기 제3 및 제4활성 영역 상에 형성된 상기 제2콘택과 각각 접속하는 제2메탈 라인 쌍을 더 포함할 수 있다.
바람직하게, 상기 제2메탈 라인 쌍과 상기 제1메탈 라인 쌍은 상호 180도 회전시킨 구조일 수 있다.
바람직하게, 상기 제1 및 제2메탈 라인 쌍과 상기 제2콘택이 각각 접속하는 소정 영역은 일측 또는 타측으로 돌출되어 큰 폭으로 형성될 수 있다.
바람직하게, 상기 제1활성 영역에 형성된 상기 제2콘택은 상기 제2활성 영역에 형성된 상기 제1콘택들 중 일측에 위치한 상기 제1콘택 및 상기 제3활성 영역에 형성된 상기 제1콘택들 중 일측에 형성된 상기 제1콘택과 동일 선상에 배치되며, 상기 제2활성 영역에 형성된 상기 제2콘택은 상기 제1활성 영역에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과, 상기 제3활성 영역에 형성된 상기 제2콘택과, 상기 제4활성 영역에 형성된 상기 제1콘택들 중 일측에 위치한 상기 제1콘택과 동일 선상에 배치되며, 상기 제4활성 영역에 형성된 상기 제2콘택은 상기 제2활성 영역에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과, 상기 제3활성 영역에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과 동일 선상에 위치할 수 있다.
바람직하게, 상기 제1콘택은 소스 영역을 전기적으로 연결시키기 위한 소스 콘택이며, 상기 제2콘택은 드레인 영역을 전기적으로 연결시키기 위한 드레인 콘택일 수 있다.
본 발명의 제3실시예에 따른 반도체 메모리 장치의 워드라인 구동회로는, 제1활성 영역; 제1방향으로 상기 제1활성 영역과 소정 간격 이격되고 상기 제1방향에 수직하는 제2방향으로 상기 제1활성 영역과 소정 간격 이격되어 배치되는 제2활성 영역; 상기 제1방향으로 상기 제1활성 영역과 일부가 중첩되어 배치되는 제3활성 영역; 상기 제1방향으로 상기 제2활성 영역과 일부가 중첩되어 배치되는 제4활성 영역; 상기 제1내지 제4활성 영역의 끝단 가장자리와, 상기 제1 및 제3활성 영역이 중첩되는 영역과, 상기 제2 및 제4활성 영역이 중첩되는 영역에 형성되는 제1콘택들; 상기 제1콘택들 사이의 활성 영역에 형성되는 제2콘택; 상기 제1활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제2활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제1활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제1게이트 영역;및 상기 제3활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제4활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제4활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제2게이트 영역을 포함하며, 상기 제1게이트 영역에서 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 영역의 끝단과 상기 제2이트 영역에서 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸는 영역의 끝단이 소정 간격으로 이격되고 서로 대향하여 배치될 수 있다.
바람직하게, 상기 제1내지 제4활성 영역 상에 형성된 상기 제2콘택은 상기 제2방향으로 지그-재그로 배치될 수 있다.
바람직하게, 상기 제1내지 제4활성 영역 상에 형성된 상기 제1콘택은 상기 제2방향으로 지그-재그로 배치될 수 있다.
제안된 실시예에 따른 워드라인 구동회로는 다수의 트랜지스터에 형성된 콘택을 일렬로 배치하고, 게이트 영역과 드레인 콘택 사이의 간격을 동일하게 배치함으로써 트랜지스터의 균일한 구동력을 확보하고, 이에 따라 동작의 안정성을 확보할 수 있다.
도 1은 일반적인 워드라인 구동회로를 도시한 도면.
도 2는 도 1에 도시된 PMOS 트랜지스터 영역의 배치도.
도 3은 본 발명의 실시예에 따른 워드라인 구동회로의 제1내지 제4PMOS 트랜지스터의 배치도.
도 4은 제1내지 제8워드 라인 신호를 구동하기 위한 워드라인 구동회로의 회로도.
도 5는 도 4에 도시된 PMOS 트랜지스터 영역의 배치도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 워드라인 구동회로의 제1내지 제4PMOS 트랜지스터(P1-P4)의 배치도이다.
도 3을 참조하면, 상기 워드라인 구동회로는 제1내지 제4PMOS 트랜지스터(P1-P4)를 포함할 수 있다. 상기 제1내지 제4PMOS 트랜지스터(P1-P4)는 제1내지 제4활성 영역(310-340)과, 제1게이트 영역(350)과, 제2게이트 영역(360) 및 제1내지 제4메탈 라인(M1-M4)을 각각 포함할 수 있다.
상기 제1내지 제4PMOS트랜지스터(P1-P4)는 상기 제1내지 제4활성 영역(310-340)을 각각 포함할 수 있다.
상기 제1내지 제4활성 영역(310-340)은 각각 소정 간격 이격되어 배치될 수 있다. 구체적으로, 상기 제2활성 영역(320)은 상기 제1활성 영역(310)을 기준으로 제1방향(D1) 및 제2방향(D2)으로 소정 간격 이격되어 배치될 수 있다. 상기 제2활성 영역(320)은 상기 제1활성 영역(310)과 동일 평면에서 상기 제1활성 영역(310)보다 아래 쪽에 배치될 수 있다. 상기 제3활성 영역(330)은 상기 제1방향(D1)으로 상기 제2활성 영역(320)과 소정 간격 이격되어 일렬로 배치될 수 있다. 상기 제4활성 영역(340)은 상기 제3활성 영역(330)을 기준으로 상기 제1방향(D1) 및 상기 제2방향(D2)으로 소정 간격 이격되어 배치될 수 있다. 상기 제4활성 영역(340)은 상기 제4활성 영역(340)과 동일 평면에서 상기 제4활성 영역(340)보다 아래 쪽에 배치될 수 있다.
또한, 상기 제1활성 영역(310)과 상기 제2활성 영역(320) 사이의 간격(A)은 상기 제2활성 영역(320)과 상기 제3활성 영역(330) 사이의 간격(B)보다 더 넓을 수 있다. 상기 제3활성 영역(330)과 상기 제4활성 영역(340) 사이의 간격(C)은 상기 제2활성 영역(320)과 상기 제3활성 영역(330) 사이의 간격(B)보다 더 넓을 수 있다.
상기 제1 내지 제4활성 영역(310-340)의 양측 끝단은 각각 소스 영역(SA)이 형성될 수 있다.
상기 제1활성 영역(310)의 양측 끝단에 형성된 상기 소스 영역(SA)에는 상기 제1활성 영역(310)의 일측에 위치한 제1소스 콘택(SC1_1) 및 상기 제1활성 영역(310)의 타측에 위치한 제2소스 콘택(SC1_2)이 형성될 수 있다. 상기 제1 및 제2소스 콘택(SC1_1,SC1_2)은 메탈 라인(미도시)과 접속되어 제1서브 워드라인 선택신호를 인가받을 수 있다. 상기 제1 및 제2소스 콘택(SC1_1,SC1_2)은 상기 메탈 라인과 소스 영역(SA) 사이를 전기적으로 연결시킬 수 있다.
상기 제2활성 영역(320)의 양측 끝단에 형성된 상기 소스 영역(SA)에는 상기 제2활성 영역(320)의 일측에 위치한 제1소스 콘택(SC2_1) 및 상기 제2활성 영역(320)의 타측에 위치한 제2소스 콘택(SC2_2)이 형성될 수 있다. 상기 제1 및 제2소스 콘택(SC2_1,SC2_2)은 메탈 라인(미도시)과 접속되어 제2서브 워드라인 선택신호를 인가받을 수 있다. 상기 제1 및 제2소스 콘택(SC2_1,SC2_2)은 상기 메탈 라인과 소스 영역(SA) 사이를 전기적으로 연결시킬 수 있다.
상기 제3활성 영역(330)의 양측 끝단에 형성된 상기 소스 영역(SA)상에는 상기 제3활성 영역(330)의 일측에 위치한 제1소스 콘택(SC3_1) 및 상기 제3활성 영역(330)의 타측에 위치한 제2소스 콘택(SC3_2)이 형성될 수 있다. 상기 제1 및 제2소스 콘택(SC3_1,SC3_2)은 메탈 라인(미도시)과 접속되어 제3서브 워드라인 선택신호를 인가받을 수 있다. 상기 제1 및 제2소스 콘택(SC3_1,SC3_2)은 상기 메탈 라인과 소스 영역(SA) 사이를 전기적으로 연결시킬 수 있다.
상기 제4활성 영역(340)의 양측 끝단에 형성된 상기 소스 영역(SA)상에는 상기 제4활성 영역(340)의 일측에 위치한 제1소스 콘택(SC4_1) 및 상기 제4활성 영역(340)의 타측에 위치한 제2소스 콘택(SC4_2)이 형성될 수 있다. 상기 제1 및 제2소스 콘택(SC4_1,SC4_2)은 메탈 라인(미도시)과 접속되어 제4서브 워드라인 선택신호를 인가받을 수 있다. 상기 제1 및 제2소스 콘택(SC4_1,SC4_2)은 상기 메탈 라인과 소스 영역(SA) 사이를 전기적으로 연결시킬 수 있다.
상기 제1 내지 제4활성 영역(310-340)의 양측 끝단에 형성된 상기 소스 영역(SA)들 사이에는 드레인 영역(DA)이 형성될 수 있다. 상기 제1내지 제4활성 영역(310-340)의 상기 드레인 영역(DA)에는 제1내지 제4드레인 콘택(DC1-DC4)이 각각 형성될 수 있다.
상기 제1활성 영역(310)에 형성된 상기 제1드레인 콘택(DC1)은 상기 제2활성 영역(320)에 형성된 상기 제1소스 콘택(SC2_1) 및 상기 제3활성 영역(330)에 형성된 상기 제1소스 콘택(SC3_1)과 동일 선상에 배치될 수 있다.
상기 제2활성 영역(320)에 형성된 상기 제2드레인 콘택(DC2)은 상기 제1활성 영역(310)에 형성된 상기 제2소스 콘택(SC2_2)과, 상기 제3활성 영역(330)에 형성된 상기 제3드레인 콘택(DC3) 및 상기 제4활성 영역(340)에 형성된 상기 제1소스 콘택(SC4_1)과 동일 선상에 배치될 수 있다.
상기 제4활성 영역(340)에 형성된 상기 제4드레인 콘택(DC4)은 상기 제2활성 영역(320)에 형성된 상기 제2소스 콘택(SC2_2) 및 상기 제3활성 영역(330)에 형성된 상기 제2소스 콘택(SC3_2)과 동일 선상에 배치될 수 있다.
상기 제1내지 제4드레인 콘택(DC1-DC4)은 각각 상기 제1내지 제4메탈 라인(M1-M4)과 각각 접속될 수 있다.
상기 제1메탈 라인(M1)은 상기 제1내지 제3활성 영역(310-330)을 가로질러 배치될 수 있다. 상기 제1메탈 라인(M1)은 일측으로 돌출되어 상기 제1드레인 콘택(DC1)과 접속하는 소정 영역을 포함할 수 있다. 상기 제1메탈 라인(M1)은 상기 제1드레인 콘택(DC1)과 접속되는 소정 영역을 제외한 나머지 영역에서 일정한 폭을 유지할 수 있다.
상기 제2메탈 라인(M2)은 상기 제1 내지 제3활성 영역(310-330)을 가로질러 배치될 수 있다. 상기 제2메탈 라인(M2)은 타측으로 돌출되어 상기 제2드레인 콘택(DC2)과 접속하는 소정 영역을 포함할 수 있다. 상기 제2메탈 라인(M2)은 상기 제2드레인 콘택(DC2)과 접속되는 소정 영역을 제외한 나머지 영역에서 일정한 폭을 유지할 수 있다.
상기 제1메탈 라인(M1)과 상기 제2메탈 라인(M2)에서 각각 상기 제1 및 제2드레인 콘택(DC1,DC2)과 접속하는 소정 영역이 상호 대향하여 배치될 수 있다.
상기 제3메탈 라인(M3)은 상기 제2내지 제4활성 영역(320-340)을 가로질러 배치될 수 있다. 상기 제3메탈 라인(M3)은 일측으로 돌출되어 상기 제3드레인 콘택(DC3)과 접속하는 소정 영역을 포함할 수 있다. 상기 제3메탈 라인(M3)은 상기 제3드레인 콘택(DC3)과 접속되는 소정 영역을 제외한 나머지 영역에서 일정한 폭을 유지할 수 있다.
상기 제4메탈 라인(M4)은 상기 제2 내지 제4활성 영역(320-340)을 가로질러 배치될 수 있다. 상기 제4메탈 라인(M4)은 타측으로 돌출되어 상기 제4드레인 콘택(DC4)과 접속하는 소정 영역을 포함할 수 있다. 상기 제4메탈 라인(M4)은 상기 제4드레인 콘택(DC4)과 접속되는 소정 영역을 제외한 나머지 영역에서 일정한 폭을 유지할 수 있다.
상기 제3메탈 라인(M3)과 상기 제4메탈 라인(M4)에서 각각 상기 제3 및 제4드레인 콘택(DC3,DC4)과 접속하는 소정 영역이 상호 대향하여 배치될 수 있다.
또한, 상기 제1메탈 라인(M1)과 상기 제2메탈 라인(M2)을 제1메탈 라인 쌍, 상기 제3메탈 라인(M3)과 상기 제4메탈 라인(M4)을 제2메탈 라인 쌍으로 가정할 경우, 상기 제2메탈 라인 쌍과 상기 제1메탈 라인 쌍은 상호 180도 회전시킨 구조로 형성될 수 있다.
상기 제1게이트 영역(350)은 상기 제1활성 영역(310)의 상기 제1드레인 콘택(DC1)과 상기 제2소스 콘택(SC1_2) 사이와, 상기 제2활성 영역(320)의 상기 제2드레인 콘택(DC2)과 상기 제1소스 콘택(SC2_1) 사이를 일직선으로 가로지르되, 상기 제1드레인 콘택(DC1)의 일부를 감싸도록 반시계 방향으로 연장되고, 상기 제2드레인 콘택(DC2)의 일부를 감싸도록 시계 방향으로 연장되는 구조로 형성될 수 있다. 구체적으로, 상기 제1게이트 영역(350)은 상기 제1드레인 콘택(DC1)의 일측면이 오픈(open)되고, 상기 제2드레인 콘택(DC2)의 타측면이 오픈되며, 각각 제1및 제2드레인 콘택(DC1,DC2)과 일정한 수준의 갭(gap)을 가지고 이웃하는 구조일 수 있다.
상기 제2게이트 영역(360)도 마찬가지로 상기 제3활성 영역(330)의 상기 제3드레인 콘택(DC3)과 상기 제2소스 콘택(SC3_2) 사이와, 상기 제4활성 영역(340)의 상기 제4드레인 콘택(DC4)과 상기 제1소스 콘택(SC4_1) 사이를 일직선으로 가로지르되, 상기 제3드레인 콘택(DC3)의 일부를 감싸도록 반시계 방향으로 연장되고, 상기 제4드레인 콘택(DC4)의 일부를 감싸도록 시계 방향으로 연장되는 구조로 형성될 수 있다. 상기 제2게이트 영역(360)은 상기 제3드레인 콘택(DC3)의 일측면이 오픈되고, 상기 제4드레인 콘택(DC4)의 타측면이 오픈되며, 각각 제3 및 제4드레인 콘택(DC3,DC4)과 일정한 수준의 갭을 가지고 이웃하는 구조일 수 있다.
상기 제2게이트 영역(360)은 상기 제1게이트 영역(350)과 동일한 형태를 가지되, 상기 제2게이트 영역(360)과 상기 제1게이트 영역(350)은 상호 180도 회전시킨 구조로 형성될 수 있다. 또한, 상기 제1게이트 영역(350)에서 상기 제2드레인 콘택(DC2)을 감싸는 영역과 상기 제2게이트 영역(360)에서 상기 제3드레인 콘택(DC3)을 감싸는 영역이 서로 중첩될 수 있다. 상기 제1 및 제2게이트 영역(350,360)은 서로 중첩되는 구조임에 따라 동일한 메인 워드라인 신호를 인가받을 수 있다.
상기 제1내지 제4PMOS 트랜지스터(P1-P4)는 상기 제1 및 제2게이트 영역(350,360)을 통해 인가받은 상기 메인 워드라인 신호와 상기 제1 및 제2소스 콘택(SC1_1-SC4-1,SC1_2-SC4_2)을 통해 인가받은 상기 제1내지 제4서브 워드라인 선택신호에 응답하여 구동될 수 있다. 상기 제1내지 제4PMOS 트랜지스터(P1-P4)는 어드레스 정보에 따라 선택적으로 활성화되는 풀업 구동 신호인 상기 제1내지 제4서브 워드라인 선택신호를 각각의 제1소스 콘택(SC1_1-SC4_1) 및 제2소스 콘택(SC1_2-SC4_2)으로 인가받아 상기 소스 영역(SA) 및 상기 드레인 영역(DA) 사이에 전류 패스를 생성할 수 있다. 상기 전류 패스는 상기 제1내지 제4드레인 콘택(DC1-DC4)을 통해 상기 제1내지 제4메탈 라인(M1-M4)으로 전달할 수 있다. 제1내지 제4메탈 라인(M1-M4)으로 전달된 전류 패스를 통해 제1 및 제4워드라인 신호가 활성화된다.
본 발명의 실시예에 따른 워드라인 구동회로는 제1 내지 제4PMOS 트랜지스터(P1-P4)의 제1 및 제2소스 콘택(SC1_1-SC4_1) 및 제1내지 제4드레인 콘택(DC1-DC4)이 모두 일직선으로 배치될 수 있다. 또한, 상기 워드라인 구동회로는 제1 및 제2게이트 영역(350,360)과 제1내지 제4드레인 콘택(DC1-DC4) 사이의 간격이 동일하게 형성됨에 따라 제1내지 제4PMOS 트랜지스터(P1-P4)의 균일한 구동력을 확보할 수 있다. 따라서, 상기 워드라인 구동회로는 제1내지 제4워드라인 신호에 응답하여 제1내지 제4워드라인을 안정적으로 활성화시킬 수 있다. 또한, 제1내지 제4PMOS 트랜지스터(P1-P4)의 성능 열화를 방지할 수 있다.
도 4은 제1내지 제8워드 라인 신호(WL1-WL8)를 구동하기 위한 워드라인 구동회로의 회로도이다.
도 4을 참조하면, 워드라인 구동회로는 제1내지 제8워드라인 구동회로(410-480)로 구성될 수 있다. 상기 워드라인 구동회로는 제1내지 제8PMOS 트랜지스터(P1-P8)를 포함하는 PMOS 트랜지스터 영역(490)을 포함할 수 있다.
상기 제1워드라인 구동회로(410)는 제1메인 워드라인 신호(MWLB1)에 응답하여 제1워드라인 신호(WL1)를 제1서브 워드라인 선택신호(FX1) 레벨로 풀업 시키는 제1PMOS 트랜지스터(P1), 상기 제1메인 워드라인 신호(MWLB1)에 응답하여 상기 제1워드라인 신호(WL1)를 접지 전압 레벨로 풀다운 시키는 NMOS 트랜지스터(N1_1) 및 제1반전 서브 워드라인 선택신호(FXB1)에 응답하여 상기 제1워드라인 신호(WL1)를 접지 전압 레벨로 풀다운시키는 NMOS 트랜지스터(N2_1)를 포함할 수 있다.
상기 제1PMOS 트랜지스터(P1)의 게이트 영역은 상기 제1메인 워드라인 신호(MWLB1)를 인가받고, 소스 영역은 상기 제1서브 워드라인 선택신호(FX1)를 인가받을 수 있다. 상기 제1PMOS 트랜지스터(P1)의 드레인 영역은 출력 라인과 연결되어 상기 제1서브 워드라인 선택신호(FX1) 레벨로 풀업된 신호를 상기 제1워드라인 신호(WL1)로서 출력할 수 있다.
상기 제2 내지 제4워드라인 구동회로(420-440)는 상기 제1워드라인 구동회로(410)와 동일한 구성을 가질 수 있다.
상기 제5워드라인 구동회로(450)는 상기 제2메인 워드라인 신호(MWLB2)에 응답하여 제5워드라인 신호(WL5)를 상기 제1서브 워드라인 선택신호(FX1) 레벨로 풀업 시키는 제5PMOS 트랜지스터(P5), 상기 제2메인 워드라인 신호(MWLB2)에 응답하여 상기 제5워드라인 신호(WL5)를 접지 전압 레벨로 풀다운 시키는 NMOS 트랜지스터(N5_1) 및 상기 제1반전 서브 워드라인 선택신호(FXB1)에 응답하여 제5워드라인 신호(WL1)를 접지 전압 레벨로 풀다운시키는 NMOS 트랜지스터(N5_2)를 포함할 수 있다.
상기 제5PMOS 트랜지스터(P5)의 게이트 영역은 상기 제2메인 워드라인 신호(MWLB2)를 인가받고, 소스 영역은 상기 제1서브 워드라인 선택신호(FX1)를 인가받을 수 있다. 상기 제5PMOS 트랜지스터(P5)의 드레인 영역은 출력 라인과 연결되어 상기 제1서브 워드라인 선택신호(FX1) 레벨로 풀업된 신호를 제5워드라인 신호(WL5)로서 출력할 수 있다.
상기 제6 내지 제8워드라인 구동회로(460-480)는 상기 제5워드라인 구동회로(450)와 동일한 구성을 가질 수 있다.
상기 제1내지 제4워드라인 구동회로(410-440)는 상기 제1메인 워드라인 신호(MWLB1)와 상기 제1내지 제4서브 워드라인 선택신호(FX1-FX4)에 응답하여 상기 제1내지 제4워드라인 신호(WL1-WL4)를 활성화시킬 수 있다. 또한, 상기 제5내지 제8워드라인 구동회로(450-480)는 상기 제2메인 워드라인 신호(MWLB2)와 상기 제1내지 제4서브 워드라인 선택신호(FX1-FX4)에 응답하여 상기 제5내지 제8워드라인 신호(WL5-WL8)를 활성화시킬 수 있다.
도 5는 도 4에 도시된 PMOS 트랜지스터 영역(490)의 배치도이다.
도 5를 참조하면, 상기 PMOS 트랜지스터 영역(490)은 제1내지 제8PMOS 트랜지스터(P1-P8)를 포함할 수 있다.
상기 제1내지 제4PMOS 트랜지스터(P1-P4)의 구성은 도 3에서 전술한 바와 동일할 수 있다. 상기 제1내지 제4PMOS 트랜지스터(P1-P4)는 제1내지 제4활성 영역(510-550)과, 제1게이트 영역(590_1)과, 제2게이트 영역(590_2) 및 제1내지 제4메탈 라인(M1-M4)을 각각 포함할 수 있다.
상기 제5 내지 제8PMOS 트랜지스터(P5-P8)의 구성도 마찬가지로 상기 도 3에서 전술한 바와 동일할 수 있다. 상기 제5내지 제8PMOS 트랜지스터(P5-P8)는 제5내지 제8활성 영역(550-580)과, 제3게이트 영역(590_3)과, 제4게이트 영역(590_4) 및 제5내지 제8메탈 라인(M5-M8)을 각각 포함할 수 있다.
상기 제5활성 영역(550)은 상기 제1활성 영역(510)의 타측에 형성된 소스 영역(C_SA)이 중첩되고, 상기 제1활성 영역(510)과 동일 평면에서 제2방향(D2)으로 아래에 배치될 수 있다. 상기 제6활성 영역(560)은 상기 제2활성 영역(520)의 타측 형성된 소스 영역(C_SA)이 중첩되고, 상기 제2활성 영역(520)과 동일 평면에서 제2방향(D2)으로 아래에 배치될 수 있다. 상기 제7활성 영역(570)은 상기 제3활성 영역(530)의 타측에 형성된 소스 영역(C_SA)이 중첩되고, 상기 제3활성 영역(530)과 동일 평면에서 제2방향(D2)으로 아래에 배치될 수 있다. 상기 제8활성 영역(580)은 상기 제4활성 영역(540)의 타측에 형성된 소스 영역(C_SA)이 중첩되고, 상기 제4활성 영역(540)과 동일 평면에서 제2방향(D2)으로 아래에 배치될 수 있다.
상기 제5 내지 제8활성 영역(550-580)은 제1 내지 제4활성 영역(510-540)의 타측에 형성된 소스 영역(C_SA)과 각각 중첩되어 형성됨에 따라, 상기 소스 영역(C_SA)에 형성된 소스 콘택들(C_SC1,C_SC2,C_SC3,C_SC4)을 공유할 수 있다. 이하, 이러한 소스 콘택들을 제1내지 제4공통 소스 콘택(C_SC1,C_SC2,C_SC3,C_SC4)이라 한다.
상기 제1드레인 콘택(DC1)과, 상기 제2드레인 콘택(DC2)과, 상기 제5드레인 콘택(DC5) 및 상기 제6드레인 콘택(DC6)은 상기 제2방향(D2)으로 지그-재그로 배치될 수 있다. 또한, 상기 제3드레인 콘택(DC3)과, 상기 제4드레인 콘택(DC4)과, 상기 제7드레인 콘택(DC7) 및 상기 제8드레인 콘택(DC8)은 상기 제2방향(D2)으로 지그-재그로 배치될 수 있다.
다음으로 제1내지 제4게이트 영역(590_1-590_4)의 구조에 대해 설명하기로 한다.
상기 제1게이트 영역(590_1)은 상기 제1활성 영역(510)의 상기 제1드레인 콘택(DC1)과 상기 제1공통 소스 콘택(C_SC1) 사이와, 상기 제2활성 영역(520)의 상기 제2드레인 콘택(DC2)과 상기 제1소스 콘택(SC2_1) 사이를 일직선으로 가로지르되, 상기 제1드레인 콘택(DC1)의 일부를 반시계 방향으로 감싸고 상기 제2드레인 콘택(DC2)의 일부를 시계 방향으로 감싸는 구조로 형성될 수 있다. 상기 제1게이트 영역(590_1)은 상기 제1드레인 콘택(DC1)의 일측면이 오픈되고, 상기 제2드레인 콘택(DC2)의 타측면이 오픈되며, 각각 제1및 제2드레인 콘택(DC1,DC2)과 일정한 수준의 갭을 가지고 이웃하는 구조일 수 있다.
상기 제2게이트 영역(590_2)은 상기 제3활성 영역(530)의 상기 제3드레인 콘택(DC3)과 상기 제3공통 소스 콘택(C_SC3) 사이와, 상기 제4활성 영역(540)의 상기 제4드레인 콘택(DC4)과 상기 제1소스 콘택(SC4_1) 사이를 일직선으로 가로지르되, 상기 제3드레인 콘택(DC3)의 일부를 반시계 방향으로 감싸고 상기 제4드레인 콘택(DC4)의 일부를 시계 방향으로 감싸는 구조로 형성될 수 있다. 상기 제2게이트 영역(590_2)은 상기 제3드레인 콘택(DC3)의 일측면이 오픈되고, 상기 제4드레인 콘택(DC4)의 타측면이 오픈되며, 각각 제3및 제4드레인 콘택(DC3,DC4)과 일정한 수준의 갭을 가지고 이웃하는 구조일 수 있다.
또한, 상기 제1게이트 영역(590_1)에서 상기 제2게이트 콘택(DC2)을 감싸는 영역과 상기 제2게이트 영역(590_2)에서 상기 제3게이트 콘택(DC3)을 감싸는 영역이 서로 중첩될 수 있다. 상기 제1 및 제2게이트 영역(590_1,590_2)은 서로 중첩되는 구조임에 따라 제1메인 워드라인 신호(MWLB1)를 동시에 인가받을 수 있다.
상기 제3게이트 영역(590_3)은 상기 제5활성 영역(550)의 상기 제5드레인 콘택(DC5)과 상기 제2소스 콘택(SC5_2) 사이와, 상기 제6활성 영역(560)의 상기 제6드레인 콘택(DC6)과 상기 제2공통 소스 콘택(C_SC2) 사이를 일직선으로 가로지르되, 상기 제5드레인 콘택(DC5)의 일부를 반시계 방향으로 감싸고 상기 제6드레인 콘택(DC6)의 일부를 시계 방향으로 감싸는 구조로 형성될 수 있다. 상기 제3게이트 영역(590_3)은 상기 제5드레인 콘택(DC5)의 일측면이 오픈되고, 상기 제6드레인 콘택(DC6)의 타측면이 오픈되며, 각각 제5및 제6드레인 콘택(DC5,DC6)과 일정한 수준의 갭을 가지고 이웃하는 구조일 수 있다.
상기 제4게이트 영역(590_4)은 상기 제7활성 영역(570)의 상기 제7드레인 콘택(DC7)과 상기 제2소스 콘택(SC7_2) 사이와, 상기 제8활성 영역(580)의 상기 제8드레인 콘택(DC8)과 상기 제4공통 소스 콘택(C_SC4) 사이를 일직선으로 가로지르되, 상기 제7드레인 콘택(DC7)의 일부를 반시계 방향으로 감싸고 상기 제8드레인 콘택(DC8)의 일부를 시계 방향으로 감싸는 구조로 형성될 수 있다. 상기 제4게이트 영역(590_4)은 상기 제7드레인 콘택(DC7)의 일측면이 오픈되고, 상기 제8드레인 콘택(DC8)의 타측면이 오픈되며, 각각 제7및 제8드레인 콘택(DC7,DC8)과 일정한 수준의 갭을 가지고 이웃하는 구조일 수 있다.
또한, 상기 제3게이트 영역(590_3)에서 상기 제6게이트 콘택(DC6)을 감싸는 영역과 상기 제4게이트 영역(590_4)에서 상기 제7게이트 콘택(DC7)을 감싸는 영역이 서로 중첩될 수 있다. 상기 제3 및 제4게이트 영역(590_3,590_4)은 서로 중첩되는 구조임에 따라 제2메인 워드라인 신호(MWLB2)를 동시에 인가받을 수 있다.
상기 제1게이트 영역(590_1)에서 상기 제2드레인 콘택(DC2)을 시계방향으로 감싸는 영역의 끝 단과 상기 제3게이트 영역(590_3)에서 상기 제5드레인 콘택(DC5)을 반시계 방향으로 감싸는 영역의 끝 단은 소정 간격으로 이격되고, 서로 마주보며 배치될 수 있다. 상기 소정 간격은 제1게이트 스페이스(GS1)일 수 있다.
또한, 상기 제2게이트 영역(590_2)에서 상기 제4드레인 콘택(DC4)을 시계방향으로 감싸는 영역의 끝 단과 상기 제4게이트 영역(590_4)에서 상기 제7드레인 콘택(DC7)을 반시계 방향으로 감싸는 영역의 끝 단은 소정 간격으로 이격되고, 서로 마주보며 배치될 수 있다. 상기 소정 간격은 제2게이트 스페이스(GS2)일 수 있다.
상기 제1 및 제2게이트 스페이스(GS1,GS2)는 상기 제1메인 워드라인 신호(MWLB1)를 인가받는 상기 제1 및 제2게이트 영역(590_1,590_2)과 상기 제2메인 워드라인 신호(MWLB2)를 인가받는 상기 제3 및 제4게이트 영역(590_3,590_4)을 물리적으로 분리시켜 주기 위한 공간일 수 있다.
본 발명의 실시예에 따른 워드라인 구동회로는 상기 제1게이트 스페이스(GS1)를 구비함으로써 상기 제2메인 워드라인 신호(MWLB2)를 인가받는 상기 제3게이트 영역(590_3)으로부터 상기 제1내지 제4PMOS 트랜지스터 영역(P1-P4)을 분리할 수 있다. 상기 워드라인 구동회로는 상기 제2게이트 스페이스(GS2)를 구비함으로써 상기 제1메인 워드라인 신호(MWLB1)를 인가받는 상기 제2게이트 영역(590_2)으로부터 상기 제5내지 제8PMOS 트랜지스터(P5-P8) 영역을 분리할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310:제1활성 영역 320:제2활성 영역
330:제3활성 영역 340:제4활성 영역
350:제1게이트 영역 360:제2게이트 영역

Claims (21)

  1. 제1활성 영역;
    제1방향으로 상기 제1활성 영역과 소정 간격 이격되고 상기 제1방향에 수직하는 제2방향으로 상기 제1활성 영역과 소정 간격 이격되어 배치되는 제2활성 영역;
    상기 제1 및 제2활성 영역의 양측 가장자리에 형성되는 제1콘택들;
    상기 제1콘택들 사이의 활성 영역에 형성되는 제2콘택;및
    상기 제1활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제2활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제1활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 게이트 영역
    을 포함하는 반도체 메모리 장치의 워드라인 구동회로.
  2. 제1항에 있어서,
    상기 게이트 영역은 상기 제1활성 영역에 형성된 상기 제2콘택의 일측면과 상기 제2활성 영역에 형성된 상기 제2콘택의 타측면이 오픈되고, 상기 제2콘택과 일정한 수준의 갭(gap)을 가지고 이웃하는 구조인 반도체 메모리 장치의 워드라인 구동회로.
  3. 제1항에 있어서,
    상기 제2활성 영역은 상기 제1활성 영역과 동일 평면에서 상기 제1활성 영역보다 아래 쪽에 배치되는 반도체 메모리 장치의 워드라인 구동회로.
  4. 제1항에 있어서,
    상기 제1활성 영역에 형성된 상기 제2콘택과 접속하는 제1메탈 라인;및
    상기 제2활성 영역에 형성된 상기 제2콘택과 접속하는 제2메탈 라인
    을 더 포함하되,
    상기 제1메탈 라인과 상기 제2콘택이 접속하는 소정 영역은 일측으로 돌출되어 큰 폭으로 형성되며,
    상기 제2메탈 라인과 상기 제2콘택이 접속하는 소정 영역은 타측으로 돌출되어 큰 폭으로 형성되는 반도체 메모리 장치의 워드라인 구동회로.
  5. 제4항에 있어서,
    상기 제1메탈 라인에서 상기 제2콘택과 접속하는 소정 영역과 상기 제2메탈 라인에서 상기 제2콘택과 접속하는 소정 영역은 상호 대향하여 배치되는 반도체 메모리 장치의 워드라인 구동회로.
  6. 제1항에 있어서,
    상기 제1활성 영역에 형성된 상기 제2콘택은 상기 제2활성 영역상에 형성된 상기 제1콘택들 중 일측에 위치한 상기 제1콘택과 동일 선상에 배치되며,
    상기 제2활성 영역에 형성된 상기 제2콘택은 상기 제1활성 영역 상에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과 동일 선상에 배치되는 반도체 메모리 장치의 워드라인 구동회로.
  7. 제1항에 있어서,
    상기 제1콘택은 소스 영역을 전기적으로 연결시키기 위한 소스 콘택이며, 상기 제2콘택은 드레인 영역을 전기적으로 연결시키기 위한 드레인 콘택인 반도체 메모리 장치의 워드라인 구동회로.
  8. 제1활성 영역;
    제1방향으로 상기 제1활성 영역과 소정 간격 이격되고 상기 제1방향에 수직하는 제2방향으로 상기 제1활성 영역과 소정 간격 이격되어 배치되는 제2활성 영역;
    상기 제1방향으로 상기 제2활성 영역과 소정 간격 이격되어 배치되는 제3활성 영역;
    상기 제1방향으로 상기 제3활성 영역과 소정 간격 이격되고 상기 제2방향으로 상기 제3활성 영역과 소정 간격 이격되어 배치되는 제4활성 영역;
    상기 제1내지 제4활성 영역의 양측 가장자리에 형성되는 제1콘택들;
    상기 제1콘택들 사이의 활성 영역에 형성되는 제2콘택;
    상기 제1활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제2활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제1활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제1게이트 영역;및
    상기 제3활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제4활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제4활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제2게이트 영역
    을 포함하며,
    상기 제1게이트 영역 및 상기 제2게이트 영역의 일부가 중첩되는
    반도체 메모리 장치의 워드라인 구동회로.
  9. 제8항에 있어서,
    상기 제1게이트 영역에서 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 감싸는 영역과 상기 제2게이트 영역에서 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 감싸는 영역이 서로 중첩되는 반도체 메모리 장치의 워드라인 구동회로.
  10. 제8항에 있어서,
    상기 제1게이트 영역은 상기 제1활성 영역에 형성된 상기 제2콘택의 일측면과 상기 제2활성 영역에 형성된 상기 제2콘택의 타측면이 오픈되고, 상기 제2콘택과 일정한 수준의 갭(gap)을 가지고 이웃하는 구조인 반도체 메모리 장치의 워드라인 구동회로.
  11. 제8항에 있어서,
    상기 제2게이트 영역은 상기 제3활성 영역에 형성된 상기 제2콘택의 일측면과 상기 제4활성 영역에 형성된 상기 제2콘택의 타측면이 오픈되고, 상기 제2콘택과 일정한 수준의 갭을 가지고 이웃하는 구조인 반도체 메모리 장치의 워드라인 구동회로.
  12. 제8항에 있어서,
    상기 제2게이트 영역은 상기 제1게이트 영역과 동일한 형태를 가지되, 상기 제2게이트 영역과 상기 제1게이트 영역은 상호 180도 회전시킨 구조인 반도체 메모리 장치의 워드라인 구동회로.
  13. 제8항에 있어서,
    상기 제2활성 영역은 동일 평면에서 상기 제1활성 영역보다 아래 쪽에 배치되며, 상기 제3활성 영역은 상기 제2활성 영역과 동일 선상에 배치되며, 상기 제4활성 영역은 상기 동일 평면에서 상기 제3활성 영역보다 아래 쪽에 배치되는 반도체 메모리 장치의 워드라인 구동회로.
  14. 제8항에 있어서,
    상기 제1 및 제2활성 영역 상에 형성된 상기 제2콘택과 각각 접속하는 제1메탈 라인 쌍;및
    상기 제3 및 제4활성 영역 상에 형성된 상기 제2콘택과 각각 접속하는 제2메탈 라인 쌍
    을 더 포함하는 반도체 메모리 장치의 워드라인 구동회로.
  15. 제14항에 있어서,
    상기 제2메탈 라인 쌍과 상기 제1메탈 라인 쌍은 상호 180도 회전시킨 구조인 반도체 메모리 장치의 워드라인 구동회로.
  16. 제14항에 있어서,
    상기 제1 및 제2메탈 라인 쌍과 상기 제2콘택이 각각 접속하는 소정 영역은 일측 또는 타측으로 돌출되어 큰 폭으로 형성되는 반도체 메모리 장치의 워드라인 구동회로.
  17. 제8항에 있어서,
    상기 제1활성 영역에 형성된 상기 제2콘택은 상기 제2활성 영역에 형성된 상기 제1콘택들 중 일측에 위치한 상기 제1콘택 및 상기 제3활성 영역에 형성된 상기 제1콘택들 중 일측에 형성된 상기 제1콘택과 동일 선상에 배치되며,
    상기 제2활성 영역에 형성된 상기 제2콘택은 상기 제1활성 영역에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과, 상기 제3활성 영역에 형성된 상기 제2콘택과, 상기 제4활성 영역에 형성된 상기 제1콘택들 중 일측에 위치한 상기 제1콘택과 동일 선상에 배치되며,
    상기 제4활성 영역에 형성된 상기 제2콘택은 상기 제2활성 영역에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과, 상기 제3활성 영역에 형성된 상기 제1콘택들 중 타측에 위치한 상기 제1콘택과 동일 선상에 위치하는 반도체 메모리 장치의 워드라인 구동회로.
  18. 제8항에 있어서,
    상기 제1콘택은 소스 영역을 전기적으로 연결시키기 위한 소스 콘택이며, 상기 제2콘택은 드레인 영역을 전기적으로 연결시키기 위한 드레인 콘택인 반도체 메모리 장치의 워드라인 구동회로.
  19. 제1활성 영역;
    제1방향으로 상기 제1활성 영역과 소정 간격 이격되고 상기 제1방향에 수직하는 제2방향으로 상기 제1활성 영역과 소정 간격 이격되어 배치되는 제2활성 영역;
    상기 제1방향으로 상기 제1활성 영역과 일부가 중첩되어 배치되는 제3활성 영역;
    상기 제1방향으로 상기 제2활성 영역과 일부가 중첩되어 배치되는 제4활성 영역;
    상기 제1내지 제4활성 영역의 끝단 가장자리와, 상기 제1 및 제3활성 영역이 중첩되는 영역과, 상기 제2 및 제4활성 영역이 중첩되는 영역에 형성되는 제1콘택들;
    상기 제1콘택들 사이의 활성 영역에 형성되는 제2콘택;
    상기 제1활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제2활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제1활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제1게이트 영역;및
    상기 제3활성 영역의 타측에 형성된 상기 제1콘택과 상기 제2콘택 사이 및 상기 제4활성 영역의 일측에 형성된 상기 제1콘택과 상기 제2콘택 사이를 일직선으로 가로지르되, 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸고, 상기 제4활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 제2게이트 영역
    을 포함하며,
    상기 제1게이트 영역에서 상기 제2활성 영역 상에 형성된 상기 제2콘택의 일부를 시계 방향으로 감싸는 영역의 끝단과 상기 제2이트 영역에서 상기 제3활성 영역 상에 형성된 상기 제2콘택의 일부를 반시계 방향으로 감싸는 영역의 끝단이 소정 간격으로 이격되고 서로 대향하여 배치되는 반도체 메모리 장치의 워드라인 구동회로.
  20. 제19항에 있어서,
    상기 제1내지 제4활성 영역 상에 형성된 상기 제2콘택은 상기 제2방향으로 지그-재그로 배치되는 반도체 메모리 장치의 워드라인 구동회로.
  21. 제19항에 있어서,
    상기 제1내지 제4활성 영역 상에 형성된 상기 제1콘택은 상기 제2방향으로 지그-재그로 배치되는 반도체 메모리 장치의 워드라인 구동회로.
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