JP6271810B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP6271810B2 JP6271810B2 JP2017508925A JP2017508925A JP6271810B2 JP 6271810 B2 JP6271810 B2 JP 6271810B2 JP 2017508925 A JP2017508925 A JP 2017508925A JP 2017508925 A JP2017508925 A JP 2017508925A JP 6271810 B2 JP6271810 B2 JP 6271810B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- circuit
- ground
- control circuit
- operation mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims description 19
- 239000011159 matrix material Substances 0.000 claims description 8
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000009977 dual effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
[半導体装置の構成例]
図1は、第1の実施形態による半導体装置の一例として、システムオンチップとして構成されたマイクロコンピュータを概略的に示す平面図である。図1を参照して、マイクロコンピュータチップは、半導体基板100上に形成された、CPU(Central Processing Unit)101と、デジタル論理回路102と、SRAM回路10と、フラッシュメモリ104と、アナログ回路103と、入出力(I/O:Input/Output)回路105とを含む。
図2は、図1のSRAM回路の構成を模式的に示すブロック図である。図1を参照して、SRAM回路10は、メモリアレイ11と、複数のワード線WLと、複数のビット線対BL,/BLと、複数のワード線ドライバ12と、複数の入出力(I/O)回路13と、制御回路&アドレスデコーダ14とを含む。SRAM回路10は、さらに、接地配線ARVSSと、図示しない電源配線ARVDDと、複数の接地配線電位制御回路16と、動作モード制御回路20とを含む。
図3は、図2のメモリセルMCおよび接地配線電位制御回路16のより詳細な構成を示す回路図である。
図3を参照して、各メモリセルMCは、2個のCMOS(Complementary MOS)インバータからなるラッチ回路と、2個の転送用のNMOSトランジスタNM1,NM2とを含む。
接地配線電位制御回路16は、接地配線ARVSSと接地電位を与える接地ノードVSSとの間に、互いに並列に接続されたNMOSトランジスタNM10とPMOSトランジスタPM10とを含む。すなわち、NMOSトランジスタNM10はソース接地となっているのに対して、PMOSトランジスタPM10はドレイン接地(ソースフォロア)となっている。さらに、NMOSトランジスタNM10のゲートは、動作モード制御回路20に設けられたNMOSトランジスタNM11を介して接地配線ARVSSに接続されている。動作モード制御回路20は、NMOSトランジスタNM10,NM11のゲートおよびPMOSトランジスタPM10のゲートを動作モードに応じた電位に設定する。
図4は、図2の動作モード制御回路20の構成の一例を示す回路図である。図4では、図2のSRAM回路10のうち1つのI/O回路13に対応する部分のみ示している。以下では、メモリアレイ11のうち1つのI/O回路13に対応する2列分をメモリセルグループ17と称する場合がある。接地配線電位制御回路16は、I/O回路13ごとに1つずつ配置されている。
図5は、動作モード制御回路20の動作を示すタイミングチャートである。以下、図4および図5を参照して、動作モード制御回路の動作について説明する。
SRAM回路の動作モードが、通常動作モードとレジュームスタンバイモードのみを有し、シャットダウンモードを有さない場合には、図4の接地配線電位制御回路16および動作モード制御回路20の構成を簡略化することができる。以下、図面を参照して具体的に説明する。
以上のとおり第1の実施形態によれば、SRAM回路の各メモリセルMCと接続された接地配線ARVSSと、接地電位を与える接地ノードVSSとの間には、NMOSトランジスタNM10とPMOSトランジスタPM10とが並列に設けられる。レジュームスタンバイモード時には、NMOSトランジスタNM10のゲートが接地配線ARVSSと接続されることによって、NMOSトランジスタNM10はダイオード接続された状態となる。PMOSトランジスタPM10のゲートにLレベルの信号が与えられることによって、PMNOSトランジスタPM10はオン状態となる。
第2の実施形態では、図2および図4などで説明した接地配線電位制御回路16の半導体基板上での配置について説明する。以下では、まず、セル内でのPウェルとNウェルの望ましい配置について説明する。
一般に、Nウェルには電源電位が供給され、Pウェルには接地電位が供給される。セルベースIC(Integrated Circuit)の場合、同じ電源電圧を利用する複数のセルのNウェル同士を接触させても問題がない。しかしながら、異なる電源電圧を利用する複数のセル(たとえば、スタンダードセルとIOセル等)のNウェル同士を接触させることはできない。この場合、Nウェル同士の間隔をより広げる必要がある。以上の理由から、Nウェルのセル内での配置には制約がある。
図8は、図2のSRAM回路のレイアウトの概略を示す平面図である。図9は、図2のSRAM回路において、接地配線電位制御回路のより詳細な配置を示す平面図である。以下では、メモリアレイ11の行方向をX方向と称し、列方向をY方向と称する。さらに、X方向に沿った向きを区別する場合には、+X方向および−X方向のように符号を付して示す。Y方向についても同様である。
図10は、接地配線電位制御回路の他の配置例を説明するための図である。図10に示すSRAM回路10Aの配置は、図2のSRAM回路10の配置を変形したものである。
第2の実施形態によれば、第1の実施形態の場合と同様の効果に加えて、面積効率のよい回路配置が可能になるので、省面積化を図ることができる。
[SRAM回路の構成]
図13は、第3の実施形態の半導体装置において、SRAM回路の構成を模式的に示すブロック図である。図13のSRAM回路10Bは、メモリアレイ用の電源配線ARVDDの電位を制御する電源配線電位制御回路50をさらに含む点で図2のSRAM回路10と異なる。電源配線電位制御回路50は、I/O回路13ごとに1つずつ配置されている。
以下、finFETを用いた上記のPMOSトランジスタPM10,PM12の構成例について説明する。
第3の実施形態によれば、第1および第2の実施形態の場合とほぼ同様の効果を奏する。さらに、第3の実施形態によれば、メモリアレイの電源配線の電位を切替えるために設けられたPMOSトランジスタPM12のゲートを、接地配線電位制御回路16を構成するPMOSトランジスタPM10と共通のゲート制御線ARYSWPに接続できるので、面積的に有利である。
第4の実施形態では、2系統の入出力ポートを有するデュアルポート型のSRAM回路に対して、第1および第2の実施形態の接地配線電位制御回路16ならびに第3の実施形態の電源配線電位制御回路50を適用した例について説明する。
図20は、デュアルポート型のSRAM回路全体のレイアウトを概略的に示す平面図である。図20を参照して、デュアルポート型のSRAM回路10Cでは、メモリアレイ11を挟んで、複数の第1のI/O回路13Aが設けられた領域と複数の第2のI/O回路13Bが設けられた領域とが配置される。複数の第1のI/O回路13A、メモリアレイ11、および複数の第2のI/O回路13Bは、メモリアレイ11の列方向(Y方向)にこの順で並んで配置される。メモリアレイ11に対して行方向(X方向)に隣接して複数のワード線ドライバ12A,12Bが設けられる。複数のワード線ドライバ12A,12Bは、第1のI/O回路13Aからのデータアクセスのために用いられる第1のワード線ドライバ12Aと、第2のI/O回路13Bからのデータアクセスのために用いられる第2のワード線ドライバ12Bとを含む。第1のI/O回路13Aの動作を制御するための制御回路14Aが、第1のI/O回路13Aに対して行方向(−X方向)に隣接して設けられる。さらに、第2のI/O回路13Bの動作を制御するための制御回路14Bが、第2のI/O回路13Bに対して行方向(−X方向)に隣接して設けられる。
図21は、図20のSRAM回路のより詳細な構成を示す図である。図21のSRAM回路の構成図は、図15の構成図に対応するものであり、1個の第1のI/O回路13Aおよび1個の第2のI/O回路13Bに対応する部分が示されている。
以下の説明では、図21に示すように、メモリアレイ11と第1のI/O回路13Aとの間に配置される接地配線電位制御回路および電源配線電位制御回路の参照符号をそれぞれ16C,50Cと記載する。メモリアレイ11と第2のI/O回路13Bとの間に配置される接地配線電位制御回路および電源配線電位制御回路の参照符号をそれぞれ16D、50Dと記載する。
このように、デュアルポート型のSRAM回路に対しても、第1〜第3の実施形態で説明した接地配線電位制御回路16および電源配線電位制御回路50を適用することができる。したがって、第4の実施形態の半導体装置は、第1〜第3の実施形態の半導体装置とほぼ同様の効果を奏する。
Claims (9)
- SRAM(Static Random Access Memory)回路を備え、
前記SRAM回路は、動作モードとして、通常動作モードとスタンバイモードとシャットダウンモードとを有し、
前記SRAM回路は、
複数のメモリセルが行列状に配列されたメモリアレイと、
各前記メモリセルが共通に接続された接地配線と、
前記接地配線の電位を制御するための第1の電位制御回路とを含み、
前記複数のメモリセルの各々は、第1および第2のCMOS(Complementary Metal Oxide Semiconductor)インバータを含み、
前記第1の電位制御回路は、
接地電位を与える接地ノードと前記接地配線との間に互いに並列に接続された第1のNMOS(N-channel Metal Oxide Semiconductor)トランジスタおよび第1のPMOS(P-channel Metal Oxide Semiconductor)トランジスタを含み、
前記第1のNMOSトランジスタは、前記通常動作モード時にオン状態であり、前記スタンバイモード時には、ゲートが前記接地配線と接続されることによってダイオード接続された状態であり、前記シャットダウンモード時にオフ状態であり、
前記第1のPMOSトランジスタは、前記通常動作モードおよび前記スタンバイモードの両方においてオン状態であり、前記シャットダウンモード時にオフ状態であり、
前記SRAM回路は、さらに、
各前記メモリセルが共通に接続された電源配線と、
前記電源配線の電位を制御するための第2の電位制御回路とを含み、
前記第2の電位制御回路は、
電源電位を与える電源ノードと前記電源配線との間に接続された第2のPMOSトランジスタを含み、
前記第2のPMOSトランジスタは、前記通常動作モード時および前記スタンバイモード時にオン状態であり、前記シャットダウンモード時にオフ状態であり、
前記第1のPMOSトランジスタのゲートと前記第2のPMOSトランジスタのゲートとは共通の制御線に接続される、半導体装置。 - SRAM回路を備え、
前記SRAM回路は、動作モードとして、通常動作モードとスタンバイモードとを有し、
前記SRAM回路は、
複数のメモリセルが行列状に配列されたメモリアレイと、
各前記メモリセルが共通に接続された接地配線と、
前記接地配線の電位を制御するための第1の電位制御回路とを含み、
前記複数のメモリセルの各々は、第1および第2のCMOSインバータを含み、
前記第1の電位制御回路は、
接地電位を与える接地ノードと前記接地配線との間に互いに並列に接続された第1のNMOSトランジスタおよび第1のPMOSトランジスタを含み、
前記第1のNMOSトランジスタは、前記通常動作モード時にオン状態であり、前記スタンバイモード時には、ゲートが前記接地配線と接続されることによってダイオード接続された状態であり、
前記第1のPMOSトランジスタは、前記通常動作モードおよび前記スタンバイモードの両方においてオン状態であり、
前記SRAM回路は、さらに、
前記メモリアレイの列にそれぞれ対応し、各々が前記メモリアレイの列方向に配線された複数のビット線対と、
前記複数のビット線対と接続され、選択されたメモリセルからのデータ読出し、および選択されたメモリセルへのデータ書込みを行う入出力回路とを含み、
前記第1の電位制御回路は、前記SRAM回路が形成された基板を平面視して、前記メモリアレイと前記入出力回路との間に配置され、
前記SRAM回路は、さらに、前記接地ノードと前記接地配線との間に接続された第2のNMOSトランジスタを含み、
前記第2のNMOSトランジスタは、前記通常動作モード時にオン状態であり、前記スタンバイモードにオフ状態であり、
前記第2のNMOSトランジスタは、前記基板を平面視して、前記メモリアレイを挟んで前記第1の電位制御回路と反対側に配置される、半導体装置。 - SRAM回路を備え、
前記SRAM回路は、動作モードとして、通常動作モードとスタンバイモードとを有し、
前記SRAM回路は、
複数のメモリセルが行列状に配列されたメモリアレイと、
各前記メモリセルが共通に接続された接地配線と、
前記接地配線の電位を制御するための第1の電位制御回路とを含み、
前記複数のメモリセルの各々は、第1および第2のCMOSインバータを含み、
前記第1の電位制御回路は、
接地電位を与える接地ノードと前記接地配線との間に互いに並列に接続された第1のNMOSトランジスタおよび第1のPMOSトランジスタを含み、
前記第1のNMOSトランジスタは、前記通常動作モード時にオン状態であり、前記スタンバイモード時には、ゲートが前記接地配線と接続されることによってダイオード接続された状態であり、
前記第1のPMOSトランジスタは、前記通常動作モードおよび前記スタンバイモードの両方においてオン状態であり、
前記SRAM回路は、さらに、
前記メモリアレイの列にそれぞれ対応し、各々が前記メモリアレイの列方向に配線された複数のビット線対と、
前記複数のビット線対と接続され、選択されたメモリセルからのデータ読出し、および選択されたメモリセルへのデータ書込みを行う入出力回路とを含み、
前記第1の電位制御回路は、前記SRAM回路が形成された基板を平面視して、前記メモリアレイと前記入出力回路との間に配置され、
前記第1のNMOSトランジスタは、前記基板を平面視して、前記メモリアレイが設けられた領域に隣接するとともに前記メモリアレイの行方向に延在するPウェル領域に形成され、
前記第1のPMOSトランジスタは、前記基板を平面視して、前記Pウェル領域を挟んで前記メモリアレイが設けられた領域と反対側で前記Pウェル領域に隣接するNウェル領域に形成される、半導体装置。 - 前記入出力回路は、前記複数のビット線対にそれぞれ対応し、各々が対応するビット線対をプリチャージするための複数のプリチャージ回路を含み、
前記複数のプリチャージ回路は、前記Nウェル領域に形成される、請求項3に記載の半導体装置。 - SRAM回路を備え、
前記SRAM回路は、動作モードとして、通常動作モードとスタンバイモードとを有し、
前記SRAM回路は、
複数のメモリセルが行列状に配列されたメモリアレイと、
各前記メモリセルが共通に接続された接地配線と、
前記接地配線の電位を制御するための第1の電位制御回路とを含み、
前記複数のメモリセルの各々は、第1および第2のCMOSインバータを含み、
前記第1の電位制御回路は、
接地電位を与える接地ノードと前記接地配線との間に互いに並列に接続された第1のNMOSトランジスタおよび第1のPMOSトランジスタを含み、
前記第1のNMOSトランジスタは、前記通常動作モード時にオン状態であり、前記スタンバイモード時には、ゲートが前記接地配線と接続されることによってダイオード接続された状態であり、
前記第1のPMOSトランジスタは、前記通常動作モードおよび前記スタンバイモードの両方においてオン状態であり、
前記SRAM回路は、さらに、
前記メモリアレイの列にそれぞれ対応し、各々が前記メモリアレイの列方向に配線された複数のビット線対と、
前記複数のビット線対と接続され、選択されたメモリセルからのデータ読出し、および選択されたメモリセルへのデータ書込みを行う入出力回路とを含み、
前記SRAM回路が形成された基板を平面視して、前記第1の電位制御回路と前記入出力回路とは、前記メモリアレイを挟んで互いに反対側に配置され、
前記SRAM回路は、さらに、前記接地ノードと前記接地配線との間に接続された第2のNMOSトランジスタを含み、
前記第2のNMOSトランジスタは、前記通常動作モード時にオン状態であり、前記スタンバイモードにオフ状態であり、
前記第2のNMOSトランジスタは、前記基板を平面視して、前記メモリアレイと前記入出力回路との間に配置される、半導体装置。 - SRAM回路を備え、
前記SRAM回路は、動作モードとして、通常動作モードとスタンバイモードとを有し、
前記SRAM回路は、
複数のメモリセルが行列状に配列されたメモリアレイと、
各前記メモリセルが共通に接続された接地配線と、
前記接地配線の電位を制御するための第1の電位制御回路とを含み、
前記複数のメモリセルの各々は、第1および第2のCMOSインバータを含み、
前記第1の電位制御回路は、
接地電位を与える接地ノードと前記接地配線との間に互いに並列に接続された第1のNMOSトランジスタおよび第1のPMOSトランジスタを含み、
前記第1のNMOSトランジスタは、前記通常動作モード時にオン状態であり、前記スタンバイモード時には、ゲートが前記接地配線と接続されることによってダイオード接続された状態であり、
前記第1のPMOSトランジスタは、前記通常動作モードおよび前記スタンバイモードの両方においてオン状態であり、
前記SRAM回路は、さらに、
前記メモリアレイの列にそれぞれ対応し、各々が前記メモリアレイの列方向に配線された複数のビット線対と、
前記複数のビット線対と接続され、選択されたメモリセルからのデータ読出し、および選択されたメモリセルへのデータ書込みを行う入出力回路とを含み、
前記SRAM回路が形成された基板を平面視して、前記第1の電位制御回路と前記入出力回路とは、前記メモリアレイを挟んで互いに反対側に配置され、
前記第1のPMOSトランジスタは、前記基板を平面視して、前記メモリアレイが設けられた領域に隣接するとともに前記メモリアレイの行方向に延在するNウェル領域に形成され、
前記第1のNMOSトランジスタは、前記基板を平面視して、前記Nウェル領域を挟んで前記メモリアレイが設けられた領域と反対側で前記Nウェル領域に隣接するPウェル領域に形成される、半導体装置。 - 第1〜第3の動作モードを有するSRAM回路を備え、
前記SRAM回路は、
複数のメモリセルが行列状に配列されたメモリアレイと、
各前記メモリセルが共通に接続された接地配線と、
接地電位を与える接地ノードと前記接地配線との間に互いに並列に接続された第1のNMOSトランジスタおよび第1のPMOSトランジスタと、
前記第1のNMOSトランジスタのゲートに接続された第1の制御線と、
前記第1のPMOSトランジスタのゲートに接続された第2の制御線と、
前記第1および前記第2の制御線に各前記動作モードに応じた信号を出力する、動作モード制御回路とを含み、
前記複数のメモリセルの各々は、第1および第2のCMOSインバータを含み、
前記動作モード制御回路は、
前記第1の制御線と前記接地配線との間に接続された第1のスイッチと、
前記第1の制御線と電源電位を与える電源ノードとの間に接続された第2のスイッチと、
前記第1の制御線と前記接地ノードとの間に接続された第3のスイッチとを含み、
前記動作モード制御回路は、
前記第1の動作モードにおいて、前記第2のスイッチをオン状態にし、かつ、前記第1および第3のスイッチをオフ状態にし、かつ、前記第2の制御線にローレベルの信号を出力し、
前記第2の動作モードにおいて、前記第1のスイッチをオン状態にし、かつ、前記第2および第3のスイッチをオフ状態にし、かつ、前記第2の制御線にローレベルの信号を出力し、
前記第3の動作モードにおいて、前記第3のスイッチをオン状態にし、かつ、前記第1および第2のスイッチをオフ状態にし、かつ、前記第2の制御線にハイレベルの信号を出力するように構成される、半導体装置。 - 第1および第2の動作モードを有するSRAM回路を備え、
前記SRAM回路は、
複数のメモリセルが行列状に配列されたメモリアレイと、
各前記メモリセルが共通に接続された接地配線と、
接地電位を与える接地ノードと前記接地配線との間に互いに並列に接続された第1のNMOSトランジスタおよび第1のPMOSトランジスタと、
前記第1のNMOSトランジスタのゲートに接続された第1の制御線と、
前記第1の制御線に各前記動作モードに応じた信号を出力する、動作モード制御回路とを含み、
前記第1のPMOSトランジスタのゲートは、前記接地ノードに常時接続され、
前記動作モード制御回路は、
前記第1の制御線と前記接地配線との間に接続された第1のスイッチと、
前記第1の制御線と電源電位を与える電源ノードとの間に接続された第2のスイッチと
を含み、
前記動作モード制御回路は、
前記第1の動作モードにおいて、前記第1のスイッチをオフ状態にし、かつ、前記第2のスイッチをオン状態にし、
前記第2の動作モードにおいて、前記第1のスイッチをオン状態にし、かつ、前記第2のスイッチをオフ状態にするように構成される、半導体装置。 - 各前記メモリセルを構成する複数のトランジスタ、前記第1のNMOSトランジスタ、および前記第1のPMOSトランジスタの各々はfinFETで構成される、請求項1〜8のいずれか1項に記載の半導体装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/060133 WO2016157412A1 (ja) | 2015-03-31 | 2015-03-31 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017247938A Division JP2018060592A (ja) | 2017-12-25 | 2017-12-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2016157412A1 JPWO2016157412A1 (ja) | 2017-07-27 |
JP6271810B2 true JP6271810B2 (ja) | 2018-01-31 |
Family
ID=57004031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017508925A Active JP6271810B2 (ja) | 2015-03-31 | 2015-03-31 | 半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (2) | US10102899B2 (ja) |
JP (1) | JP6271810B2 (ja) |
KR (1) | KR20170134959A (ja) |
CN (1) | CN107077885B (ja) |
TW (1) | TW201705136A (ja) |
WO (1) | WO2016157412A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016092536A (ja) * | 2014-10-31 | 2016-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10871926B2 (en) | 2017-10-18 | 2020-12-22 | Canon Kabushiki Kaisha | Information processing apparatus including SRAM capable of shifting to plurality of power saving modes according to control signal and control method thereof |
US10811060B2 (en) | 2018-03-27 | 2020-10-20 | Canon Kabushiki Kaisha | Information processing apparatus and control method thereof |
US10431576B1 (en) * | 2018-04-20 | 2019-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell array and method of manufacturing same |
DE102018133392A1 (de) * | 2018-12-21 | 2020-06-25 | Infineon Technologies Ag | Speicherzelleneinrichtung und Verfahren zum Betreiben einer Speicherzelleneinrichtung |
KR20240045345A (ko) | 2019-04-15 | 2024-04-05 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법 |
KR20210113644A (ko) * | 2019-04-30 | 2021-09-16 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 접합된 통합형 반도체 칩과 그 제조 및 작동 방법 |
WO2022015963A1 (en) * | 2020-07-17 | 2022-01-20 | Kkt Holdings Syndicate | Quaternary field effect transistor |
US11328759B2 (en) * | 2020-10-02 | 2022-05-10 | Sandisk Technologies Llc | Signal preserve in MRAM during reading |
US11386945B2 (en) | 2020-10-02 | 2022-07-12 | Sandisk Technologies Llc | Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001155486A (ja) * | 1999-11-25 | 2001-06-08 | Nec Corp | 半導体スタティックメモリ |
JP4388274B2 (ja) | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP4138718B2 (ja) * | 2004-08-31 | 2008-08-27 | 株式会社東芝 | 半導体記憶装置 |
JP4660280B2 (ja) * | 2005-05-25 | 2011-03-30 | 株式会社東芝 | 半導体記憶装置 |
JP2007150761A (ja) | 2005-11-28 | 2007-06-14 | Oki Electric Ind Co Ltd | 半導体集積回路及びリーク電流低減方法 |
JP4768437B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
JP4936749B2 (ja) * | 2006-03-13 | 2012-05-23 | 株式会社東芝 | 半導体記憶装置 |
JP2008159669A (ja) * | 2006-12-21 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US8018780B2 (en) * | 2007-01-18 | 2011-09-13 | Texas Instruments Incorporated | Temperature dependent back-bias for a memory array |
JP2008276826A (ja) * | 2007-04-26 | 2008-11-13 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
JP5086797B2 (ja) | 2007-12-26 | 2012-11-28 | 株式会社東芝 | 半導体装置 |
JP4802257B2 (ja) * | 2009-03-16 | 2011-10-26 | 株式会社東芝 | 半導体記憶装置 |
US8406075B2 (en) * | 2009-04-03 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ultra-low leakage memory architecture |
JP2011040458A (ja) | 2009-08-07 | 2011-02-24 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP5317900B2 (ja) * | 2009-09-14 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびその動作方法 |
JP2011091324A (ja) * | 2009-10-26 | 2011-05-06 | Sony Corp | 半導体装置及びその製造方法 |
JP5645708B2 (ja) | 2011-02-24 | 2014-12-24 | 株式会社日立製作所 | 半導体装置 |
JP5777991B2 (ja) * | 2011-09-22 | 2015-09-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2013254548A (ja) * | 2012-06-08 | 2013-12-19 | Renesas Electronics Corp | 半導体装置 |
US20140036612A1 (en) * | 2012-08-06 | 2014-02-06 | Lsi Corporation | BTI-Independent Source Biasing of Memory Arrays |
WO2014070852A1 (en) * | 2012-10-31 | 2014-05-08 | Marvell World Trade Ltd. | Sram cells suitable for fin field-effect transistor (finfet) process |
US9165641B2 (en) * | 2013-12-13 | 2015-10-20 | Qualcomm Incorporated | Process tolerant current leakage reduction in static random access memory (SRAM) |
JP6449082B2 (ja) * | 2014-08-18 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2015
- 2015-03-31 JP JP2017508925A patent/JP6271810B2/ja active Active
- 2015-03-31 WO PCT/JP2015/060133 patent/WO2016157412A1/ja active Application Filing
- 2015-03-31 CN CN201580053349.4A patent/CN107077885B/zh active Active
- 2015-03-31 US US15/513,138 patent/US10102899B2/en active Active
- 2015-03-31 KR KR1020177007845A patent/KR20170134959A/ko unknown
-
2016
- 2016-03-28 TW TW105109608A patent/TW201705136A/zh unknown
-
2018
- 2018-09-27 US US16/143,940 patent/US10453519B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR20170134959A (ko) | 2017-12-07 |
US20190027212A1 (en) | 2019-01-24 |
TW201705136A (zh) | 2017-02-01 |
WO2016157412A1 (ja) | 2016-10-06 |
CN107077885B (zh) | 2021-03-12 |
CN107077885A (zh) | 2017-08-18 |
US20170309326A1 (en) | 2017-10-26 |
US10453519B2 (en) | 2019-10-22 |
JPWO2016157412A1 (ja) | 2017-07-27 |
US10102899B2 (en) | 2018-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6271810B2 (ja) | 半導体装置 | |
JP4388274B2 (ja) | 半導体記憶装置 | |
JP5076462B2 (ja) | 半導体メモリデバイス | |
US11133057B2 (en) | Memory array with bit-lines connected to different sub-arrays through jumper structures | |
JP2006004974A (ja) | 半導体記憶装置 | |
US8036022B2 (en) | Structure and method of using asymmetric junction engineered SRAM pass gates, and design structure | |
US7123504B2 (en) | Semiconductor integrated circuit device having static random access memory mounted thereon | |
US10706917B2 (en) | Semiconductor memory device | |
JP6637564B2 (ja) | 半導体装置 | |
JP2018060592A (ja) | 半導体装置 | |
JP2009272587A (ja) | 半導体記憶装置 | |
JP2010140563A (ja) | 半導体集積回路 | |
JP2008135169A (ja) | 半導体記憶装置 | |
JP5531057B2 (ja) | 半導体集積回路装置 | |
JP5011352B2 (ja) | 半導体集積回路装置 | |
JP2007058965A (ja) | 半導体集積回路 | |
JP5337898B2 (ja) | 半導体集積回路装置 | |
JP2009016039A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170302 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171003 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171227 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6271810 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |