JP2007058965A - 半導体集積回路 - Google Patents

Abstract

【課題】 メモリを内蔵した半導体集積回路において、通常の半導体基板を使用してもＳＯＩ基板を使用しても、Ｐ型領域とＮ型領域とによって形成されるダイオードに無駄な電流を流すことなく、センスアンプの増幅動作を高速化する。
【解決手段】 この半導体集積回路は、ワードラインが活性化されたときに１組のビットラインとの間でデータの入出力を行うメモリセルと、メモリセルから１組のビットラインを介して１組の読出し信号が印加されるゲートを有する第１のトランジスタ及び第２のトランジスタと、第１及び第２のトランジスタにドレイン電流をそれぞれ供給する第３のトランジスタ及び第４のトランジスタと、１組のビットラインと第３及び第４のトランジスタのバックゲートとの間にそれぞれ接続された第１及び第２のコンデンサとを含み、メモリセルからデータを読み出すセンスアンプとを具備する。
【選択図】 図２

Description

本発明は、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）等のメモリを内蔵した半導体集積回路に関する。

例えば、ＳＲＡＭにおいては、複数のメモリセルが２次元アレイ状に配置されており、それぞれの行のメモリセルに接続された複数のワードラインと、選択された複数の列のメモリセルに接続される複数組のビットラインとが設けられている。選択された各列のメモリセルは、１組のビットラインを介して、該メモリセルからデータを読み出すためのセンスアンプに接続される。

従来のセンスアンプとして、下記の特許文献１には、適所にボディー電位が可変するトランジスタ素子を組み込み、動作の高速化を図ることができるセンスアンプが開示されている。このセンスアンプは、ＳＯＩ（Silicon On Insulator）基板に形成されており、１組のビットラインからそれぞれのゲートに差動入力信号が印加されソースが接地された２個のＮチャネルＭＯＳトランジスタと、これらのＮチャネルＭＯＳトランジスタにドレイン電流をそれぞれ供給する２個のＰチャネルＭＯＳトランジスタとを含んでいる。差動入力信号は、２個のＰチャネルＭＯＳトランジスタのバックゲート（ボディー）にも印加されるので、これによってＰチャネルＭＯＳトランジスタの特性が制御され、増幅動作の高速化を図ることができる。

ＳＯＩ基板は、非常に比抵抗が高いので、ＰチャネルＭＯＳトランジスタのバックゲートとなるＮ型基板に入力信号を印加しても、特に電圧が高くなければ問題はない。しかしながら、ＳＯＩ基板ではない通常の半導体基板に設けられたＮウエルに入力信号を印加すると、Ｎウエルに形成されたＰチャネルＭＯＳトランジスタのソース・ドレイン（Ｐ型不純物拡散領域）とＮウエルとによって形成されるダイオードがオンして、比較的大きな電流が流れてしまうという問題が生じる。

また、下記の特許文献２には、半導体基板に設けられ、短いチャネル長及び調整設定可能なターンオン電圧を有する電界効果トランジスタを備えている読出し増幅器装置が開示されている。この電界効果トランジスタは、半導体基板内において隔離されているバスタブに設けられており、該バスタブには可変のバスタブ電位が供給されて、電界効果トランジスタのターンオン電圧を所期の値に調整設定することができる。しかしながら、特許文献２には、上記のようにＰチャネルＭＯＳトランジスタのソース・ドレインとＮウエルとによって形成されるダイオードに電流が流れることを防止する方策に関しては、特に開示されていない。
特開２００５−１００４７９号公報（第１頁、図１、図２） 特開２０００−２８６３４５号公報（第１頁、図３、図４）

そこで、上記の点に鑑み、本発明は、メモリを内蔵した半導体集積回路において、通常の半導体基板を使用してもＳＯＩ基板を使用しても、Ｐ型領域とＮ型領域とによって形成されるダイオードに無駄な電流を流すことなく、センスアンプの増幅動作を高速化することを目的とする。

以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、ワードラインが活性化されたときに１組のビットラインとの間でデータの入出力を行うメモリセルと、１組のビットラインをプリチャージするプリチャージ回路と、メモリセルから１組のビットラインを介して１組の読出し信号が印加されるゲートを有する第１のトランジスタ及び第２のトランジスタと、第１及び第２のトランジスタにドレイン電流をそれぞれ供給する第３のトランジスタ及び第４のトランジスタと、１組のビットラインと第３及び第４のトランジスタのバックゲートとの間にそれぞれ接続された第１及び第２のコンデンサとを含み、１組のビットラインがプリチャージされた後にメモリセルからデータを読み出すセンスアンプとを具備する。

ここで、第１及び第２のトランジスタとしてＮチャネルＭＯＳトランジスタを用い、第３及び第４のトランジスタとしてＰチャネルＭＯＳトランジスタを用いても良い。その場合に、第３及び第４のトランジスタが、Ｐ型の半導体基板内に設けられた複数のＮウエル内にそれぞれ形成されても良いし、ＳＯＩ（シリコン・オン・インシュレータ）基板における複数のＮ型基板領域に形成されても良い。

本発明によれば、１組のビットラインと第３及び第４のトランジスタのバックゲートとの間にそれぞれ接続された第１及び第２のコンデンサを設けたことにより、通常の半導体基板を使用してもＳＯＩ基板を使用しても、Ｐ型領域とＮ型領域とによって形成されるダイオードに無駄な電流を流すことなく、センスアンプの増幅動作を高速化することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されているメモリの構成を示す図である。本実施形態においては、ＳＲＡＭを例にとって説明する。説明を簡単にするために、図１においては１列のメモリセルのみが示されているが、実際には、複数のメモリセルが２次元アレイ状に配置されてメモリセルアレイを構成している。

図１に示すＳＲＡＭは、２つのストアノードＮ１及びＮ２を有するメモリセル１０と、ワードラインＷＬ０〜ＭＬｎのいずれかに行選択信号を出力することによりメモリセルアレイにおける１行のメモリセルを選択するワードライン駆動回路２０と、１組のカラムラインＣＬ及びＣＬバーを介して入力される列選択信号に従ってメモリセルアレイにおける１列のメモリセルを選択するカラム選択スイッチ３０と、選択されたメモリセル１０に１組のビットラインＢＬ及びＢＬバーを介してデータを書き込む書込み回路４０と、１組のビットラインＢＬ及びＢＬバーをプリチャージするプリチャージ回路５０と、選択されたメモリセル１０から１組のビットラインＢＬ及びＢＬバーを介してデータを読み出すセンスアンプ６０とを含んでいる。

ここで、例えばデータが８ビットの場合には、８個のカラム選択スイッチ３０が同時にオンして、８組のビットラインＢＬ及びＢＬバーを介して、８個のメモリセル１０に一度にデータが書き込まれ、８個のメモリセル１０から一度にデータが読み出される。

各メモリセル１０は、インバータＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２とを有している。インバータＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、インバータＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。

トランジスタＱＮ１１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬとの間に接続されている。トランジスタＱＮ１２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬバーとの間に接続されている。トランジスタＱＮ１１及びＱＮ１２のゲートは、ワードラインＷＬ０〜ＭＬｎのいずれかに接続されている。

書込み回路４０は、書込み制御信号ＷＥによって活性化されて、選択されたメモリセル１０に対してデータの書込みを行う。データの書込みにおいては、例えば、ワードライン駆動回路２０からワードラインＷＬ０にハイレベルの信号が供給されると共に、書込み回路４０からビットラインＢＬにローレベルの信号が供給され、ビットラインＢＬバーにハイレベルの信号が供給される。

ワードラインＷＬ０がハイレベルとなってビットラインＢＬがローレベルとなることにより、当該メモリセルのトランジスタＱＮ１１がオン状態となる。これにより、ストアノードＮ１は、ビットラインＢＬと同一のローレベルとなり、ストアノードＮ２は、ビットラインＢＬバーと同一のハイレベルとなる。インバータＩＮＶ１及びＩＮＶ２がこの状態を維持することにより、メモリセル１０に１ビットのデータが記憶される。

センスアンプ６０は、読出し制御信号ＲＥによって活性化されて、選択されたメモリセル１０に対してデータの読出しを行う。データの読出しにおいては、プリチャージ回路５０によって、ビットラインＢＬ及びＢＬバーがハイレベルにプリチャージされる。その後、ワードライン駆動回路２０からワードラインＷＬ０にハイレベルの信号が供給され、当該メモリセルのトランジスタＱＮ１１がオン状態となる。

これにより、ビットラインＢＬがストアノードＮ１と同一のローレベルとなり、ビットラインＢＬバーがストアノードＮ２と同一のハイレベルを維持する。センスアンプ６０において、ビットラインＢＬとＢＬバーのレベルを検出することにより、メモリセル１０に記憶されている１ビットのデータが読み出される。

図２は、本発明の一実施形態において用いられるプリチャージ回路及びセンスアンプの第１の構成例を示す図である。
プリチャージ回路５０は、負論理のプリチャージ制御信号ＰＥがローレベルに活性化されたときにビットラインＢＬ及びＢＬバーをプリチャージするＰチャネルＭＯＳトランジスタＱＰ５１及びＱＰ５２と、正論理のデータセット信号ＳＥＴがハイレベルに活性化されたときに、これらのビットラインとセンスアンプ６０とを接続するＮチャネルＭＯＳトランジスタＱＮ５１及びＱＮ５２とを含んでいる。

センスアンプ６０は、メモリセルから１組のビットラインＢＬ及びＢＬバーを介して１組の読出し信号が印加されるゲートを有するＮチャネルＭＯＳトランジスタＱＮ６１及びＱＮ６２と、負論理の読出し制御信号ＲＥがローレベルに活性化されたときにトランジスタＱＮ６１及びＱＮ６２にドレイン電流をそれぞれ供給するＰチャネルＭＯＳトランジスタＱＰ６１及びＱＰ６２と、ビットラインＢＬ及びＢＬバーとトランジスタＱＰ６１及びＱＰ６２のバックゲートとの間にそれぞれ接続されたコンデンサＣ１及びＣ２と、インバータＩＮＶ３及びＩＮＶ４とを含んでいる。

データを読み出す場合には、まず、読出し制御信号ＲＥが非活性となっている間に、プリチャージ制御信号ＰＥがローレベルに活性化される。これにより、ビットラインＢＬ及びＢＬバーにハイレベルの信号が供給され、ビットラインＢＬ及びＢＬバーがプリチャージされる。その後、プリチャージ制御信号ＰＥが非活性化される。

次に、図１に示すワードライン駆動回路２０が、ワードラインＷＬ０にハイレベル（活性）の行選択信号を供給して、ビットラインＢＬとストアノードＮ１とを同一のレベルとすると共に、ビットラインＢＬバーとストアノードＮ２とを同一のレベルとする。

また、データセット信号ＳＥＴがハイレベルに活性化される。これにより、ビットラインＢＬ及びＢＬバーとセンスアンプ６０とが接続され、メモリセル１０から出力される信号がセンスアンプ６０に入力される。さらに、負論理の読出し制御信号ＲＥがローレベルに活性化されることにより、センスアンプ６０が、入力された信号を増幅して、得られたデータを出力ラインＯＵＴ及びＯＵＴバーに出力する。

センスアンプ６０においては、コンデンサＣ１及びＣ２によって、ビットラインＢＬ及びＢＬバーの電圧に応じた電圧が、トランジスタＱＰ６１及びＱＰ６２のバックゲートにそれぞれ印加される。例えば、ビットラインＢＬの電圧がハイレベルからローレベルに変化する際には、トランジスタＱＰ６１のバックゲートに電源電位Ｖ_ＤＤよりも低い電圧が印加されて、トランジスタＱＰ６１の電流供給能力が向上する。

このとき、トランジスタＱＮ６１はオン状態からオフ状態に変化し、トランジスタＱＰ６１は負論理の読出し制御信号ＲＥによりオン状態のままなので、トランジスタＱＮ６１及びＱＰ６１のドレインはローレベルからハイレベルに変化する。従って、トランジスタＱＰ６１の電流供給能力の向上は、ドレインの電圧変化を助けて、信号出力のタイミングを改善する方向に働く。

図３は、通常の半導体基板を用いた場合におけるセンスアンプの一部の構造を示す図である。Ｐ型半導体基板７１には、Ｎウエル７２が形成されている。Ｐ型半導体基板７１上には、ゲート絶縁膜を介して、トランジスタＱＮ６１のゲートとなるポリシリコン７３が形成され、Ｎウエル７２上には、ゲート絶縁膜を介して、トランジスタＱＰ６１のゲートとなるポリシリコン７４が形成されている。ゲート７３には、ビットラインＢＬが接続され、ゲート７４には、読出し制御信号ＲＥが供給される。

ゲート７３の両側のＰ型半導体基板７１内には、トランジスタＱＮ６１のソース・ドレインとなるＮ型不純物拡散領域７５及び７６が形成され、ゲート７４の両側のＮウエル７２内には、トランジスタＱＰ６１のソース・ドレインとなるＰ型不純物拡散領域７７及び７８が形成されている。Ｐ型不純物拡散領域７８は、電源電位Ｖ_ＤＤに接続され、Ｎ型不純物拡散領域７５は、電源電位Ｖ_ＳＳ（この例においては接地電位）に接続される。

さらに、Ｐ型半導体基板７１内には、基板電位を電源電位Ｖ_ＳＳに固定するためのＰ型不純物拡散領域７９が形成されており、Ｐ型半導体基板７１とＮウエル７２との境界には、コンデンサＣ１の下部電極となるＮ型不純物拡散領域８０が形成されている。Ｎ型不純物拡散領域８０上には、絶縁膜を介して、コンデンサＣ１の上部電極となるポリシリコン８１が形成されている。これにより、ビットラインＢＬと、トランジスタＱＰ６１のバックゲートとなるＮウエル７２との間に、コンデンサＣ１が形成される。なお、トランジスタＱＰ６１のサイズは、トランジスタＱＮ６１のサイズより小さくしても良い。また、Ｐ型半導体基板７１内にＰウエルを設けて、トランジスタＱＮ６１をＰウエル内に形成しても良い。

図４は、ＳＯＩ基板を用いた場合におけるセンスアンプの一部の構造を示す図である。ガラス等の絶縁基板９０上には、ガラス等の絶縁膜９９に仕切られて、Ｐ型半導体基板領域（ボディー）９１及びＮ型半導体基板領域（ボディー）９２が形成されている。Ｐ型半導体基板領域９１上には、ゲート絶縁膜を介して、トランジスタＱＮ６１のゲートとなるポリシリコン９３が形成され、Ｎ型半導体基板領域９２上には、ゲート絶縁膜を介して、トランジスタＱＰ６１のゲートとなるポリシリコン９４が形成されている。ゲート９３には、ビットラインＢＬが接続され、ゲート９４には、読出し制御信号ＲＥが供給される。

ゲート９３の両側のＰ型半導体基板領域９１内には、トランジスタＱＮ６１のソース・ドレインとなるＮ型不純物拡散領域９５及び９６が形成され、ゲート９４の両側のＮ型半導体基板領域９２内には、トランジスタＱＰ６１のソース・ドレインとなるＰ型不純物拡散領域９７及び９８が形成されている。Ｐ型不純物拡散領域９８は、電源電位Ｖ_ＤＤに接続され、Ｎ型不純物拡散領域９５は、電源電位Ｖ_ＳＳ（この例においては接地電位）に接続される。

さらに、トランジスタＱＰ６１のバックゲートとなるＮ型半導体基板領域９２とのコンタクトを取るために、絶縁膜１００に覆われた導体１０１が形成されている。基板上には、導体１０１に接続され、コンデンサＣ１の下部電極となる第１層電極１０２が形成されている。コンデンサＣ１の下部電極上には、絶縁膜を介して、コンデンサＣ１の上部電極となる第２層電極１０３が形成されている。これにより、ビットラインＢＬと、トランジスタＱＰ６１のバックゲートとなるＮ型半導体基板領域９２との間に、コンデンサＣ１が形成される。なお、トランジスタＱＰ６１のサイズは、トランジスタＱＮ６１のサイズより小さくしても良い。

図５は、本発明の一実施形態において用いられるプリチャージ回路及びセンスアンプの第２の構成例を示す図である。第２の構成例においては、センスアンプ６１にＮチャネルＭＯＳトランジスタＱＮ６３が追加されており、トランジスタＱＮ６３のゲートには参照電圧Ｖ_ＲＥＦが印加されて、トランジスタＱＮ６３は定電流源として動作する。これにより、トランジスタＱＮ６１とトランジスタＱＮ６２とが差動増幅を行うようになっている。その他の点に関しては、図２に示す第１の構成例と同様である。第２の構成例によれば、第１の構成例よりも動作速度は遅くなるものの、トランジスタＱＮ６１及びＱＮ６２の動作タイミングを合わせると共に、コモンモードノイズを低減することができる。

本発明の一実施形態に係る半導体集積回路のメモリの構成を示す図。 本発明の一実施形態におけるセンスアンプの第１の構成例を示す図。 通常の半導体基板を用いた場合におけるセンスアンプの一部の構造を示す図。 ＳＯＩ基板を用いた場合におけるセンスアンプの一部の構造を示す図。 本発明の一実施形態におけるセンスアンプの第２の構成例を示す図。

符号の説明

１０ メモリセル、 ２０ ワードライン駆動回路、 ３０ カラム選択スイッチ、 ４０ 書込み回路、 ５０ プリチャージ回路、 ６０、６１ センスアンプ、 ７１ Ｐ型半導体基板、 ７２ Ｎウエル、 ７３、７４、８１、９３、９４ ポリシリコン、 ７５、７６、９５、９６ Ｎ型不純物拡散領域、 ７７、７８、９７、９８ Ｐ型不純物拡散領域、 ９０ 絶縁基板、 ９１ Ｐ型半導体基板領域、 ９２ Ｎ型半導体基板領域、 ９９ 絶縁膜、 １００ 絶縁膜、 １０１ 導体、 １０２ 第１層電極、 １０３ 第２層電極、 ＩＮＶ１〜ＩＮＶ４ インバータ、 ＱＮ１１〜ＱＮ６３ ＮチャネルＭＯＳトランジスタ、 ＱＰ１１〜ＱＰ６２ ＰチャネルＭＯＳトランジスタ、 Ｃ１、Ｃ２ コンデンサ、 Ｎ１、Ｎ２ ストアノード、 ＷＬ０〜ＭＬｎ ワードライン、 ＣＬ、ＣＬバー カラムライン、 ＢＬ、ＢＬバー ビットライン

Claims (4)

1. ワードラインが活性化されたときに１組のビットラインとの間でデータの入出力を行うメモリセルと、
   前記１組のビットラインをプリチャージするプリチャージ回路と、
   前記メモリセルから前記１組のビットラインを介して１組の読出し信号が印加されるゲートを有する第１のトランジスタ及び第２のトランジスタと、前記第１及び第２のトランジスタにドレイン電流をそれぞれ供給する第３のトランジスタ及び第４のトランジスタと、前記１組のビットラインと前記第３及び第４のトランジスタのバックゲートとの間にそれぞれ接続された第１及び第２のコンデンサとを含み、前記１組のビットラインがプリチャージされた後に前記メモリセルからデータを読み出すセンスアンプと、
   を具備する半導体集積回路。
2. 前記第１及び第２のトランジスタがＮチャネルＭＯＳトランジスタであり、前記第３及び第４のトランジスタがＰチャネルＭＯＳトランジスタである、請求項１記載の半導体集積回路。
3. 前記第３及び第４のトランジスタが、Ｐ型の半導体基板内に設けられた複数のＮウエル内にそれぞれ形成されている、請求項２記載の半導体集積回路。
4. 前記第３及び第４のトランジスタが、ＳＯＩ（シリコン・オン・インシュレータ）基板における複数のＮ型基板領域に形成されている、請求項２記載の半導体集積回路。

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