JP2008171478A - 半導体メモリデバイスおよびセンスアンプ回路 - Google Patents

Abstract

【課題】読み出しマージンを拡大する。
【解決手段】可変抵抗素子をそれぞれ有するメモリセルＭＣおよび参照セルＲＣと、センスアンプ回路（ビット線センスアンプ７Ｂ）とを備える。ビット線センスアンプ７Ｂは、差動アンプＤＡＭＰと、その第１差動入力（入力電圧ＶIN）とセンス線（グローバルビット線ＧＢＬ）間に接続され、制御端子にプリチャージ電圧（ゲート供給電圧ＶGATE）を保持可能な電圧ゲートトランジスタ（７５Ｎ）と、第２差動入力（参照入力電圧ＶIN(Ref.)）と参照センス線（グローバル参照ビット線ＧＢＬ(Ref.)）間に接続され、制御端子にゲート供給電圧ＶGATEを保持な参照電圧ゲートトランジス（７５Ｎ）と、第１および第２差動入力と電圧ゲートトランジスタ（７５Ｎ）の制御端子間に交差結合される２つの結合キャパシタＣＣと、を有する。
【選択図】図１４

Description

本発明は、２本の配線間に接続される可変抵抗素子をそれぞれが有するメモリセルと参照セルを備える半導体メモリデバイスと、当該半導体メモリデバイスのセル読み出しに好適なセンスアンプ回路とに関する。

２端子可変抵抗型メモリの一つとして、スピン注入メモリが知られている（特許文献１、２参照）。
スピン注入メモリは、磁性体に注入されたスピン偏極した伝導電子と、磁性体で磁化を担っている電子スピンとの相互作用によって、磁性体の磁化状態が変化する現象を応用したメモリである。

メモリ素子であるトンネル磁気抵抗素子（以下、ＴＭＲと記す）について説明する。
トンネル磁気抵抗素子ＴＭＲは、図１に示すように、トンネルバリア層１０１で隔たれた２枚の磁性体層からなる積層体が基本構造である。
磁性体層は、磁化状態が変化しないように設計された磁化固定層１０２、および、磁化固定層１０２の磁化方向に対して平行もしくは非平行が安定な磁化状態となるように設計された自由層１０３からなる。

２枚の磁性体層（磁化固定層１０２および自由層１０３）を持つ積層膜は、それらの磁化のなす角度によって導電率が変化する磁気抵抗効果（ＭＲ効果）を示す。メモリデータの読み出しは、この積層体の両端子に電圧を印加し、ＭＲ効果によって自由層１０３の磁化方向に応じて変化した抵抗に依存する電流を出力することで行われる。このときトンネル磁気抵抗素子ＴＭＲ内で流れるトンネル電流によるＭＲ効果をＴＭＲ効果と言う。

図２に、トンネル磁気抵抗素子ＴＭＲを応用したスピン注入メモリのセル構成を示す。また、図３に、メモリセルの等価回路図を示す。
図解されているメモリセルＭＣは、１つのトンネル磁気抵抗素子ＴＭＲと、１つのセレクトトランジスタＳＴとを有する。
トンネル磁気抵抗素子ＴＭＲの一端がビット線ＢＬに接続され、他端がセレクトトランジスタＳＴのドレインに接続され、セレクトトランジスタＳＴのソースがソース線ＳＬに、ゲートがワード線ＷＬにそれぞれ接続されている。

次に、トンネル磁気抵抗素子ＴＭＲの電気的特性について説明する。
トンネル磁気抵抗素子ＴＭＲは、トンネル電流が流れることにより磁化反転（スピン注入磁化反転という）が生じ、これにより電気的メモリ特性、即ち抵抗値のヒステリシス特性が変化する。

図４に、トンネル磁気抵抗素子ＴＭＲの電流−電圧特性（ヒステリシス特性）を示す。図１を参照すると、磁化固定層１０２から自由層１０３に電流を流す方向が図４のセル電流の正方向である。よって、自由層１０３の電位を基準に磁化固定層１０２に正または負の電圧を与えたのが図４の横軸に示すセル印加電圧である。
図示する電気的特性は、ゼロクロスして傾きが相対的に大きな低抵抗状態と、ゼロクロスして傾きが相対的に小さい高抵抗状態とが存在する。低抵抗状態にあるときに、セル印加電圧を増加すると、例えばセル印加電圧が＋０.５〜＋１[Ｖ]の間のある電圧で、図４に示す矢印Ａｈのように状態変化（高抵抗遷移）が生じる。また、高抵抗状態にあるとき、セル印加電圧を減らすと、例えばセル電圧が−０.５〜１.０[Ｖ]の間のある電圧で、図４に示す矢印Ａｌのようにもう一つの状態変化（低抵抗遷移）が生じる。
セル動作では、セル印加電圧を＋１.０[Ｖ]にすることで高抵抗遷移、−１[Ｖ]にすることで低抵抗遷移を制御する。

以上の電気的特性から、２つの状態を２値データに対応させると、データ反転が可能であるため、メモリデータの書き込み動作が可能なことがわかる。具体的には、例えばセル印加電圧を＋１.０[Ｖ]にすることにより“０”データの書き込み（Write0）が可能であり、逆に、セル印加電圧を−１.０[Ｖ]にすることにより“１”データの書き込み（Write1）が可能である。

メモリデータの読み出し動作では、磁気抵抗比（ＭＲ比）がある程度大きな電位状態、例えば０.３[Ｖ]程度をメモリセルに印加する。そして、このとき、トンネル磁気抵抗素子ＴＭＲの抵抗値が書き込み状態によって違いがあるため、この抵抗値を読み出すことにより、高抵抗状態（“０”データの書き込み状態）か、低抵抗状態（“１”データの書き込み状態）かの判別が可能である。

以上は、Write0（高抵抗遷移）側で読み出しを行う場合であるが、Write1（低抵抗遷移）でも同様に、例えば−０.３[Ｖ]のセル印加電圧で読み出しが可能である。
その際、読み出す抵抗値の差が大きければそれだけデータ判別の容易性が高いため、読み出し時のセル印加電圧（読み出し電圧）が絶対値で大きいほど好ましい。しかし、読み出し電圧の絶対値を大きくすると、状態遷移を生じさせる遷移電圧とのマージンが取れなくなり、同一ビット線に接続されているメモリセルで誤書込みが生じる可能性がある（リードディスターブ）。リードディスターブ防止のためには、読み出し時にセル印加電圧を精密に制御する必要がある。また、ＭＲ比にセル印加電圧依存性がある場合、最適なＭＲ比を確保した条件で読み出し動作を行う必要がある。

このような要請の下、リードディスターブマージンの確保のために、センスアンプの参照電圧を、トンネル磁気抵抗素子ＴＭＲを有するメモリセル（または参照セル）から発生させる技術が知られている（例えば特許文献３参照）。
特許文献３では、セル印加電圧を制限する手法として、センスノードとビット線間に電圧制限手段として機能し、電圧降下を生じさせる電圧ゲートトランジスタ（V-gate Tr.（NMOS））を挿入し、電圧ゲートトランジスタのゲート電圧をＶBIAS（ＶddとＧＮＤ電位の中間電位）に設定することにより、セルに印加するビット線電圧を制御する。

図５に、例えば上記特許文献３の手法を適用可能なカラム回路の一部を示す。
図解されているカラム回路では、ＧＮＤ電位で保持されたソース線ＳＬとビット線ＢＬとの間に図３と同様なメモリセルＭＣが接続され、さらに、ビット線ＢＬと電源電圧Ｖddの供給線との間に電圧ゲートトランジスタＭｎ（V-gate Tr.（NMOS））が接続されている。特に図示しないが、電圧ゲートトランジスタのゲートに、参照電圧を発生させる電圧発生回路が接続されている。電圧発生回路にメモリセルを模し、かつ、メモリセルＭＲ比の半分のＭＲ比を持つ参照セルを有し、これによりＶBIASを発生させて電圧ゲートトランジスタＭｎのゲートに与えている。
このカラム回路が、メモリセルアレイの列ごとに設けられているが、ＶBIASを与えるカラム回路と、電圧ゲートトランジスタで電圧制限を余り行わないように制御されるカラム回路を隣り合う対で形成し、その２つのカラム回路のビット線間にセンスアンプを接続させて読み出しを行う。

また、メモリセル読み出し手法として、リファレンス電流ＩREFと、選択メモリセルのセル電流Ｉと差動センスする手法がある（例えば特許文献４参照）。

図６に、上記特許文献４に記載された回路の一部を示す。
図６に示すように、メモリセルＭＣと回路構成は同じであるが、ＭＲ比が異なる参照セルＲＣを設ける。参照セルＲＣは、セル電流Ｉの最大値をＩmax、最小値をＩminとしたときに、（Ｉmax＋Ｉmin）／２の参照電流ＩREFを流すことができるように構成されている。
メモリセルＭＣに流すセル電流Ｉと参照電流ＩREFとを電流−電圧変換した後、差動アンプＤＡＭＰで電圧センスする。これにより電流比に応じた出力ＶOUTが得られる。
この差動読み出しの手法は、メモリセルＭＣと参照セルＲＣにおいて、抵抗変化型のＭＲ素子以外の回路構成、周辺レイアウト環境を同一にすることでノイズに強くなる利点がある。
特開２００３−１７７８２Ｐ号公報 特開２００６−１９６６１２号公報 特開２００２−１９７８５３号公報 特開２００５−５０１３７０号公報

上記特許文献３、４に記載された読み出し法において、読み出し電流差マージンはメモリセルのＭＲ素子の抵抗比で決まるが、メモリセルのＭＲ素子の抵抗値分布バラツキ、周辺トランジスタバラツキ等を考慮するとより大きなＭＲ比を確保する必要がある。

上記特許文献４に記載された方法では、読み出し電流差（ＩとＩREFの差）はメモリセルＭＣと参照セルＲＣのＭＲ比で決まる。
しかし、実際は、更に読み出し電流パスの寄生抵抗によりＭＲ比が大きくとれなくなる。よって、メモリセルＭＣと参照セルＲＣのＭＲ比で決まる電流差以上の電流差を確保する技術が要求される。

本発明に係る半導体メモリデバイスは、２本の配線間に接続される可変抵抗素子を有するメモリセルと、２本の参照セル配線間に接続される参照可変抵抗素子を有する参照セルと、センスアンプ回路とを備える。
前記センスアンプ回路は、一方の前記配線と電気的接続が制御されるセンス線と、一方の前記参照セル配線と電気的接続が制御される参照センス線との電圧差を差動検出する。そして前記センスアンプ回路は、第１および第２差動入力を有する差動アンプと、前記第１差動入力と前記センス線間に接続され、制御端子にプリチャージ電圧を保持可能な電圧ゲートトランジスタと、前記第２差動入力と前記参照センス線間に接続され、制御端子にプリチャージ電圧を保持可能な参照電圧ゲートトランジスタと、前記第２差動入力と前記電圧ゲートトランジスタの制御端子間、前記第１差動入力と前記参照電圧ゲートとトランジスタの制御端子間に交差結合される２つの結合キャパシタと、を有する。

本発明では好適に、前記電圧ゲートトランジスタおよび前記参照電圧ゲートトランジスタは、それぞれ、制御端子と一定電圧ノードとの間に接続されている保持キャパシタと、制御端子に前記プリチャージ電圧の供給を制御する充電トランジスタとが接続されている。
本発明では好適に、前記第１および第２差動入力の電位を各々プルアップする２つのプルアップ経路を有し、各プルアップ経路に、前記一方の配線と前記センス線との接続時、および、前記一方の参照セル配線と前記参照センス線との接続時にオンして給電経路を確保する給電トランジスタを有する。

上記構成によれば、一方の配線とセンス線が接続されると、センス線からメモリセルに可変抵抗素子の抵抗に応じた（セル）電流が流れる。同様に、一方の参照配線と参照センス線が接続されると、参照センス線から参照セルに参照可変抵抗の抵抗に応じた（参照セル）電流が流れる。
したがって、その２つの電流差に応じて差動アンプの第１および第２差動入力に電位差が発生する。第１差動入力の電位変化は、電圧ゲートトランジスタの制御端子に結合キャパシタを介してフィードバックされ、第２差動入力の電位変化は、参照ゲートトランジスタの制御端子にもう１つの結合キャパシタを介してフィードバック制御される。これによりセル電流と参照セル電流に対する規制作用（ゲート作用）が２つの電圧ゲートトランジスタで異なってくる。
セル電流差があり、それによって生じる差動入力電位差を更に拡大できる。

本発明によれば、セル抵抗で決まる電流差を電圧変化したときの電圧差を更に拡大することで読み出し動作マージンを向上できるという利益が得られる。

以下、本発明に係る半導体メモリデバイス、および、センスアンプ回路の実施形態を、図面を参照して説明する。

《全体構成》
図７に、（Ｎ＋１）×（Ｎ＋１）のアレイ構成をもつ半導体メモリデバイスのブロック図を示す。
図解されている半導体メモリデバイスは、図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｎ＋１）個、列（カラム）方向に（Ｎ＋１）個配置しているメモリセルアレイ１と、参照セルＲＣを絡む方向に（Ｎ＋１）個配置している参照セルアレイ１Ｒと、それらの周辺回路とを有する。なお、「Ｎ」は任意の正の整数であり、ロウ方向とカラム方向で異なる値をとり得る。

参照セルＲＣは、等価回路上ではメモリセルＭＣと等しいが、そのトンネル磁気抵抗素子ＴＭＲｒのＭＲ比（高抵抗状態と低抵抗状態の抵抗比）が、メモリセルＭＣが持つトンネル磁気抵抗素子ＴＭＲのＭＲ比の、例えば半分程度に変えてある。

メモリセルアレイ１と参照セルアレイ１Ｒにおいて、ロウ方向に並ぶ（Ｎ＋１）個のメモリセルＭＣと１個の参照セルＲＣでセレクトトランジスタＳＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ(0)〜ＷＬ(N)が、カラム方向に所定間隔で配置されている。
メモリセルアレイ１において、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでトンネル磁気抵抗素子ＴＭＲの一端同士をそれぞれ共通接続する（Ｎ＋１）本のビット線ＢＬ(0)〜ＢＬ(N)が、ロウ方向に所定間隔で配置されている。同様に、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでセレクトトランジスタＳＴのソース同士をそれぞれ共通接続する（Ｎ＋１）本のソース線ＳＬ(0)〜ＳＬ(N)が、ロウ方向に所定間隔で配置されている。
参照セルアレイ１Ｒにおいて、カラム方向に並ぶ（Ｎ＋１）個の参照セルＲＣでトンネル磁気抵抗素子ＴＭＲｒの一端同士を共通接続する１本の参照ビット線ＢＬ(ref.)がロウ方向に所定間隔で配置され、これと平行に、当該（Ｎ＋１）個の参照セルＲＣでセレクトトランジスタＳＴのソース同士を共通接続する１本の参照ソース線ＳＬ(Ref.)が配置されている。

周辺回路は、図７に示すように、Ｘアドレスデコーダ（X-Address Decoder）２、Ｙアドレスデコーダ（Y-Address Decoder）３、ロウデコーダ(Row Decoder)４、カラムデコーダ(Column Decoder)６、ビット線センスアンプ（BL S.A）７Ｂ、ソース線読み出しドライバ(SL Read Driver)７Ｓ、カラム選択スイッチ回路８、Ｉ／Ｏバッファ(Input/Output Buffer)９、ビット線書き込みドライバ（BL Write Driver）１０Ｂ、ソース線書き込みドライバ(SL Write Driver)１０Ｓ、制御回路１１、および、駆動電圧発生回路(Power Generator)１２を含む。
このうちビット線センスアンプ７Ｂが本発明の「センスアンプ回路」の一態様に該当する。

Ｘアドレスデコーダ２は、Ｘセレクタ２０を基本単位として構成されている。Ｘアドレスデコーダ２は、入力するＸアドレス信号（X-Address）をデコードし、そのデコードの結果、選択されたＸセレクト信号Ｘ_ＳＥＬをロウデコーダ４に送る回路である。Ｘセレクタ２０の詳細は後述する。

Ｙアドレスデコーダ３は、Ｙセレクタ３０を基本単位として構成されている。Ｙアドレスデコーダ３は、入力するＹアドレス信号（Y-Address）をデコードし、そのデコードの結果、選択されたＹセレクト信号Ｙ_ＳＥＬをカラムデコーダ６に送る回路である。Ｙセレクタ３０の詳細は後述する。

ロウデコーダ４は、ワード線ＷＬごとのロウデコーダユニット４０を（Ｎ＋１）個含む。各ロウデコーダユニット４０の出力に、（Ｎ＋１）本のワード線ＷＬ(0)〜ＷＬ(N)のうち、対応する１本のワード線が接続されている。Ｘアドレスデコーダ２から入力されるＸセレクト信号Ｘ_ＳＥＬに応じて、ロウデコーダユニット４０の１つが選択される。ロウデコーダユニット４０は、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ロウデコーダユニット４０の詳細は後述する。

カラムデコーダ６は、ＹＳＷゲート回路６０を基本単位として構成されている。カラムデコーダ６は、カラム選択スイッチ回路８を制御するための信号として、Ｙスイッチ信号ＹＳＷ、および、その反転信号（反転Ｙスイッチ信号ＹＳＷ＿）を、入力されるＹセレクト信号Ｙ_ＳＥＬに応じて発生する回路である。また、ＹＳＷゲート回路６０からは、読み出し時であれば常時活性化するＹスイッチ信号ＹＳＷ(Ref.)と、その反転信号（反転Ｙスイッチ信号ＹＳＷ＿(Ref.)）も出力される。ＹＳＷゲート回路６０の詳細は後述する。

カラム選択スイッチ回路８は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを、ソース同士、ドレイン同士で接続しているトランスミッションゲート（ＴＧ）を基本構成単位として２（Ｎ＋１）個含む。図７において、ＴＧの半分はソース線ＳＬに接続されているため、ソース線ＴＧ８Ｓ(0)〜８Ｓ(N)と記す。また、ＴＧの残り半分はビット線ＢＬに接続されているため、ビット線ＴＧ８Ｂ(0)〜８Ｂ(N)と記す。
さらにカラム選択スイッチ回路８は、参照ソース線ＴＧ８Ｓ(Ref.)と、参照ビット線ＴＧ８Ｂ(Ref.)をそれぞれ１つずつ含む。

ソース線ＴＧ８Ｓ(0)〜８Ｓ(N)の反メモリセルアレイ側の端子が１本のグローバルソース線ＧＳＬに共通接続されている。ソース線ＴＧ８Ｓ(0)〜８Ｓ(N)は、（Ｎ＋１）本のソース線ＳＬ(0)〜ＳＬ(N)とグローバルソース線ＧＳＬの接続を制御する。
グローバルソース線ＧＳＬに、ソース線読み出しドライバ７Ｓとソース線書き込みドライバ１０Ｓが接続されている。

ビット線ＴＧ８Ｂ(0)〜８Ｂ(N)の反メモリセルアレイ側の端子が１本のグローバルビット線ＧＢＬに共通接続されている。ビット線ＴＧ８Ｂ(0)〜８Ｂ(N)は、（Ｎ＋１）本のビット線ＢＬ(0)〜ＢＬ(N)とグローバルビット線ＧＢＬの接続を制御する。
グローバルビット線ＧＢＬに、ビット線センスアンプ７Ｂとビット線書き込みドライバ１０Ｂが接続されている。
ビット線センスアンプ７Ｂは、本実施形態の特徴部分であり、詳細は後述する。

参照ソース線ＴＧ８Ｓ(Ref.)の反参照セルアレイ側の端子が１本のグローバル参照ソース線ＧＳＬ(Ref.)に接続されている。グローバル参照ソース線ＧＳＬ(Ref.)はソース線読み出しドライバ７Ｓに接続されている。
参照ビット線ＴＧ８Ｂ(Ref.)の反参照セルアレイ側の端子が１本のグローバル参照ビット線ＧＢＬ(Ref.)に接続されている。グローバル参照ビット線ＧＢＬ(Ref.)はビット線センスアンプ７Ｂに接続されている。

制御回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥを入力し、これらの３つのイネーブル信号に基づいて動作する４つの制御回路を有する。この４つの制御回路とは、読み出し時にソース線読み出しドライバ７Ｓおよびビット線センスアンプ７Ｂを制御する読み出し制御(Read Control)回路１１Ａと、書き込み時にソース線書き込みドライバ１０Ｓおよびビット線書き込みドライバ１０Ｂを制御する書き込み制御(Write Control)回路１１Ｂと、書き込みおよび読み出し時にロウデコーダ４を制御するワード線制御(WL Control)回路１１Ｃと、書き込みおよび読み出し時にカラムデコーダ６を介してカラム選択スイッチ回路８を制御するカラムスイッチ制御(CSW control)回路１１Ｄである。
なお、この４つの制御回路により出力される各種制御信号は、符号のみ図７で示し、詳細は後述する。

駆動力発生回路１２は、電源供給を受けて電源電圧から各種電圧を発生する回路である。図７では、本実施形態の特徴部であるビット線センスアンプ７Ｂに出力するゲート供給電圧ＶGATEのみ示す。駆動力発生回路１２は、この３つの電圧以外に、他の各種電圧の発生および供給を行うように構成してよい。

《制御系回路の構成例》
図８に、Ｘセレクタ２０の回路例を示す。
図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図８は２ビットデコードの例であるが、Ｘアドレスデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図８の構成を拡張または多段展開することで実現される。

図９に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図９は２ビットデコードの例であるが、Ｙアドレスデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図９の構成を拡張または多段展開することで実現される。

図１０に、ロウデコーダ４の基本構成であるロウデコーダユニット４０の回路例を示す。図解されているロウデコーダユニット４０は、ロウデコーダ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている（図７参照）。
この（Ｎ＋１）個のロウデコーダユニット４０は、図８に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬによって動作し、その信号に応じた１本のワード線ＷＬを活性化するための回路である。

図１０に図解しているロウデコーダユニット４０は、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力に書き込み選択イネーブル信号ＷＬＥが入力され、他方入力にＸセレクト信号Ｘ_ＳＥＬが入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬが活性化、または非活性となる。

図１１に、ＹＳＷゲート回路６０の回路例を示す。
図解されているＹＳＷゲート回路６０は、１つのナンド回路ＮＡＮＤ１２と、その出力に接続されている１つのインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥが入力され、他方入力に図９に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬが入力される。このＹセレクト信号Ｙ_ＳＥＬとＹスイッチ・イネーブル信号ＹＳＷＥがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなり、インバータＩＮＶ２１から活性レベル（ハイレベル）のＹスイッチ信号ＹＳＷが、図７のカラム選択スイッチ回路８を構成するビット線ＴＧ８Ｂ(0)〜８Ｂ(N)およびソース線ＴＧ８Ｓ(0)〜８Ｓ(N)の何れか一のＮＭＯＳトランジスタのゲートに出力される。また、図１１では図示を省略しているが、Ｙスイッチ信号ＹＳＷがインバータ等で反転され、その出力信号である反転Ｙスイッチ信号ＹＳＷ＿が、Ｙスイッチ信号ＹＳＷが出力される上記ＮＭＯＳトランジスタと対を成すＰＭＯＳトランジスタのゲートに出力される。

つぎに、図７の読み出し制御回路１１Ａに設けられているセンスアンプ制御信号の発生回路例を説明する。
この信号発生回路は、例えば図１２に示すように構成されている。図１３（Ａ）〜図１３（Ｃ）は、その動作波形を示す図である。

図１２に図解されている信号発生回路１１０は、４つの遅延回路(Delay)１１１(0)〜１１１(3)と、４つのナンド回路ＮＡＮＤ９(0)〜ＮＡＮＤ９(3)と、４つのインバータＩＮＶ１７(0)〜ＩＮＶ１７(3)とを含む。それぞれ遅延回路、ＮＡＮＤ回路、インバータが１つずつ直列接続されて遅延段が構成され、遅延段が４段直列接続されてディレイラインが形成されている。
なお、図１２および図１３の説明では便宜上、各遅延段の遅延時間は単位期間Ｔと一定とするが、後述する実際のデータ読み出し例のようにパルス長（持続時間:duration)およびパルス間隔は、動作の安定性等を考慮して任意に決めてよい。

図７の制御回路１１に入力される読み出しイネーブル信号ＲＥから、図１３（Ａ）に示すように単位期間Ｔの５倍の持続時間(duration)を持つパルスとして、読み出しイネーブル信号ＲＥ＿ＢＵＦが発生する。
読み出しイネーブル信号ＲＥ＿ＢＵＦのパルスが、時間ｔ０で初段の遅延回路１１１(0)に入力され、各段で単位期間Ｔの遅延が行われる。遅延段のタップ、即ちインバータＩＮＶ１７(0)〜ＩＮＶ１７(3)の出力から遅延出力が得られる。図１２では、時間ｔ０で読み出しイネーブル信号ＲＥ＿ＢＵＦの立ち上がりエッジが入力された遅延動作で、単位時間Ｔの経過ごとに各タップから出力される時間を（ｔ１）〜（ｔ４）により示す。

図１２に示すナンド回路ＮＡＮＤ９(0)〜ＮＡＮＤ９(3)は、遅延入力が与えられる入力と異なる他の入力が共通接続されて、遅延回路１１１(0)の入力に接続されている。よって、時間ｔ０までは遅延動作が許可されるが、時間ｔ５で遅延動作が停止され、各段の出力がローレベルに強制的に落とされる。

信号発生回路１１０は、遅延段のタップからの遅延出力から制御信号を発生する回路部が、３つの入力側のインバータＩＮＶ１９(0)〜ＩＮＶ１９(2)と、２つのナンド回路ＮＡＮＤ１８(0)およびＮＡＮＤ(1)と、３つの出力側のインバータＩＮＶ１８(0)〜ＩＮＶ１８(2)とを含む。
このうちインバータＩＮＶ１９(2)と１８(2)は、読み出しイネーブル信号ＲＥを遅延して読み出しイネーブル信号ＲＥ＿ＢＵＦ（図１３（Ａ））として、そのまま出力するために設けられている。
入力側の他の２つのインバータＩＮＶ１９(0)〜ＩＮＶ１９(2)は、制御信号の立ち下がり（パルス停止）タイミングを２つのナンド回路ＮＡＮＤ１８(0)とＮＡＮＤ(1)に与えるために設けられている。

ナンド回路ＮＡＮＤ１０(0)の一方入力に初段の遅延出力が入力され、他方入力にインバータＩＮＶ１９(0)を介して、２段目の遅延出力が入力されている。ナンド回路ＮＡＮＤ１０(0)の出力はインバータＩＮＶ１８(0)で反転され、プリチャージ・イネーブル信号ＰＲＥとして出力される。よって、プリチャージ・イネーブル信号ＰＲＥは、図１３（Ｂ）に示すように、時間ｔ１で立ち上がり、時間ｔ２で立ち下がる、持続時間（Ｔ）を持つパルスとなる。

出力にインバータＩＮＶ１８(1)が接続されたナンド回路ＮＡＮＤ１０(1)の一方入力に、３段目の遅延出力が入力され、他方入力にインバータＩＮＶ１９(1)を介して、４段目（最終段）の遅延出力が入力されている。
よって、インバータＩＮＶ１８(1)から出力される読み出し駆動イネーブル信号ＲＤＥが、図１３（Ｃ）に示すように、時間ｔ３で立ち上がり、時間ｔ４で立ち下がる、持続時間（Ｔ）を持つパルスとなる。

以上のように発生された３つの制御信号は、適宜反転され、同期されて次に説明する駆動系回路に入力される。以下、この３つの信号を含め制御のための信号は、簡略化のため「信号（参照符号）」で表す。また、反転されてローアクティブとなる信号では、参照符号の末尾に「＿」を付して、ローアクティブであることを表す。

《駆動系回路の構成例》
図１４に、ソース線読み出しドライバ７Ｓ、ビット線センスアンプ７Ｂ、ソース線書き込みドライバ１０Ｓ、ビット線書き込みドライバ１０Ｂの回路例の構成と、メモリセルに対する接続関係を示す。
図１４に示すメモリセルＭＣ(M,M)は、Ｘアドレスが「Ｍ」、Ｙアドレスが「Ｍ」のメモリセルである（図７参照）。ここで示す２つの「Ｍ」は０以上、Ｎ以下の任意かつ独立に選択可能な数字を表す。メモリセルＭＣ(M,M)はワード線ＷＬ(M)、ビット線ＢＬ(M)およびソース線ＳＬ(M)に接続されている。
同様に、参照セルＲＣ(M)は、Ｘアドレスが「Ｍ」のメモリセルである（図７参照）。ここで示す「Ｍ」は０以上、Ｎ以下の任意に選択可能な数字を表す。参照セルＲＣ(M,M)はワード線ＷＬ(M)、参照ビット線ＢＬ(ref.)および参照ソース線ＳＬ(Ref.)に接続されている。

ビット線ＢＬ(M)とグローバルビット線ＧＢＬとの間にＴＧ８Ｂ(M)が接続され、ソース線ＳＬ(M)とグローバルソース線ＧＳＬとの間にＴＧ８Ｓ(M)が接続されている。
同様に、参照ビット線ＢＬ(ref.)とグローバル参照ビット線ＧＢＬ(Ref.)との間にＴＧ８Ｂ(R)が接続され、参照ソース線ＳＬ(Ref.)とグローバル参照ソース線ＧＳＬ(Ref.)との間にＴＧ８Ｓ(R)が接続されている。

なお、ソース線ＳＬ側にビット線センスアンプ７Ｂと同じ構成のソース線センスアンプ(SL S.A)を配置し、ビット線ＢＬ側にビット線センスアンプ７Ｂと同じ構成のビット線読み出しドライバ(BL Read Driver)を配置するように、図７の半導体メモリデバイスを変更してよい。

ビット線書き込みドライバ１０Ｂは、ライトドライバ８０を含む。
ライトドライバ８０は、図７の書き込み制御回路１１Ｂから出力されるライトドライバイネーブル信号（ＷＤＥ）の入力に応じて、Ｉ／Ｏバッファ９内の書き込みラッチ回路に保持されている反転入力データ電圧ＤIN＿をグローバルビット線ＧＢＬに出力する回路である。
ライトドライバ８０は、２つのＰＭＯＳトランジスタ８１Ｐ,８２Ｐ、２つのＮＭＯＳトランジスタ８３Ｎ,８４Ｎおよびインバータ８５を有する。ＰＭＯＳトランジスタ８１Ｐ,８２ＰとＮＭＯＳトランジスタ８３Ｎ,８４Ｎが、電源電圧線と基準電圧線（例えばＧＮＤ線）との間に縦続接続されている。そのうちＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎは、ゲート同士が接続され、当該共通ゲートに反転入力データ電圧ＤIN＿が供給可能となっている。ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎの接続点がグローバルビット線ＧＢＬに接続されている。ＰＭＯＳトランジスタ８１Ｐ、ＮＭＯＳトランジスタ８４Ｎおよびインバータ８５により、インバータ８５の入力に印加される信号（ＷＤＥ）に応じて電源供給が制御される。

ソース線書き込みドライバ１０Ｓも同様な構成のライトドライバ８０を有する。ただし、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０は、図７の書き込み制御回路１１Ｂから出力される信号（ＷＤＥ）の入力に応じて、Ｉ／Ｏバッファ９内の書き込みラッチ回路に保持されている入力データ電圧ＤINをグローバルソース線ＧＳＬに出力する回路である。よって、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０では、ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎとの共通ゲートに、入力データ電圧ＤINが供給可能となっており、ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎのドレイン同士の接続点がグローバルソース線ＧＳＬに接続されている。

以上より、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０と、ビット線書き込みドライバ１０Ｂ内のライトドライバ８０とは差動的に動作し、グローバルビット線ＧＢＬがハイレベルに駆動されるときは、グローバルソース線ＧＳＬがローレベルに駆動され、逆に、グローバルビット線ＧＢＬがローレベルに駆動されるときは、グローバルソース線ＧＳＬがハイレベルに駆動される。

図１４に示すソース線読み出しドライバ７Ｓは、図７の読み出し制御回路１１Ａから信号（ＲＥ＿ＢＵＦ）の供給を受けて動作する。
また、ビット線センスアンプ７Ｂは、読み出し制御回路１１Ａから信号（ＲＥ＿ＢＵＦ）とその反転信号（ＲＥ＿ＢＵＦ＿）、（ＲＤＥ）とその反転信号（ＲＤＥ＿）、（ＰＲＥ＿）の供給を受け、また、駆動力発生回路１２から、ゲート供給電圧ＶGATEの供給を受けて動作する。

ソース線読み出しドライバ７Ｓ内で、図１４に示すように、グローバルソース線ＧＳＬとＧＮＤ電位との間に、ＮＭＯＳトランジスタ７０Ｎが接続されている。また、グローバル参照ソース線ＧＳＬ(Ref.)とＧＮＤ電位との間に、ＮＭＯＳトランジスタ７０Ｎ(R)が接続されている。これら２つのＮＭＯＳトランジスタ７０Ｎと７０Ｎ(R)は、ゲートに信号（ＲＥ＿ＢＵＦ）が入力されるため、読み出し期間中（図１３（Ａ）参照）オンし、グローバルソース線ＧＳＬおよびグローバル参照ソース線ＧＳＬ(Ref.)にＧＮＤ電位を設定する。

ビット線センスアンプ７Ｂは、同じ構成の２つの電流−電圧（Ｉ−Ｖ）変換部７０Ｍおよび７０Ｓと、１つの差動アンプＤＡＭＰとを有する。
Ｉ−Ｖ変換部７０Ｍは、セル電流Ｉcellを入力電圧ＶINに変換し、当該電圧を差動アンプＤＡＭＰの非反転入力「＋」に印加可能に接続されている。Ｉ−Ｖ変換部７０Ｓは、参照セル電流Ｉcell(Ref.)を参照入力電圧ＶIN(Ref.)に変換し、当該電圧を差動アンプＤＡＭＰの反転入力「−」に印加可能に接続されている。

Ｉ−Ｖ変換部７０Ｍ,７０Ｓは、それぞれ、図１４に示すように、４つのＰＭＯＳトランジスタ７１Ｐ,７２Ｐ,７４Ｐ,７５Ｐと、３つのＮＭＯＳトランジスタ７３Ｎ,７４Ｎ,７５Ｎと、保持キャパシタＣＧおよび結合キャパシタＣＣ（またはＣＣ(Ref.)）を有する。

このうち、Ｉ−Ｖ変換部７０Ｍ内のＮＭＯＳトランジスタ７５Ｎが、本発明との対応では「（第１）電圧ゲートトランジスタ」の一態様に、Ｉ−Ｖ変換部７０Ｍ内のＮＭＯＳトランジスタ７５Ｎが「（第２または参照）電圧ゲートトランジスタの一態様にそれぞれ該当する。また、ＰＭＯＳトランジスタ７２Ｐが本発明との対応では「充電トランジスタ」の一態様に、ＰＭＯＳトランジスタ７４Ｐが「給電トランジスタ」の一態様にそれぞれ該当する。
なお、本発明との対応で「（第１）センス線」は、上記動作例ではグローバルビット線ＧＢＬ、あるいは、グローバルビット線ＧＢＬからＮＭＯＳトランジスタ７４Ｎを通りＮＭＯＳトランジスタ７５Ｎのソースに至る線を言う。また、「参照（または第２）センス線」は、上記動作例ではグローバル参照ビット線ＧＢＬ(Ref.)、あるいは、グローバル参照ビット線ＧＢＬ(Ref.)からＮＭＯＳトランジスタ７４Ｎを通りＮＭＯＳトランジスタ７５Ｎのソースに至る線を言う。

保持キャパシタＣＧの一方電極がＧＮＤ電位に接続され、他方電位がゲート電位ＶＧ（または参照ゲート電圧ＶＧ(Ref.)）の設定ノードに接続されている。よって、保持キャパシタＣＧは、ＧＮＤ電位を基準にゲート電圧ＶＧ（または参照ゲート電圧ＶＧ(Ref.)）を保持する。
結合キャパシタＣＣが、Ｉ−Ｖ変換部７０Ｍ内のゲート電圧ＶＧの設定ノードと、Ｉ−Ｖ変換部７０Ｓ内の参照入力電圧ＶIN(Ref.)の設定ノードとの間に接続されている。他の結合キャパシタＣＣ(Ref.)が、Ｉ−Ｖ変換部７０Ｓ内の参照ゲート電圧ＶＧ(Ref.)の設定ノードと、Ｉ−Ｖ変換部７０Ｍ内の入力電圧ＶINの設定ノードとの間に接続されている。

電源電圧ＶDDの供給ノードと入力電圧ＶIN（またはＶIN(Ref.)）の設定ノードとの間に、ＰＭＯＳトランジスタ７４Ｐ,７５Ｐが縦続接続されている。
ＰＭＯＳトランジスタ７４Ｐは、信号（ＲＤＥ＿）により制御される。ＰＭＯＳトランジスタ７５Ｐはゲートとドレイン（入力電圧の設定ノード）が共通接続されている。

Ｉ−Ｖ変換部７０Ｍにおいて、入力電圧ＶINの設定ノードとグローバルビット線ＧＢＬとの間に、ＮＭＯＳトランジスタ７５Ｎと７４Ｎが縦続接続されている。ＮＭＯＳトランジスタ７５Ｎのゲートがゲート電圧ＶＧの設定ノードに接続されている。
同様に、Ｉ−Ｖ変換部７０Ｓにおいて、入力電圧ＶIN(Ref.)の設定ノードとグローバル参照ビット線ＧＢＬ(Ref.)との間に、ＮＭＯＳトランジスタ７５Ｎと７４Ｎが縦続接続されている。ＮＭＯＳトランジスタ７５Ｎのゲートが参照ゲート電圧ＶＧ(Ref.)の設定ノードに接続されている。
２つのＮＭＯＳトランジスタ７４Ｎは信号（ＲＤＥ）により制御される。

ゲート電圧ＶＧ（またはＶＧ(Ref.)）の設定ノードとゲート供給電圧ＶGATEの供給ノードとの間に、ＰＭＯＳトランジスタ７２Ｐが接続されている。また、ゲート電圧ＶＧ（またはＶＧ(Ref.)）の設定ノードとＧＮＤ電位との間にＮＭＯＳトランジスタ７３Ｎが接続されている。
一方、入力電圧ＶIN（またはＶIN(Ref.)）の設定ノードと電源電圧ＶDDの供給ノードとの間にＰＭＯＳトランジスタ７１Ｐが接続されている。
ＰＭＯＳトランジスタ７２Ｐは信号（ＰＲＥ＿）により制御され、ＮＭＯＳトランジスタ７３Ｎは信号（ＲＥ＿ＢＵＦ）により制御され、ＰＭＯＳトランジスタ７１Ｐは、信号（ＲＥ＿ＢＵＦ＿）により制御される。

このＩ−Ｖ変換部７０Ｍ,７０Ｓの構成において、ＮＭＯＳトランジスタ７５Ｎは、そのゲート電圧ＶＧ（またはＶＧ(Ref.)）によってソース電位、即ちグローバルビット線ＧＢＬまたはグローバル参照ビット線ＧＢＬ(Ref.)の電位をクランプし、これによりトランジスタのバラツキに応じたセル電流Ｉcell（またはＩcell(Ref.)）の変動を抑制することができる。
Ｉ−Ｖ変換部７０Ｍ,７０Ｓの各差動アンプ入力ノードと各ゲート電圧ノードとを結合キャパシタＣＣによって交差結合し、次に述べるように差動入力を拡大できる。

《“Ｌ”データ読み出し動作》
図１５（Ａ）〜図１５（Ｈ）に、メモリセルＭＣ(M,M)から“Ｌ”データを読み出すときの波形図を示す。
なお、以下の説明では図１４を適宜参照し、特にＩ−Ｖ変換部７０Ｍでのトランジスタ動作を述べるが、同じ制御信号により制御されるＩ−Ｖ変換部７０Ｓ内のトランジスタも同様に動作する。Ｉ−Ｖ変換部７０Ｓ内の動作は適宜括弧により記す。

図１５において、時間Ｔ０〜Ｔ５が図１３の時間ｔ０〜ｔ５に対応するが、時間ｔ０〜ｔ５と異なり時間Ｔ０〜Ｔ５は等間隔である必要ない。図１３を参照すると、時間Ｔ１〜Ｔ２でゲート電圧ＶＧのプリチャージ(VIN Pre-Charge)が行われ、その後、時間Ｔ３〜Ｔ４で入力電圧ＶINのディスチャージ(VIN Discharge)が行われる。ゲート電圧ＶＧのプリチャージを、読み出しの事前準備の意味でプリ読み出し(Pre-Read)という。また、入力電圧ＶINのディスチャージによりメモリセルＭＣ(M,M)の読み出し(Read)が実行される。

時間Ｔ０で読み出しサイクルが開始する。その前の、例えば時間Ｔｓにおけるスタンバイ状態では、“Ｌ”データを保持しているメモリセルＭＣ(M,M)内のトンネル磁気抵抗素子ＴＭＲが高抵抗状態となっている。
スタンバイ状態では、信号（ＲＥ＿ＢＵＦ）がローレベルであるため、図１４のＰＭＯＳトランジスタ７１ＰとＮＭＯＳトランジスタ７３Ｎがともにオンしている。よって、入力電圧ＶIN（およびＶIN(Ref.)）の設定ノードが電源電圧ＶDDにリセットされ、ゲート電圧ＶＧ（およびＶＧ(Ref.)）の設定ノードがＧＮＤ電位で保持されている。また、図１４に示すＮＭＯＳトランジスタ７０Ｎ,７０Ｎ(R)がオンし、グローバルソース線ＧＳＬおよびグローバル参照ソース線ＧＳＬ(Ref.)がＧＮＤ電位に設定されている。

読み出しサイクルを通して書き込み駆動イネーブル信号ＷＤＥは非活性（ローレベル）である（図１５（Ｆ））。
また、読み出しサイクル期間では、図１０に示す書き込み選択イネーブル信号ＷＬＥが活性（ハイレベル）であるため、ロウデコーダユニット４０は、Ｘセレクト信号Ｘ_ＳＥＬに対応した１本のワード線ＷＬ（本例ではＷＬ(M)）を活性化し、ハイレベルにしておく。他のワード線は非活性（ローレベル）である。

時間Ｔ０で、信号（ＲＥ＿ＢＵＦ）がハイレベルに立ち上がると（図１５（Ａ））、図１４のＰＭＯＳトランジスタ７１ＰとＮＭＯＳトランジスタ７３Ｎがオフする。これにより、入力電圧ＶIN（およびＶIN(Ref.)）の設定ノードを電源電圧ＶDDで保持し、ゲート電圧ＶＧ（およびＶＧ(Ref.)の設定ノードをＧＮＤ電位で保持しているリセットが解除され、両設定ノードがフローティング状態になる。

時間Ｔ１で、信号（ＰＲＥ）が活性化しハイレベルになると（図１５（Ｂ））、図１４のＰＭＯＳトランジスタ７２Ｐがオンする。これにより、ゲート電圧ＶＧ（およびＶＧ(Ref.)の設定ノードにゲート供給電圧ＶGATEが設定される（図１５（Ｈ））。このとき、入力電圧ＶIN（およびＶIN(Ref.)）は電源電圧ＶDDにプリチャージされたままである。

その後、時間Ｔ２で信号（ＰＲＥ）が立ち下がり（図１５（Ｂ））、ＰＭＯＳトランジスタ７２Ｐがオフする。このため、ゲート電圧ＶＧの設定ノードは、ゲート供給電圧ＶGATEを保持したままフローティング状態となる。

このときの状態（プリ読み出し状態）を図１６に示す。
プリ読み出し状態では、図１４におけるゲート電圧ＶＧとゲート電圧ＶＧ（Ref.）の設定ノードに、ゲート供給電圧ＶGATEがフローティング状態（Ｆ.Ｓ.）でダイナミックに保持される。これにより、ＮＭＯＳトランジスタ７５Ｎがオンするが、ＮＭＯＳトランジスタ７４Ｎはオフしているので、入力電圧ＶIN（またはＶIN(Ref.)）からＮＭＯＳトランジスタ７５Ｎのソース側に至る部分がフローティング状態（Ｆ.Ｓ.）でダイナミックに保持される。

つぎに、図１５（Ｃ）に示すように、時間Ｔ３にて信号（ＲＤＥ）が立ち上がると、ディスチャージ（読み出し）が開始される。
この読み出し時の状態を図１７に示す。
図１７のＰＭＯＳトランジスタ７４ＰとＮＭＯＳトランジスタ７４Ｎが共にオンする。これにより、メモリセルＭＣ(M,M)のセル電流Ｉcellの経路が形成される。よって、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じたセル電流Ｉcellが入力電圧ＶINの設定ノードのチャージを供給電源として、オン状態のＮＭＯＳトランジスタ７５Ｎ,７４Ｎを通ってメモリセルＭＣ(M,M)に流れる。
入力電圧ＶINの設定ノードの電圧低下は、ＰＭＯＳトランジスタ７４Ｐがオンし、当該ＰＭＯＳトランジスタ７４Ｐと、ダイオード接続されたＰＭＯＳトランジスタ７５Ｐ（負荷ＰＭＯＳダイオード）を介して電流Ｉが入力電圧ＶINに供給されることによって補償される。またＮＭＯＳトランジスタ７５Ｎは、ゲート電位に応じてセル電流を制限する電圧ゲートトランジスタ(Vgate Tr.)として機能する。
以上の動作は参照セルＲＣでも同じである。

このときＩ−Ｖ変換部７０Ｍにおいて、ディスチャージによって入力電圧ＶINの設定ノードの電位がセル電流Ｉcellに応じて下げられ、一方で、同じセル電流Ｉcellに応じて当該電位が上昇しようとする。その電位上昇分は、ＰＭＯＳトランジスタ７４Ｐと負荷ＰＭＯＳダイオード（７４Ｐ）が成すプルアップ経路の抵抗を「Ｒｐ」とすると、「Ｒｐ×Ｉcell」で表される。但し、ディスチャージ力が強いため入力電圧ＶINの電位はΔＶINだけ低下する。
同様にＩ−Ｖ変換部７０Ｓにおいても参照セル電流Ｉcell(Ref.)に応じて、参照入力電圧ＶIN(Ref.)にΔＶIN(Ref.)の電圧降下が生じる。

この２つの電位降下量ΔＶIN,ΔＶIN(Ref.)は、それぞれ結合キャパシタＣＣを介して相手方の電圧ゲートトランジスタ（７５Ｎ）のゲートに対し、結合キャパシタＣＣによる結合を介してフィードバックされる。
このとき結合キャパシタＣＣの容量値（キャパシタンス）を「Ｃ」、結合係数を「α」とすると、フィードバック経路で各電位降下量が「αＣ」倍される。
その結果、図１７に示すように、ゲート電圧ＶＧが「ＶGATE−ΔＶIN(Ref.)×αＣ」、参照ゲート電圧ＶＧ(Ref.)が「ＶGATE−ΔＶIN×αＣ」に電圧降下する。

“Ｌ”データの読み出しでトンネル磁気抵抗素子ＴＭＲは高抵抗状態であるためセル電流Ｉcellは、参照セル電流Ｉcell(Ref.)より小さい。
したがって、入力電圧ＶINの設定ノード電位の電位降下量ΔＶINは、参照入力電圧ＶIN(Ref.)の設定ノード電位の電位降下量ΔＶIN(Ref.)より小さくなる。つまり、ΔＶIN＜ΔＶIN(Ref.となる（電位的にはＶIN＞ＶIN(Ref.)）。

以上より、ＶＧ（＝｛ＶGATE−ΔＶIN(Ref.)×αＣ｝）＜ＶＧ(Ref.)（＝｛ＶGATE−ΔＶIN×αＣ｝）となり、ゲート電圧ＶＧの電圧降下がより大きくなる。
このため電圧ゲートトランジスタ（７５Ｎ）による電流制限力がセル電流経路に働くが、この電流制限力はＩ−Ｖ変換部７０Ｍ側で強く、これよりＩ−Ｖ変換部７０Ｓで弱い。このことは、入力電圧ＶINに印加されているディスチャージ力が、参照入力電圧ＶIN(Ref.)側より相対的に大きく低下し、プルアップの向きに作用する。逆に、参照入力電圧ＶIN(Ref.)ではプルダウンの向きに作用する。
このため、セル電流量による決まる前述した入力電位差（ＶIN＞ＶIN(Ref.)がさらに拡大する。そして、この入力電位差の拡大が結合キャパシタＣＣを介して相互にフィードバックされ、さらに入力電位差が拡大する。

結果として、図１５（Ｈ）に示すゲート電位差ΔＶg以上に、入力電位差ΔＶinが拡大しながら、それぞれの収束点まで入力電圧ＶINと参照入力電圧ＶIN(Ref.)が電圧降下される。

差動アンプＤＡＭＰは、セル電流Ｉcellと参照セル電流Ｉcell(Ref.)の電流差に依存して、大小関係が決まり、かつ、容量結合フィードバックにより拡大された入力電圧ＶIN,ＶIN(Ref.)を差動入力とし、差動入力差を増幅して出力ＶOUTに発生させる（図１５（Ｇ）および（Ｈ））。
その後、図１５（Ａ）と（Ｃ）に示すように、信号（ＲＥ＿ＢＵＦ）と信号（ＲＤＥ）とを立ち下げると、当該読み出し動作が終了する。
差動アンプＤＡＭＰの出力ＶOUTは、読み出し出力データＤOUTとして図７のＩ／Ｏバッファ９を通ってバス（Ｉ／Ｏバス）に排出される。

図１８に、２つの結合キャパシタＣＣを省略した比較例の動作波形を示す。制御信号およびそのパルスタイミングは図１５と同じである。
２つの結合キャパシタＣＣを省略すると、図１８（Ｈ）に示すようにＮＭＯＳトランジスタ７５Ｎのゲート電圧はゲート供給電圧ＶGATEでプリチャージされたまま、セル電流が流れる始める時間Ｔ３になっても変化しない。したがって、セル電流比（ＭＲ比）のみできまる小さな入力電位差ΔＶinしか得られない。
このように、本実施形態では、メモリセルＭＣと参照セルＲＣのＭＲ比以上のセンス入力電位差を得ることができる。

《“Ｈ”データ読み出し動作》
図１９に、“Ｈ”データの読み出し動作時の波形図を示す。なお、ビット線センスアンプ７Ｂに対する動作制御は、上記“Ｌ”データ読み出し時と同じであるため、ここでの説明は省略する。

このときトンネル磁気抵抗素子ＴＭＲは低抵抗状態にあり、セル電流Ｉcellが参照セル電流Ｉcell(Ref.)より大きいため、入力電圧ＶIN,ＶIN(Ref.)の大小関係が図１５の場合と逆になり、かつ、同様に容量結合フィードバックにより、その電圧差（入力電位差ΔＶin）が拡大している（図１９（Ｇ））。
差動アンプＤＡＭＰの出力ＶOUT（ハイレベル）は、読み出し出力データＤOUTとして図７のＩ／Ｏバッファ９を通ってバス（Ｉ／Ｏバス）に排出される。

《データ書き込み動作》
以下、図１４ならびに図２０〜図２３を用いて書き込み動作を説明する。
図２０は“Ｌ”データ書き込み動作時の波形図、図２１は、当該動作時にセル電流Ｉcellの流れる向きを示すセル回路図である。

“Ｌ”データ書き込み動作では、トンネル磁気抵抗素子ＴＭＲを低抵抗状態から高抵抗状態に変化させる。
図２０（Ａ）〜図２０（Ｄ）に示すように、書き込み動作を通して読み出し制御信号、即ち信号（ＲＥ＿ＢＵＦ）、（ＰＲＥ）、（ＲＤＥ）を非活性とする。また、ワード線ＷＬを活性化しておく（図２０（Ｄ））。
まず、入力データ電圧ＤIN（書き込みデータ）ＤIN、ＤIN＿を確定した後（時間Ｔ１）、信号（ＷＤＥ）のパルスを印加する（図２０（Ｅ））。すると、図１４に示すソース線書き込みドライバ１０Ｓから入力データ電圧ＤINがソース線ＳＬに供給され、ビット線書き込みドライバ１０Ｂから反転入力データ電圧ＤIN＿がビット線ＢＬに供給される。“Ｌ”データは入力データ電圧ＤINが電源電圧ＶDDレベル、反転入力データ電圧ＤIN＿がＧＮＤレベルであるから、ソース線ＳＬとビット線ＢＬの電位関係は図２１に示すようになる。
信号（ＷＤＥ）のパルスが印加されると、図４で示したようにトンネル磁気抵抗素子ＴＭＲの端子間に書き込み状態電位差が生じ、高抵抗状態に遷移する（矢印Ａｈ）。
その後、時間Ｔ３で信号（ＷＤＥ）を立ち下げて、ワード線ＷＬを非活性にすると書き込みが終了する。

図２２は“Ｈ”データ書き込みの動作におけるフローチャート、図２３は、当該動作時にセル電流Ｉcellの流れる向きを示すセル回路図である。

“Ｈ”データ書き込み動作では、トンネル磁気抵抗素子ＴＭＲを高抵抗状態から低抵抗状態に変化させる。
図２２（Ａ）〜図２２（Ｄ）に示すように、書き込み動作を通して読み出し制御信号を図２０と同様非活性とする。また、ワード線ＷＬを活性化しておく。
まず、入力データ電圧ＤIN（書き込みデータ）ＤIN、ＤIN＿を確定した後（時間Ｔ１）、信号（ＷＤＥ）のパルスを印加する（図２２（Ｅ））。すると、図１４に示すソース線書き込みドライバ１０Ｓから入力データ電圧ＤINがソース線ＳＬに供給され、ビット線書き込みドライバ１０Ｂから反転入力データ電圧ＤIN＿がビット線ＢＬに供給される。“Ｈ”データは入力データ電圧ＤINがＧＮＤレベル、反転入力データ電圧ＤIN＿が電源電圧ＶDDレベルであるから、ソース線ＳＬとビット線ＢＬの電位関係は図２３に示すようになる。
信号（ＷＤＥ）のパルスが印加されると、図４で示したようにトンネル磁気抵抗素子ＴＭＲの端子間に書き込み状態電位差が生じ、低抵抗状態に遷移する（矢印Ａｌ）。
その後、時間Ｔ３で信号（ＷＤＥ）を立ち下げて、ワード線ＷＬを非活性にすると書き込みが終了する。

本実施形態はスピン注入メモリを例に説明したが、その他提案されている抵抗変化型メモリの読み出し動作においての適用も可能である。
例えば特開２００１−１２７２６３号公報に記載されている相変化型メモリに適用可能である。
また、例えば特開２００４−２６０１６２号公報に記載されているＲＲＡＭ（可変抵抗材料による抵抗変化型ランダムアクセスメモリ）に適用可能である。
また、例えば特開２００２−１９７８５３号公報に記載されているＭＲＡＭ（磁気ランダムアクセスメモリ）に適用可能である。

本実施形態の半導体メモリデバイスでは、読み出し動作において、読み出し対照のメモリセルと参照セルとのＭＲ比がセル電流差に変換されて、ビット線センスアンプ７Ｂでさらに入力電圧差に変換される。その際、動作説明で記載した如く、容量結合フィードバックの作用により、入力電圧差が拡大される。この結果、センス電圧差（差動入力差）を大きくして、読み出し時のディスターブおよび誤動作を有効に防止することができる。
なお、図１６に示すプリ読み出しを行う必要があるが、その間、入力電圧の設定ノードがダイナミック保持動作しているため、その間のノイズ印加を有効に吸収して、これによる誤動作を防いでいる。

トンネル磁気抵抗素子の積層体構造図である。 スピン注入メモリのセル構成を示す立体図である。 スピン注入メモリのセル等価回路図である。 トンネル磁気抵抗素子ヒステリシス特性図である。 背景技術の一例を示すメモリのカラム回路図である。 背景技術の他の例を示すビット線電圧印加のための回路図である。 本実施形態に関わる半導体メモリデバイスのブロック図である。 Ｘセレクタの回路図である。 Ｙセレクタの回路図である。 ロウデコーダユニットの回路図である。 ＹＳＷゲート回路の回路図である。 制御信号発生回路の回路図である。 （Ａ）〜（Ｃ）は制御信号発生の波形図である。 駆動系回路の回路図である。 （Ａ）〜（Ｈ）は“Ｌ”データ読み出し動作時の波形図である。 プリ読み出し状態を示すセンスアンプ回路図である。 読み出し状態を示すセンスアンプ回路図である。 （Ａ）〜（Ｈ）は比較例における“Ｌ”データ読み出し動作時の波形図である。 （Ａ）〜（Ｈ）は“Ｈ”データの読み出し動作時の波形図である。 （Ａ）〜（Ｆ）は“Ｌ”データ書き込み動作時の波形図である。 “Ｌ”データ書き込み動作時にセル電流が流れる向きを示すセル回路図である。 （Ａ）〜（Ｆ）は“Ｈ”データ書き込み動作時の波形図である。 “Ｈ”データ書き込み動作時にセル電流が流れる向きを示すセル回路図である。

符号の説明

１…メモリセルアレイ、２…Ｘアドレスデコーダ、２０…Ｘセレクタ、３…Ｙアドレスデコーダ、３０…Ｙセレクタ、４…ロウデコーダ、４０…ロウデコーダユニット、６…カラムデコーダ、６０…ＹＳＷゲート回路、７Ｂ…ビット線センスアンプ、７ＢＢ…ビット線読み出しドライバ、７Ｓ…ソース線読み出しドライバ、８…カラム選択スイッチ回路、８Ｓ(0)〜８Ｓ(N),８Ｓ(R)…ソース線ＴＧ、８Ｂ(0)〜８Ｂ(N),８Ｂ(R)…ビット線ＴＧ、９…Ｉ／Ｏバッファ、１０Ｂ…ビット線書き込みドライバ、１０Ｓ…ソース線書き込みドライバ、１１…制御回路、１１Ａ…読み出し制御回路、１１Ｂ…書き込み制御回路、１１Ｃ…ワード線制御回路、１１Ｄ…カラムスイッチ制御回路、１２…駆動力発生回路、ＭＣ…メモリセル、ＲＣ…参照セル、ＷＬ…ワード線、ＢＬ,ＢＬ(Ref.)…ビット線、ＳＬ,ＳＬ(Ref.)…ソース線、ＧＢＬ…グローバルビット線、ＧＢＬ(Ref.)…グローバル参照ビット線、ＧＳＬ…グローバルソース線、ＧＳＬ(Ref.)…グローバル参照ソース線、ＳＴ…セレクトトランジスタ、ＴＭＲ,ＴＭＲｒ…トンネル磁気抵抗素子、ＣＧ…保持キャパシタ、ＣＣ…結合キャパシタ、ＶIN,ＶIN(Ref.)…入力電圧、ＶＧ,ＶＧ(Ref.)…ゲート電圧、ＶGATE…ゲート供給電圧、７５Ｎ…ＮＭＯＳトランジスタ（電圧ゲートトランジスタ）、Ｖthg…閾値電圧、Ｉcell…セル電流、Ｉcell(Ref.)…参照セル電流

Claims (6)

1. ２本の配線間に接続される可変抵抗素子を有するメモリセルと、
   ２本の参照セル配線間に接続される参照可変抵抗素子を有する参照セルと、
   一方の前記配線と電気的接続が制御されるセンス線と、一方の前記参照セル配線と電気的接続が制御される参照センス線との電圧差を差動検出するセンスアンプ回路と、
   を備え、
   前記センスアンプ回路は、
   第１および第２差動入力を有する差動アンプと、
   前記第１差動入力と前記センス線間に接続され、制御端子にプリチャージ電圧を保持可能な電圧ゲートトランジスタと、
   前記第２差動入力と前記参照センス線間に接続され、制御端子にプリチャージ電圧を保持可能な参照電圧ゲートトランジスタと、
   前記第２差動入力と前記電圧ゲートトランジスタの制御端子間、前記第１差動入力と前記参照電圧ゲートとトランジスタの制御端子間に交差結合される２つの結合キャパシタと、
   を有する半導体メモリデバイス。
2. 前記電圧ゲートトランジスタおよび前記参照電圧ゲートトランジスタは、それぞれ、制御端子と一定電圧ノードとの間に接続されている保持キャパシタと、制御端子に前記プリチャージ電圧の供給を制御する充電トランジスタとが接続されている
   請求項１に記載の半導体メモリデバイス。
3. 前記第１および第２差動入力の電位を各々プルアップする２つのプルアップ経路を有し、各プルアップ経路に、前記一方の配線と前記センス線との接続時、および、前記一方の参照セル配線と前記参照センス線との接続時にオンして給電経路を確保する給電トランジスタを有する
   請求項１または２に記載の半導体メモリデバイス。
4. 第１および第２センス線の電圧を差動検出するセンスアンプ回路であって、
   第１および第２差動入力を有する差動アンプと、
   前記第１差動入力と前記第１センス線間に接続され、制御端子にプリチャージ電圧を保持可能な第１電圧ゲートトランジスタと、
   前記第２差動入力と前記第２センス線間に接続され、制御端子にプリチャージ電圧を保持可能な第２電圧ゲートトランジスタと、
   前記第２差動入力と前記第１電圧ゲートトランジスタの制御端子間、前記第１差動入力と前記第２電圧ゲートとトランジスタの制御端子間に交差結合される２つの結合キャパシタと、
   を有するセンスアンプ回路。
5. 前記第１および第２電圧ゲートトランジスタは、それぞれ、制御端子と一定電圧ノードとの間に接続されている保持キャパシタと、制御端子に前記プリチャージ電圧の供給を制御する充電トランジスタとが接続されている
   請求項４に記載のセンスアンプ回路。
6. 前記第１および第２差動入力の電位を各々プルアップする２つのプルアップ経路を有し、各プルアップ経路に、前記第１および第２センス線のディスチャージ時にオンして給電経路を確保する給電トランジスタを有する
   請求項１または２に記載のセンスアンプ回路。

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