CN108122577A - 半导体存储器装置 - Google Patents

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Abstract

根据一个实施例，一种半导体存储器装置包含：第一绝缘层；全局位线及参考位线，其提供于所述第一绝缘层上；第二绝缘层，其提供于所述全局位线及所述参考位线上；选择栅极线，其提供于所述第二绝缘层上；第一晶体管，其提供于所述全局位线上；局部位线，其耦合到所述第一晶体管；第一及第二存储器胞元；及感测放大器。所述全局位线及所述参考位线经由所述第二绝缘层而与所述选择栅极线三维相交。

Description

半导体存储器装置
相关申请案的交叉参考
本申请案主张2016年11月28日申请的第62/426,702号美国临时申请案的权益，所述美国临时申请案的全部内容是以引用的方式并入本文中。
技术领域
本文中所描述的实施例大体上涉及一种半导体存储器装置。
背景技术
一种类型的半导体存储器装置已知为具有电阻式随机存取存储器。电阻式随机存取存储器通过针对低电阻状态或针对高电阻状态设置存储器元件的电阻值来存储数据。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含：第一绝缘层，其提供于半导体衬底上方；全局位线，其提供于所述第一绝缘层上且在平行于所述半导体衬底的第一方向上延伸；参考位线，其提供于所述第一绝缘层上且在所述第一方向上延伸；第二绝缘层，其提供于所述全局位线及所述参考位线上；选择栅极线，其提供于所述第二绝缘层上且在平行于所述半导体衬底且不同于所述第一方向的第二方向上延伸；第一晶体管，其提供于所述全局位线上，所述第一晶体管的第一端耦合到所述全局位线，所述第一晶体管的栅极耦合到所述选择栅极线；局部位线，其耦合到所述第一晶体管的第二端且在垂直于所述半导体衬底的第三方向上延伸；第一及第二存储器胞元，其堆叠于所述半导体衬底上方且耦合到所述局部位线；及感测放大器，其包含耦合到所述全局位线的第一输入端子及耦合到所述参考位线的第二输入端子，所述感测放大器能够从所述第一及第二存储器胞元读取数据。所述全局位线及所述参考位线经由所述第二绝缘层而与所述选择栅极线三维相交。
根据所述实施例，允许增强所述半导体存储器装置的可靠性。
附图说明
图1是根据第一实施例的半导体存储器装置的框图；
图2是根据第一实施例的提供于半导体存储器装置中的存储器胞元阵列及感测放大器的框图；
图3是根据第一实施例的描绘提供于半导体存储器装置中的存储器单元的布局的透视图；
图4是根据第一实施例的描绘提供于半导体存储器装置中的存储器单元的布局的透视图；
图5是根据第一实施例的提供于半导体存储器装置中的存储器单元中的平面PLN1的俯视图；
图6是沿着图5中的线I-I截取的存储器胞元阵列的截面图；
图7是沿着图5中的线II-II截取的存储器胞元阵列的截面图；
图8是根据第一实施例的提供于半导体存储器装置中的感测电路的框图；
图9是根据第一实施例的提供于半导体存储器装置中的差分放大器23a的框图；
图10是根据第一实施例的提供于半导体存储器装置中的感测电路及电流源的图解；
图11是根据第一实施例的提供于半导体存储器装置中的电流电路的电路图；
图12是说明输入到感测电路的共模噪声的实例的图解；
图13是根据第二实施例的第一实例的提供于半导体存储器装置中的存储器胞元阵列及感测电路的框图；
图14是根据第二实施例的第二实例的提供于半导体存储器装置中的存储器胞元阵列及感测电路的框图；
图15是根据第三实施例的第一实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图16是根据第三实施例的第二实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图17是根据第三实施例的第三实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图18是根据第三实施例的第四实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图19是根据第三实施例的第五实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图20是根据第三实施例的第六实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图21是根据第三实施例的第七实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图22是根据第三实施例的第八实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图23是根据第三实施例的第九实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图24是根据第三实施例的第十实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图25是根据第三实施例的第十一实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图26是根据第三实施例的第十二实例的描绘提供于半导体存储器装置中的存储器胞元阵列中的全局位线及参考位线的布局的示意图；
图27是根据第四实施例的第一实例的描绘提供于半导体存储器装置中的电流电路与参考位线之间的连接位置的图解；
图28是根据第四实施例的第二实例的描绘提供于半导体存储器装置中的电流电路与参考位线之间的连接位置的图解；
图29是根据第四实施例的第三实例的描绘提供于半导体存储器装置中的电流电路与参考位线之间的连接位置的图解；
图30是根据第四实施例的第四实例的描绘提供于半导体存储器装置中的电流电路与参考位线之间的连接位置的图解；
图31是根据第五实施例的第一实例的描绘提供于半导体存储器装置中的选定位线群组的布局的示意图；
图32是根据第五实施例的第二实例的描绘提供于半导体存储器装置中的选定位线群组的布局的示意图；
图33是根据第五实施例的第三实例的描绘提供于半导体存储器装置中的选定位线群组的布局的示意图；
图34是根据第五实施例的第四实例的描绘提供于半导体存储器装置中的选定位线群组的布局的示意图；
图35是根据第六实施例的第一实例的提供于半导体存储器装置中的电流电路的电路图；及
图36是根据第六实施例的第二实例的提供于半导体存储器装置中的电流电路的电路图。
具体实施方式
1.第一实施例
将描述根据第一实施例的半导体存储器装置。在第一实施例中，将作为实例而描述三维堆叠式ReRAM(电阻随机存取存储器)。在以下描述中，术语“连接”及“耦合”不仅包含直接连接，而且包含经由任何元件的物理或电连接。此外，晶体管的第一端表示晶体管的源极或漏极中的一者，且晶体管的第二端表示源极或漏极中的另一者。
1.1半导体存储器装置的一般配置
首先，将描述根据本实施例的半导体存储器装置的一般配置。
图1是根据第一实施例的半导体存储器装置的框图。
如图1所描绘，ReRAM 1包含存储器胞元阵列10、控制器11、解码器12、WL选择器13、LBL选择器14、感测放大器15及电流源16。在图1中的实例中，为了简化描述而省略将框连接在一起的一些信号线。
存储器胞元阵列10包含多个存储器胞元，即，电阻式随机存取存储器元件，来以非易失性方式存储数据。存储器胞元的电阻值是通过将所需电压施加到存储器胞元而变化。举例来说，存储器胞元处于低电阻状态的状态被称为“设置状态”。存储器胞元处于高电阻状态的状态被称为“复位状态”。数据经存储使得例如设置状态被存储为“1”数据，而复位状态被存储为“0”数据。下文将详细地描述存储器胞元。
控制器11将各种信号(数据、命令信号、地址信号及类似者)发射到主机设备2及从主机设备2接收所述各种信号。控制器11根据输入信号来控制整个ReRAM 1，例如写入或读取数据。更具体来说，控制器11将命令信号发射到解码器12及从解码器12接收状态信号。状态信号含有例如基于写入结果及读取结果的用于存储器胞元阵列10的状态信息。控制器11经由地址线将地址信号发射到WL选择器13及LBL选择器14。控制器11还经由数据输入输出线将数据发射到感测放大器15及从感测放大器15接收数据。
解码器12解码例如命令信号，且基于解码结果将控制信号发射到WL选择器13、LBL选择器14及感测放大器15。此外，解码器12将状态信号发射到控制器11。解码器12经由多个控制线而连接到WL选择器13、LBL选择器14及感测放大器15中的每一者。
WL选择器13根据从解码器12接收的控制信号及从控制器11接收的地址信号而从字线WL及全局字线GWL进行选择。接着，WL选择器13将适当电压施加到选定字线WL及选定全局字线GWL。WL选择器13经由多个字线WL及多个全局字线GWL而连接到存储器胞元阵列10。WL选择器13可选择多个字线WL及多个全局字线GWL。
LBL选择器14根据从解码器12接收的控制信号及从控制器11接收的地址信号而从连接到存储器胞元阵列10的局部位线LBL进行选择。更具体来说，LBL选择器14将适当电压施加到对应于选定局部位线LBL的选择栅极线SG。LBL选择器14经由多个选择栅极线SG而连接到存储器胞元阵列10。施加到选择栅极线SG的电压可为三个或多于三个电压中的一者，而非对应于对应局部位线LBL的选择及非选择的两个电压中的一者。
感测放大器15将从控制器11接收的写入数据写入到选定存储器胞元。此外，感测放大器15将从选定存储器胞元读取的数据发射到控制器11。感测放大器15经由多个全局位线GBL将数据发射到存储器胞元阵列10及从存储器胞元阵列10接收数据。此外，感测放大器15连接到电流源16。下文将描述全局位线GBL的布局。
电流源16向感测放大器15供应例如为写入或读取数据所需要的电流。举例来说，电流源16供应参考电流Iref以用于数据读取。参考电流Iref具有例如介于在存储器胞元处于高电阻状态时流动的电流的值与在存储器胞元处于低电阻状态时流动的电流的值中间的电流值。下文中将流过存储器胞元的电流称为胞元电流Icell。
1.2存储器胞元阵列及感测放大器的配置
现在，将描述存储器胞元阵列10及感测放大器15的配置。
图2是根据第一实施例的提供于半导体存储器装置中的存储器胞元阵列10及感测放大器15的框图。
存储器胞元阵列10包含多个存储器群组MG(MG0、MG1、…)。存储器群组MG包含多个存储器单元MU(MU0、MU1、…)，全局位线GBL中的每一者通常连接到所有所述存储器单元。存储器群组MG彼此独立且可同时或以不同时序执行写入及读取操作。可任选地设置存储器群组MG的数目。
图2中的实例说明一个存储器群组MG包含四个存储器单元MU的情况。更具体来说，举例来说，存储器群组MG0包含四个存储器单元MU00、MU01、MU02及MU03。此外，举例来说，存储器群组MG1包含四个存储器单元MU10、MU11、MU12及MU13。可任选地设置存储器单元MU的数目。存储器单元MU中的每一者是由一或多个字线WL连接在一起的一组存储器胞元。举例来说，控制器11从每一存储器群组MG选择一个存储器单元MU以用于写入及读取操作。
感测放大器15包含多个感测电路20(20_0、20_1、…)及与感测电路20相关联而提供的多路复用器21a及21b。
感测电路20中的每一者将数据写入到选定存储器胞元及从选定存储器胞元读取数据。更具体来说，在读取操作中，每一感测电路20比较经由全局线GL及选定全局位线GBL而流过选定存储器胞元的胞元电流Icell与流过参考线RL及选定参考位线RBL的参考电流Iref，以读取存储于选定存储器胞元中的数据。举例来说，当流过选定存储器胞元的胞元电流Icell大于参考电流Iref时，感测电路20确定选定存储器胞元处于低电阻状态(例如，选定存储器胞元保持“1”数据)。当流过选定存储器胞元的胞元电流Icell小于参考电流Iref时，感测电路20确定选定存储器胞元处于高电阻状态(例如，选定存储器胞元保持“0”数据)。
此外，每一感测电路20通过将所需电压施加到连接到选定全局位线GBL的选定存储器胞元来写入数据。
举例来说，与同时被执行读取或写入的存储器胞元的数目相关联而提供感测电路20。感测电路20的第一输入端子经由全局线GL及多路复用器21a而连接到选定全局位线GBL。感测电路20的第二输入端子经由参考线RL及多路复用器21b而连接到选定参考位线RBL。举例来说，感测电路20_0的第一输入端子连接到全局线GL0。感测电路20_0的第二输入端子连接到参考线RL0。全局线GL的群组(GL0、GL1、…)及参考线RL的群组(RL0、RL1、…)被称为选定位线群组SELB。
多路复用器21a从多个全局位线GBL(GBL0、GBL1、GBL2、…、GBLn(n是1或大于1的整数))选择为写入及读取所需要的全局位线GBL，以将选定全局位线GBL连接到对应全局线GL。由多路复用器21a选择的全局位线GBL的数目可为2或大于2。此外，多路复用器21a可具有用于使能够将电压转移到未选定全局位线GBL的功能。
多路复用器21b从与存储器群组MG相关联而提供的多个参考位线RBL选择为写入及读取所需要的参考位线RBL，以将选定参考位线RBL连接到对应参考线RL。参考位线RBL的数目可与全局位线GBL的数目相同或不同。由多路复用器21b选择的参考位线RBL的数目可为2或大于2。此外，由多路复用器21b选择的参考位线RBL的数目可为1。在此情况下，省略多路复用器21b。此外，多路复用器21b可具有用于使能够将电压转移到未选定参考位线RBL的功能。
可与全局位线GBL及参考位线RBL相关联而提供感测电路20。在此情况下，省略多路复用器21a及21b。更具体来说，举例来说，与存储器群组MG0中的全局位线GBL0到GBLn相关联而提供感测电路20_0到20_n及参考位线RBL0到RBLn。全局位线GBL0及参考位线RBL0连接到感测电路20_0的两个输入端子。这也适用于其它感测电路20_1到20_n。
1.3存储器单元的配置
现在，将描述存储器单元MU的配置。
图3是根据第一实施例的说明提供于半导体存储器装置中的存储器单元MU的布局的透视图。
如图3所描绘，存储器胞元MC三维布置于半导体衬底上。粗略地说，ReRAM 1包含三个层：LBL选择层LBLSL及平面PLN1及PLN2，其是从底部按此顺序而布置。可任选地设置平面PLN的数目。
以下各物布置于LBL选择层LBLSL中：多个垂直薄膜晶体管QT(QT00到QT02、QT10到QT12、QT20到QT22、…)，其将全局位线GBL(GBL0、GBL1、GBL2、…)与局部位线LBL(LBL00到LBL02、LBL10到LBL12、LBL20到LBL22、…)连接在一起。对应全局位线GBL连接到晶体管QT中的每一者的第一端。对应局部位线LBL连接到晶体管QT的第二端。对应选择栅极线SG连接到晶体管QT的栅极。
更具体来说，布置多个全局位线GBL及参考位线RBL，其在平行于半导体衬底的第二方向D2上延伸。多个选择栅极线SG(SG0、SG1、SG2、…)布置于全局位线GBL及参考位线RBL上方，所述选择栅极线在平行于半导体衬底且垂直于第二方向D2的第一方向D1上延伸。选择栅极线SG经布置以便经由附图中未描绘的绝缘层而与全局位线GBL及参考位线RBL三维相交。
晶体管QT沿着第一方向D1及第二方向D2以矩阵形式布置于全局位线GBL上。沿着第二方向D2布置的一组多个晶体管QT的第一端连接到全局位线GBL中的一者。沿着第一方向D1布置的一组多个晶体管QT的栅极连接到选择栅极线SG中的一者。每一晶体管QT的第二端连接到在垂直于半导体衬底的第三方向D3上延伸的局部位线LBL中的一者。局部位线LBL中的每一者连接到平面PLN中的每一者中的两个存储器胞元MC。
在图3中的实例中，在参考位线RBL上未布置晶体管QT。然而，本实施例并不限于此情形。举例来说，晶体管QT可提供于参考位线RBL上，其中晶体管QT的第一端连接到参考位线RBL。在此情况下，局部位线LBL未连接到晶体管QT的连接到参考位线RBL的第二端(在所述第二端处未提供局部位线LBL)，或局部位线LBL或存储器胞元MC未连接到晶体管QT的连接到参考位线RBL的第二端(在所述第二端处未提供存储器胞元MC)。
连接到全局位线GBL0及选择栅极线SG0的晶体管是由QT00标示。连接到晶体管QT00的局部位线是由LBL00标示。类似地，连接到全局位线GBL1及选择栅极线SG2的晶体管是由QT12标示。连接到晶体管QT12的局部位线是由LBL12标示。这适用于其它晶体管QT(QT10、QT20、QT01、QT11、QT21、QT02及QT22)及其它局部位线LBL(LBL10、LBL20、LBL01、LBL11、LBL21、LBL02及LBL22)。
平面PLN1及PLN2中的存储器胞元MC中的每一者的第一端连接到局部位线LBL中的一者。存储器胞元MC的第二端连接到沿着第一方向D1布置的字线WL中的一者。
布置于平面PLN1中的字线是分别由WL10、WL11、WL12、WL13、…标示，且布置于平面PLN2中的字线是分别由WL20、WL21、WL22、WL23、…标示。在平面PLN1中，连接到字线WL10以及局部位线LBL00、LBL10及LBL20中的每一者的存储器胞元是分别由MC100、MC110、及MC120标示。类似地，连接到字线WL11以及局部位线LBL00、LBL10及LBL20中的每一者的存储器胞元是分别由MC101、MC111及MC121标示。连接到字线WL11以及局部位线LBL01、LBL11及LBL21中的每一者的存储器胞元是分别由MC102、MC112及MC122标示。连接到字线WL12以及局部位线LBL01、LBL11及LBL21中的每一者的存储器胞元是分别由MC103、MC113及MC123标示。连接到字线WL12以及局部位线LBL02、LBL12及LBL22中的每一者的存储器胞元是分别由MC104、MC114及MC124标示。连接到字线WL13以及局部位线LBL02、LBL12及LBL22中的每一者的存储器胞元是分别由MC105、MC115及MC125标示。这也适用于平面PLN2中的存储器胞元MC(MC200到MC205、MC210到MC215、MC220到MC225)。
现在，将描述字线WL与全局字线GWL之间的连接。
图4是根据第一实施例的描绘提供于半导体存储器装置中的存储器单元MU的布局的透视图。
在图4中的实例中，为了简化描述而省略图3所描述的平面PLN2，且以简化方式描绘平面PLN1及LBL选择层LBLSL。描绘全都在图3中描绘的局部位线LBL00及LBL01、字线WL10及WL11、存储器胞元MC100、MC101、MC110及MC111、全局位线GLB0及GBL1、晶体管QT00及QT10、选择栅极线SG0及参考位线RBL。
如图4所描绘，ReRAM 1包含布置于LBL选择层LBLSL下方的WL选择层WLSL。在WL选择层WLSL中，多个P沟道MOS晶体管QP(QP及QP1)将字线WL与WL选择器13连接在一起。更具体来说，晶体管QP0的第一端连接到字线WL10。晶体管QP0的第二端连接到WL选择器13。晶体管QP0的栅极连接到全局字线GWL0。类似地，晶体管QP1的第一端连接到字线WL11。晶体管QP1的第二端连接到WL选择器13。晶体管QP1的栅极连接到全局字线GWL1。多个全局字线GWL(GWL0及GWL1)布置于例如全局位线GBL及参考位线RBL下方，以便在第一方向D1上延伸。
晶体管QP0及QP1可提供于存储器胞元阵列10内部或外部。此外，晶体管QP0及QP1可为N沟道MOS晶体管。
举例来说，当选择存储器胞元MC100时，感测放大器15选择全局位线GBL0。LBL选择器14选择选择栅极线SG0。因此，选择局部位线LBL00。WL选择器13选择全局字线GWL0以将WL选择器13与选定字线WL10置于连接状态。接着，WL选择器13将所需电压施加到选定字线WL10。因此，选择连接到局部位线LBL00及字线WL10的存储器胞元MC100。
ReRAM 1可同时选择存储器单元MU中的多个存储器胞元MC。举例来说，在与全局位线GBL0到GBLn相关联而提供感测电路20_0到20_n的情况下，同时选择对应于选择栅极线SG0及字线WL10的多个存储器胞元MC(MC100、MC110、MC120、…)。感测电路20中的每一者经由对应全局位线GBL从存储器胞元MC读取数据。
1.4存储器单元的结构
现在，将描述存储器单元MU的结构。
图5是根据第一实施例的提供于半导体存储器装置中的存储器单元MU中的平面的俯视图。省略图5中的层间绝缘膜。
图6及7是沿着图5中的线I-I及线II-II截取的存储器胞元阵列的截面图。图6及7说明形成三个平面PLN(PLN1、PLN2及PLN3)。
如图5所描绘，在平面PLN1，字线WL10到WL12经布置以便在第一方向D1上延伸。在第二方向D2上延伸的全局位线GBL0到GBL2布置于字线WL10到WL12下方。在第三方向D3上延伸的多个局部位线LBL(LBL00、LBL01、LBL10、LBL11、LBL20及LBL21)提供于全局位线GBL0到GBL2上。存储器胞元MC(MC100到MC103、MC110到MC113及MC120到MC123)经提供以便将局部位线LBL与字线WL连接在一起。在未电连接到局部位线LBL或存储器胞元MC的参考位线RBL上方未提供局部位线LBL或存储器胞元MC。在图5中的实例中，在第一方向D1上延伸的全局字线GWL(GWL0及GWL1)提供于局部位线LBL(LBL00及LBL10)下方。全局字线GWL可提供于字线WL下方，且可被任选地布置。
现在，将描述沿着线I-I截取的存储器单元MU的截面结构。
如图6所描绘，沿着第三方向D3形成局部位线LBL的柱。所述柱经由用作存储器胞元MC的电阻层而连接到对应于相应平面PLN中的字线WL的所有互连层。所述柱的底表面连接到提供于对应于全局位线GBL的互连层上的薄膜晶体管QT。
更具体来说，绝缘层101提供于半导体衬底100上。举例来说，针对绝缘层101使用氧化硅膜(SiO2)。在第一方向D1上延伸的互连层103提供于绝缘层101中。互连层103可为例如多晶硅(poly-Si)、铝(Al)或钨(W)。互连层103用作全局字线GWL。在第二方向D2上延伸的互连层102提供于在绝缘层101上。互连层102用作例如全局位线GBL。针对互连层102，举例来说，使用铝(Al)或钨(W)。绝缘层104、互连层105及绝缘层106循序地堆叠于互连层102上。互连层105沿着第一方向D1延伸，且用作例如晶体管QT的栅极线。针对互连层105，举例来说，使用半导体层(n+poly-Si)。
孔经形成以便穿过绝缘层104、互连层105及绝缘层106且到达互连层102。用作晶体管QT的栅极绝缘膜的绝缘层110提供于所述孔的侧表面上。所述孔在内部具备用作晶体管QT的源极或漏极的半导体层(n+poly-Si)107、被形成有晶体管QT的沟道的半导体层(p-poly-Si)108，及用作晶体管QT的源极或漏极的半导体层(n+poly-Si)109；半导体层107、108、109是从下方按此顺序而布置。
四个绝缘层111及三个互连层112交替地堆叠于绝缘层106上；互连层112分别用作平面PLN1、PLN2及PLN3(从下方按此顺序而布置)中的字线WL。针对互连层112，举例来说，使用铝(Al)或钨(W)。
形成穿过四个绝缘层111及三个互连层112且到达半导体层109的孔。用作存储器胞元MC的电阻层113提供于所述孔的侧表面上。所述孔在内部填充有用作局部位线LBL的半导体层(n+poly-Si)114。
电阻层113含有例如硫族化物、金属氧化物、CMO(CaMnO)，或具有通过外加电压以非易失性方式而变化的电阻值的材料。更具体来说，举例来说，电阻层113被形成为具有三层结构，其包含上电极、具有可变电阻值的金属氧化物，及下电极。举例来说，铂(Pt)可用作上及下电极，氧化钛(TiOx)可用作金属氧化物。此外，金属氧化物可为例如氧化铪(HfOx)、氧化锆(ZrOx)、氧化钨(WOx)、氧化镍(NiOx)、氧化钴(CoOx)、氧化钴铝(CoAlOx)、氧化锰(MnOx)、四氧化锰锌(ZnMn2O4)、氧化锌(ZnOx)、氧化钽(TaOx)、氧化铌(NbOx)、铪硅氧化物(HfSiOx)或铪铝氧化物(HfAlOx)。
上电极可为例如碳氮化钽(TaCN)、碳氮化钛(TiCN)、钌(Ru)、氧化钌(RuO)、铂(Pt)，富钛钛氧化物(TiOx)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化硅钛(TiSiN)、氮化钽(TaSiN)、氧化铱(IrOx)或掺杂多晶硅。
下电极可为富氧金属，例如含氧氮化钛(Ti(O)N)、含氧氮化钽(Ta(O)N)、氮化钛(TiN)或氮化钽(TaN)。上及下电极可具有例如1nm或大于1nm的膜厚度。金属氧化物可具有2nm到20nm的厚度。
此外，代替金属氧化物，可使用固体电解质。固体电解质可含有银(Ag)或铜(Cu)。在此情况下，举例来说，由Ax(MB2)1-x表达的化合物可用作一个电极。在此情况下，A可为银(Ag)或铜(Cu)，B可为硫(S)或铯(Se)，M是过渡金属，例如Ta、钒(V)或Ti，且x可在0.1到0.7的范围内。更具体来说，一个电极可为Agx(TaS2)1-x。另一电极可含有W、镍(Ni)、钼(Mo)、Pt或金属硅化物。
此外，固体电解质可含有例如TaO、锗硒(GeSe)或锗硫(GeS)。此外，固态电解质可为例如Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W或Ag/GeS/W。
此外，可针对字线WL(互连层112)及局部位线LBL(导电层114)使用与下电极或上电极的材料相同的材料。因此，电阻层113可排它地由具有可通过外加电压以非易失性方式而变化的电阻值的材料形成。
现在，将描述沿着线II-II截取的存储器单元MU的截面结构，其中将重点放在全局线GL、参考位线RBL及选择栅极线SG的布置上。在图7中的实例中，元件符号200及201各自说明互连件间电容，且实际上未提供电容性元件。
如图7所描绘，用作参考位线RBL的互连层116与用作全局位线GBL的互连层102布置于同一层中。类似于互连层102，互连层116在第二方向D2上延伸。在第一方向D1上延伸的互连层105经由绝缘层104而布置于互连层102及116上。因此，在互连层105及102经由绝缘层104而三维相交的位置处生成互连件间电容201。类似地，在互连层105及116经由绝缘层104而三维相交的位置处生成互连件间电容200。在本实施例中，互连层102及116经提供使得互连件间电容200及201具有近似相同值。
更具体来说，互连层102及116具有近似相同宽度。互连层102与互连层105之间的距离(绝缘层104的膜厚度)和互连层116与互连层105之间的距离近似相同。互连层102与互连层105之间的绝缘材料(绝缘层104)具有和互连层116与互连层105之间的绝缘材料(绝缘层104)的介电常数近似相同的介电常数。此外，互连层102及116具有近似相同高度且是由相同材料形成。因此，互连层102及116经配置为具有近似相同互连电阻。即，互连层102及116布置于同一层中，且具有基本上相同截面形状。
此外，从互连层105及102经由绝缘层104而三维相交的位置到感测电路20的输入端子的互连长度及互连电阻可与从互连层105及116经由绝缘层104而三维相交的位置到感测电路20的输入端子的互连长度及互连电阻近似相同。接着，从互连层105行进到互连层102及116的噪声基本上以相同时序输入到感测电路20，而无论所述噪声穿过互连层102还是穿过互连层116(互连层102中的噪声及互连层116中的噪声输入到感测电路20作为共模噪声)。
就像互连层105的情况，在互连层102与布置于互连层102(全局字线GWL)下方的互连层103之间及互连层116与互连层103之间生成互连件间电容。因此，互连层102与互连层103之间的距离被设置为和互连层116与互连层103之间的距离近似相同，使得互连层102与互连层105之间的互连件间电容和互连层116与互连层105之间的互连件间电容近似相同。
1.5感测电路的配置
现在，将描述感测电路20的配置。
图8是根据第一实施例的提供于半导体存储器装置中的感测电路20的框图。
如图8所描绘，感测电路20包括例如三级放大差分放大器，其具有用于消除输入参考偏移的功能。更具体来说，感测电路20包含差分放大器23a、23b及23c、电容性元件CP10到CP13、切换元件ST10到ST12。差分放大器23a及23b是差分输出类型的全差分放大器电路。差分放大器23c是例如差分输入类型的OTA(运算跨导放大器)且属于单输出类型。
差分放大器23a的第一输入端子经由电容性元件CP10而连接到全局位线GBL，且差分放大器23a的第二输入端子经由电容性元件CP11而连接到参考位线RBL。差分放大器23a的第一输出端子经由电容性元件CP12而连接到差分放大器23b的第一输入端子，且差分放大器23a的第二输出端子经由电容性元件CP13而连接到差分放大器23b的第二输入端子。差分放大器23b的第一输出端子连接到差分放大器23c的第一输入端子，且差分放大器23b的第二输出端子连接到差分放大器23c的第二输入端子。
切换元件ST10将差分放大器23a的第一输入端子与第一输出端子连接在一起。切换元件ST11将差分放大器23a的第二输入端子与第二输出端子连接在一起。切换元件ST12将差分放大器23b的第一输入端子与第一输出端子连接在一起。切换元件ST13将差分放大器23b的第二输入端子与第二输出端子连接在一起。第一级输入偏移比较器包括差分放大器23a、电容性元件CP10及CP11，及切换元件ST10及ST11。第二级输入偏移比较器包括差分放大器23b、电容性元件CP12及CP13，及切换元件ST12及ST13。
可根据所需增益及类似者来任选地设置差分放大器级的数目。此外，在图8中的实例中，第一级差分放大器23a属于差分输出类型，但可属于例如单输出类型。另外，感测电路20中的末级可为反相器或锁存器电路。另外，到第一级差分放大器23a的输入是由电容性元件CP10及CP11解耦，且因此，输入电压可不同于用于差分放大器23a的电力供应电压。举例来说，电力供应电压可低于输入电压。
此外，感测电路20可包含具有经解耦输入的两个或多于两个差分放大器级。在此情况下，用于两个差分放大器的电力供应电压可彼此不同，且包含于两个差分放大器中的晶体管具有不同额定电压。举例来说，第二级差分放大器相比于第一级差分放大器可具有较低的电力供应电压及较低的晶体管额定电压。此外，第二及后续差分放大器可具有与用于接收电路(例如，控制器11)的电力供应电压相同的电力供应电压，以用于从感测电路20输出数据。在此情况下，可省略调整从感测电路20输出的数据的电平移位器。
此外，感测电路20具有输入偏移消除功能。因此，当对全局位线GBL预充电时，可将参考位线RBL设置为与全局位线GBL的电势不同的电势。即，无需对参考位线RBL预充电。
现在，将描述差分放大器23a的电路配置。
图9是根据第一实施例的提供于半导体存储器装置中的差分放大器23a的电路图。差分放大器23b可具有相同配置。此外，差分放大器23a及23b可具有不同增益。此外，差分放大器23a及23b的电路配置并不限于图9中的电路配置。
如图9所描绘，差分放大器23a包括P沟道MOS晶体管QP10及QP11，及N沟道MOS晶体管QN10到QN12。
晶体管QP10的源极连接到晶体管QP11的源极，使得电力供应电压VDD施加到晶体管QP10的源极。晶体管QP10的漏极连接到晶体管QP10及QP11的栅极及晶体管QN10的漏极。晶体管QP10的漏极电压被输出为输出电压Vout1。输入电压Vin1施加到晶体管QN10的栅极。晶体管QN10的源极连接到晶体管QN11的源极及晶体管QN12的漏极。接地电压VSS施加到晶体管QN12的源极。用于控制流到接地电压VSS的电流的信号是例如由控制器11输入到晶体管QN12的栅极。晶体管QP11的漏极连接到晶体管QN11的漏极。晶体管QP11的漏极电压被输出为输出电压Vout2。输入电压Vin2施加到晶体管QN11的栅极。
1.6感测电路与电流源之间的连接
现在，将描述感测电路20与电流源16之间的连接。
图10是根据第一实施例的描绘提供于半导体存储器装置中的感测电路及电流源的图解。在图10中的实例中，一个存储器群组MG包含六个存储器单元MU。此外，为了简化描述而描绘一个全局位线GBL及一个参考位线RBL，且省略多路复用器21a及21b。
如图10所描绘，电流源16包含对应于感测电路20的电流电路30。举例来说，在读取操作期间，电流电路30将参考电流Iref供应到感测电路20。电流电路30在相比于参考位线RBL更接近于感测电路20的位置处连接到参考线RL。一个电流电路30可对应于多个感测电路20且连接到多个参考线RL。
全局线GL及参考线RL连接到差分放大器22。举例来说，在读取操作期间，使用差分放大器22以用读取电压VRD对全局线GL及参考线RL预充电。举例来说，差分放大器22可提供于感测放大器15或电压生成器(附图中未描绘)中。更具体来说，来自控制器11的电压VRD_ref输入到差分放大器22的非反相输入端子，且反相输入端子连接到输出端子。差分放大器22根据电压VRD_ref来输出读取电压VRD。差分放大器22经由切换元件ST0而连接到参考线RL且经由切换元件ST1而连接到全局线GL。
举例来说，在读取操作期间，首先，控制器11将切换元件ST0及ST1设置为接通状态，以用读取电压VRD对全局线GL(及选定全局位线GBL)及参考线RL(及选定参考位线RBL)中的每一者预充电。此时，无参考电流Iref流过电流电路30。
接着，控制器11将切换元件ST0到ST1设置为例如关断状态。感测电路20比较从参考线RL流到电流电路30的参考电流Iref与经由全局线GL及全局位线GBL而流到选定存储器胞元MC的胞元电流Icell，以从选定存储器胞元MC读取数据。
1.7电流电路的配置
现在，将描述电流电路30的配置。
图11是根据第一实施例的提供于半导体存储器装置中的电流电路30的电路图。
如图11所描绘，举例来说，电流电路30可包含电流镜电路。更具体来说，举例来说，电流电路30包含用于形成电流镜的N沟道MOS晶体管QN20及QN21。晶体管QN21的漏极连接到参考线RL。漏极电流Ib流过晶体管QN20会导致参考电流Iref对应地流过晶体管QN21。漏极电流Ib是在控制器11的控制下从电流源16或提供于电压生成器中的BGR电路(带隙参考电路)(附图中未描绘)馈送。当晶体管QN20及QN21具有基本上相同的晶体管尺寸及晶体管特性时，漏极电流Ib基本上等于参考电流Iref。
1.8本实施例的效应
根据本实施例的配置允许增强半导体存储器装置的可靠性。将详细地描述此效应。
ReRAM例如通过比较流过选定存储器胞元MC的胞元电流Icell与参考电流Iref来读取数据。因此，如果噪声叠加于胞元电流Icell或参考电流Iref中的一者上，那么感测放大器可错误地感测(错误地读取)。更具体来说，噪声的起因可为通过布置于接近于全局位线GBL(即，选择栅极线SG及全局字线GWL)的上层及下层中的互连件而发射的控制信号的电压波动或叠加于控制信号上的噪声作为归因于电容性耦合的噪声而发射到全局位线GBL。接着，感测电路20可错误地感测存储于存储器胞元MC中的数据，这是归因于来自全局位线GBL的噪声。
与此对比，在根据本实施例的配置中，参考位线RBL布置于全局位线GBL被布置的同一层中，且具有与全局位线GBL的互连件形状(高度及宽度)基本上相同的互连件形状(高度及宽度)。此外，全局位线GBL与选择栅极线SG之间的距离被设置为和参考位线RBL与选择栅极线SG之间的距离近似相同。因此，如图12所描绘，选择栅极线SG与全局位线GBL之间的互连件间电容201和选择栅极线SG与参考位线RBL之间的互连件间电容200近似相同。
因此，从选择栅极线SG发射到全局位线GBL的噪声及从选择栅极线SG发射到参考位线RBL的噪声输入到感测电路20作为共模噪声。差分输入类型的感测电路20允许消除共模噪声。因此，感测电路20允许确定读取数据，其中来自选择栅极线SG的不利效应缩减。因此，错读的可能性减小，从而允许增强半导体存储器装置的可靠性。
此外，在本实施例中，全局位线GBL(及全局线GL)及参考位线RBL(及参考线RL)涉及从选择栅极线SG经由绝缘层104而与全局位线GBL及参考位线RBL三维相交的位置到感测电路20的输入端子的近似相同长度及近似相同互连电阻。因此，当感测电路20将来自选择栅极线SG的噪声视为共模噪声(消除来自选择栅极线SG的噪声)时，可抑制输入时序的差异。因此，感测电路20可准确地将来自选择栅极线SG的噪声视为共模噪声，从而使能够缩减错误感测的可能性。因此，可增强半导体存储器装置的可靠性。
此外，在根据本实施例的配置中，感测电路20可类似地消除来自全局字线GWL的作为共模噪声的噪声。更具体来说，全局位线GBL与全局字线GWL之间的距离被设置为和参考位线RBL与全局字线GWL之间的距离近似相同。即，全局字线GWL与全局位线GBL之间的互连件间电容被设置为和全局字线GWL与参考位线RBL之间的互连件间电容近似相同。因此，可增强半导体存储器装置的可靠性。
此外，用于差分放大器的电力供应电压的自由度是通过使用经配置使得电容性元件与感测电路20的输入端子串联连接的差分放大器而增加。因此，可选择用于差分放大器的电力供应电压而无需约束晶体管额定电压。举例来说，可针对差分放大器使用低于读取电压VRD的电力供应电压。因此，感测电路20可使用具有低额定电压(即，具有小尺寸)的晶体管予以配置。
2.第二实施例
现在，将描述第二实施例。在第二实施例中，说明两个实例，其中第二实施例在连接到感测电路20的全局位线GBL及参考位线RBL的布置方面不同于第一实施例。将仅描述与第一实施例的差异。
2.1第一实例
首先，将描述第二实施例的第一实例。在第一实例中，将描述参考位线RBL布置于虚设存储器单元(在下文中被称为“虚设单元DU”)中的情况。在虚设单元DU中，布置选择栅极线SG、全局字线GWL及参考位线RBL，且不布置全局位线GBL。此外，在虚设单元DU中，举例来说，无需布置薄膜晶体管QT或存储器胞元MC。
图13是根据第二实施例的第一实例的提供于半导体存储器装置中的存储器胞元阵列10及感测电路20的框图。就像针对第一实施例的图10的情况，图13描绘一个全局位线GBL及一个参考位线RBL。此外，省略差分放大器22、电流电路30，及多路复用器21a及21b。
如图13所描绘，存储器胞元阵列10包含虚设单元DU。即，存储器胞元阵列10包含虚设存储器群组MG，其包含虚设单元DU。连接到一个感测电路20的参考线RL连接到布置于虚设单元DU区域中的参考位线RBL。全局线GL连接到布置于存储器单元MU(存储器群组MG)中的全局位线GBL。在此情况下，布置于对应于全局位线GBL的存储器单元MU中的选择栅极线SG可与布置于虚设单元DU中的选择栅极线SG相同或不同。举例来说，如果相同噪声归因于LBL选择器14、连接到LBL选择器14的控制器11、连接到LBL选择器14的电压生成器或类似者而叠加于选择栅极线SG上的控制信号上，那么感测电路20可将选择栅极线SG上的发射到全局线GL及参考线RL的噪声视为共模噪声(消除所述噪声)。
2.2第二实例
现在，将描述第二实施例的第二实例。在第二实例中，将描述连接到一个感测电路20的全局位线GBL及参考位线RBL布置于不同存储器群组MG中的情况。
图14是根据第二实施例的第二实例的提供于半导体存储器装置中的存储器胞元阵列10及感测电路20的框图。图14中的实例说明存储器群组MG包含三个存储器单元MU的情况。此外，在本实例中的存储器胞元阵列10中，一组选定存储器群组MG被称为有源阵列，且一组未选定存储器群组MG被称为非有源阵列。
如图14所描绘，布置于有源阵列中的全局位线GBL连接到全局线GL。另一方面，布置于非有源阵列中的参考位线RBL连接到参考线RL。此外，就像第一实例的情况，与选定全局位线GBL三维相交的选择栅极线SG可和与选定参考位线RBL三维相交的选择栅极线SG相同或不同。
2.3本实施例的效应
本实施例中的全局位线GBL及参考位线RBL的布置可应用于第一实施例。这允许产生与第一实施例的效应类似的效应。
3.第三实施例
现在，将描述第三实施例。第三实施例说明12个实例，其中存储器单元MU中的全局位线GBL及参考位线RBL的布置不同于第一实施例中的布置。
3.1第一实例
现在，将描述第三实施例。在第一实例中，将描述全局位线GBL及参考位线RBL布置于一个存储器单元MU中的情况。
图15是根据第三实施例的第一实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图15所描绘，在同一存储器单元MU中，全局位线GBL及参考位线RBL经布置以便在第二方向D2上延伸。选择栅极线SG经布置以便在第一方向D1上延伸。薄膜晶体管QT沿着第三方向D3垂直地布置。在第一实例中，晶体管QT提供于全局位线GBL及参考位线RBL上。晶体管QT中的每一者的第一端连接到全局位线GBL或参考位线RBL。在晶体管QT的第一端处连接到全局位线GBL的晶体管QT在晶体管QT的第二端处连接到局部位线LBL。另一方面，在晶体管QT的第一端处连接到参考位线RBL的晶体管QT在晶体管QT的第二端处不连接到局部位线LBL(图15用X来描绘非连接)。
举例来说，可丢弃参考位线RBL上的局部位线LBL，或绝缘层可提供于晶体管QT的第二端与局部位线LBL之间以使晶体管QT的第二端从局部位线LBL电断开。沿着第二方向D2布置的晶体管QT的栅极是由单个选择栅极线SG连接在一起。即，单个选择栅极线SG将两者连接到在晶体管QT的第一端处连接到全局位线GBL的每一晶体管QT的栅极及在晶体管QT的第一端处连接到参考位线RBL的晶体管QT的栅极。
3.2第二实例
现在，将描述第三实施例的第二实例。下文将仅描述与第一实例的差异。
图16是根据第三实施例的第二实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图16所描绘，在第二实例中，丢弃针对第三实施例的第一实例提供于图15中的参考位线RBL上的晶体管QT。
3.3第三实例
现在，将描述第三实施例的第三实例。下文将仅描述与第一及第二实例的差异。
图17是根据第三实施例的第三实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图17所描绘，在第三实例中，虚设位线DBL布置于参考位线RBL的两个侧上以便在第二方向D2上延伸。虚设位线DBL用作用于屏蔽从例如提供于同一层中的另一互连件(例如，未选定全局位线GBL、未选定参考位线RBL)发射到全局位线GBL或参考位线RBL的噪声的屏蔽线。虚设位线DBL布置于每一全局位线GBL及参考位线RBL被布置的同一层中。就像参考位线RBL的情况，在虚设位线DBL上未提供晶体管QT。电压VUB(例如，接地电压VSS、电力供应电压VDD或另一固定电压)施加到虚设位线DBL。
举例来说，未选定参考位线RBL可用作虚设位线DBL。在此情况下，对于针对第一实施例的图2中的多路复用器21b，参考位线RBL连接到参考线RL，且电压VUB施加到未选定参考位线RBL。
3.4第四实例
现在，将描述第三实施例的第四实例。下文将仅描述与第一到第三实例的差异。
图18是根据第三实施例的第四实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图18所描绘，在第四实例中，丢弃提供于针对第三实施例的第三实例的图17中的全局位线GBL与参考位线RBL之间的虚设位线DBL。即，在同一层中，参考位线RBL经布置以便夹置于全局位线GBL与虚设位线DBL之间。
3.5第五实例
现在，将描述第三实施例的第五实例。在第五实例中，将描述选定全局位线GBL及选定参考位线RBL布置于不同存储器单元MU中的情况。举例来说，在针对第二实施例的第二实例的图14中，有源阵列中的存储器单元MU对应于包含选定全局位线GBL的存储器单元MU，且非有源阵列中的存储器单元MU对应于包含选定参考位线RBL的存储器单元MU。将仅描述与第一到第四实施例的差异。
图19是根据第三实施例的第五实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图19所描绘，选定全局位线GBL及选定参考位线RBL布置于不同存储器单元MU中。就像针对第三实施例的第二实例的图16的情况，在参考位线RBL上未提供晶体管QT。选定全局位线GBL及选定参考位线RBL与共同选择栅极线SG三维相交。
3.6第六实例
现在，将描述第三实施例的第六实例。在第六实例中，在选定全局位线GBL及选定参考位线RBL布置于不同存储器单元MU中的情况下，将描述与第五实例中的布局不同的布局。下文将仅描述与第一到第五实例的差异。
图20是根据第三实施例的第六实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图20所描绘，在第六实例中，晶体管QT提供于参考位线RBL上，这不同于针对第三实施例的第五实例的图19中那样。此外，连接到参考位线RBL的晶体管QT从局部位线LBL断开，就像针对第三实施例的第一实例的图15的情况。
3.7第七实例
现在，将描述第三实施例的第七实例。在第七实例中，在选定全局位线GBL及选定参考位线RBL布置于不同存储器单元MU中的情况下，将描述与第五实例及第六实例中的布局不同的布局。下文将仅描述与第一到第六实例的差异。
图21是根据第三实施例的第七实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图21所描绘，在第七实例中，在第一方向D1上，连接到晶体管QT的连接到选定全局位线GBL的栅极的选择栅极线SG不同于连接到晶体管QT的连接到选定参考位线RBL的栅极的选择栅极线SG，这不同于针对第三实施例的第六实例的图20中那样。在此情况下，选择栅极线SG的互连件形状(宽度及高度)基本上相同。
3.8第八实例
现在，将描述第三实施例的第八实例。在第八实例中，在选定全局位线GBL及选定参考位线RBL布置于不同存储器单元MU中的情况下，将描述与第五到第七实例中的布局不同的布局。下文将仅描述与第一到第七实例的差异。
图22是根据第三实施例的第八实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图22所描绘，在第八实例中，丢弃参考位线RBL上的晶体管QT，这不同于针对第三实施例的第七实例的图21中那样。
3.9第九实例
现在，将描述第三实施例的第九实例。在第九实例中，在选定全局位线GBL及选定参考位线RBL布置于不同存储器单元MU中的情况下，将描述与第五到第八实例中的布局不同的布局。下文将仅描述与第一到第八实例的差异。
图23是根据第三实施例的第九实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图23所描绘，第九实例是针对第三实施例的第三实例的图17与针对第三实施例的第七实例的图21的组合。虚设位线DBL沿着第一方向D1布置于参考位线RBL的两个侧上。
3.10第十实例
现在，将描述第三实施例的第十实例。下文将仅描述与第一到第九实例的差异。
图24是根据第三实施例的第十实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图24所描绘，在第十实例中，多个全局位线GBL及多个参考位线RBL沿着第一方向D1交替地布置，这不同于针对第三实施例的第一实例的图15中那样。
在图24中的实例中，晶体管QT布置于参考位线RBL上，但可如在第三实施例的第二实例的情况下那样被省略。
3.11第十一实例
现在，将描述第三实施例的第十一实例。下文将仅描述与第一到第十实例的差异。
图25是根据第三实施例的第十一实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图25所描绘，在第十一实例中，虚设位线DBL、参考位线RBL及全局位线GBL沿着第一方向D1重复地布置，这不同于针对第三实施例的第四实例的图18中那样。
3.12第十二实例
现在，将描述第三实施例的第十二实例。下文将仅描述与第一到第十一实例的差异。
图26是根据第三实施例的第十二实例的描绘提供于半导体存储器装置中的存储器单元MU中的全局位线GBL及参考位线RBL的布局的示意图。
如图26所描绘，在第十二实例中，虚设位线DBL、参考位线RBL、虚设位线DBL及全局位线GBL沿着第一方向D1重复地布置，这不同于针对第三实施例的第十一实例的图25中那样。
3.13本实施例的效应
本实施例中的全局位线GBL及参考位线RBL的布置适用于第一及第二实施例。这允许产生与第一及第二实施例的效应类似的效应。
此外，如本实施例的第一、第六、第七及第十实例中所说明，晶体管QT可提供于参考位线RBL上。当选择栅极线SG连接到对应于参考位线RBL的相应晶体管QT的栅极时，晶体管QT中的每一者的内部电容与对应于全局位线GBL的晶体管QT中的每一者的内部电阻近似相同。因此，来自全局位线GBL的噪声的量更接近于来自参考位线RBL的噪声的量，从而允许感测电路20更有效地缩减噪声。因此，感测电路20中的可能错误感测会缩减，从而允许增强半导体存储器装置的可靠性。
此外，如本实施例的第三、第四、第九、第十一及第十二实例中所描绘，可提供用作屏蔽线的虚设位线DBL。这使能够缩减通过全局位线GBL及参考位线RBL而叠加于控制信号上的噪声。因此，感测电路20中的可能错误感测会缩减，从而允许增强半导体存储器装置的可靠性。
此外，电压VUB施加到虚设位线DBL中的每一者以将虚设位线DBL设置为固定电压。这使能够缩减由虚设位线DBL的电势波动造成的噪声。因此，可增强半导体存储器装置的可靠性。
此外，电容性元件与感测电路20的输入端子串联连接，且因此，施加到虚设位线的电压VUB可用作感测电路20的接地电压VSS，而无论读取电压VRD如何。每一全局位线GBL以电容方式牢固地耦合到邻近全局位线GBL，且电压VUB施加到邻近全局位线GBL(未选定全局位线GBL)。因此，电压VUB用作感测电路20的接地电压VSS会允许部分地消除电压VUB中的噪声。
第三实施例的实例可在任何可能的情况下组合在一起。
4.第四实施例
现在，将描述第四实施例。在第四实施例中，将描述第四实例，其中电流电路30的连接位置不同于第一实施例中的连接位置。将仅描述与第一到第三实施例的差异。
4.1第一实例
首先，将描述第四实施例的第一实例。
图27是根据第四实施例的第一实例的描绘提供于半导体存储器装置中的感测电路20及电流电路30的图解。图27中的实例说明一个全局位线GBL及一个参考位线RBL，如针对第一实施例的图10的情况那样。此外，省略差分放大器22及多路复用器21a及21b。
如图27所描绘，在第一实例中，电流电路30连接到参考位线RBL，而非连接到参考线RL上接近于感测电路20的位置，如针对第一实施例的图10所描绘。更具体来说，参考位线RBL的第一端连接到参考线RL(多路复用器21b)。参考位线RBL的第二端连接到电流电路30。在此情况下，举例来说，可与参考位线RBL中的每一者相关联而提供电流电路30。
4.2第二实例
现在，将描述第四实施例的第二实例。下文将仅描述与第一实例的差异。
图28是根据第四实施例的第二实例的描绘提供于半导体存储器装置中的感测电路20及电流电路30的图解。
如图28所描绘，在第二实例中，电流电路30连接到参考线RL与参考位线RBL连接在一起的位置。更具体来说，电流电路30连接到多路复用器21b与参考线RL之间的连接位置或多路复用器21b与参考位线RBL之间的连接位置。举例来说，当电流电路30连接到多路复用器21b与参考位线RBL之间的连接位置时，与每一参考位线RBL相关联而提供电流电路30。另一方面，当电流电路30连接到多路复用器21b与参考线RL之间的连接位置时，与参考线RL相关联而提供电流电路30。
4.3第三实例
现在，将描述第四实施例的第三实例。下文将仅描述与第一实例及第二实例的差异。
图29是根据第四实施例的第三实例的描绘提供于半导体存储器装置中的感测电路20及电流电路30的图解。
如图29所描绘，在第三实例中，电流电路30连接到参考线RL的远离感测电路20而定位的端。更具体来说，参考线RL的第一端连接到感测电路20，且参考线RL的第二端连接到电流电路30。
4.4第四实例
将描述第四实施例的第四实例。下文将仅描述与第一实例到第三实例的差异。
图30是根据第四实施例的第四实例的描绘提供于半导体存储器装置中的感测电路20及电流电路30的图解。
如图30所描绘，在第四实例中，电流电路30连接到全局位线GBL。更具体来说，全局位线GBL的第一端连接到全局线GL(多路复用器21a)。全局位线GBL的第二端连接到电流电路30。
在此情况下，参考电流Iref被设置为介于在存储器胞元MC处于高电阻状态时流动的电流的电流值与在存储器胞元MC处于低电阻状态时流动的电流的电流值中间的电流值。接着，当选定存储器胞元MC处于高电阻状态时，全局位线GBL及全局线GL的电压相对高。当选定存储器胞元MC处于低电阻状态时，全局位线GBL及全局线GL的电压相对低。另一方面，参考位线RBL及参考线RL的电压是固定的。感测电路20可通过比较全局线GL的电压与参考线RL的电压而从存储器胞元MC读取数据。
4.5本实施例的效应
本实施例中的电流电路30的连接位置可应用于第一到第三实施例。这允许产生与第一到第三实施例的效应类似的效应。
5.第五实施例
现在，将描述第五实施例。在第五实施例中，将描述选定位线群组SELB的布局的第四实例。将仅描述与第一到第四实施例的差异。
5.1第一实例
首先，将描述第五实施例的第一实例。
图31是根据第五实施例的第一实例的描绘提供于半导体存储器装置中的选定位线群组SELB的布局的示意图。图31中的实例说明参考位线RBL布置于虚设单元DU中的情况。然而，本发明并不限于此情形。举例来说，就像第一实施例的情况，参考位线RBL及全局位线GBL两者可布置于一个存储器单元MU中。
如图31所描绘，多个全局线GL及多个参考线RL在第一方向D1上延伸，且沿着第二方向D2交替地布置。更具体来说，连接到一个感测电路20的全局线GL及参考线RL形成一个群组。所述群组沿着第二方向D2重复地布置。举例来说，连接到一个感测电路20_0的全局线GL0及参考线RL0、连接到一个感测电路20_1的全局线GL1及参考线RL1沿着第二方向D2按顺序而布置。
全局线GL及参考线RL提供于同一层中且具有基本上相同的互连件形状。当对应于一个感测电路20的全局线GL及参考线RL彼此邻近而布置时，共模噪声很可能归因于电容性耦合而叠加于全局线GL及参考线RL上。感测电路20可将全局线GL及参考线RL上的噪声视为共模噪声。
5.2第二实例
现在，将描述第五实施例的第二实例。下文将仅描述与第一实例的差异。
图32是根据第五实施例的第二实例的描绘提供于半导体存储器装置中的选定位线群组SELB的布局的示意图。
如图32所描绘，在第二实例中，屏蔽线SLD在第二方向D2上布置于选定位线群组SELB的两个侧上，以便在第一方向D1上延伸，这类似于选定位线群组SELB。屏蔽线SLD用于例如屏蔽从提供于同一层中的另一互连件发射到选定位线群组SELB的噪声。举例来说，就像虚设位线DBL的情况，电压VUB(例如，接地电压VSS、电力供应电压VDD或另一固定电压)施加到屏蔽线SLD。
更具体来说，举例来说，屏蔽线SLD、全局线GL0、参考线RL0、全局线GL1、参考线RL1及屏蔽线SLD沿着第二方向D2按此顺序而布置。在此情况下，屏蔽线SLD提供于全局线GL及参考线RL被提供的同一层中。
5.3第三实例
现在，将描述第五实施例的第三实例。将仅描述与第一及第二实例的差异。
图33是根据第五实施例的第三实例的描绘提供于半导体存储器装置中的选定位线群组SELB的布局的示意图。
如图33所描绘，在第三实例中，屏蔽线SLD在第二方向D2上提供于选定位线群组SELB的两个侧上且提供于全局线GL与参考线RL之间。
5.4第四实例
现在，将描述第五实施例的第四实例。将仅描述与第一到第三实例的差异。
图34是根据第五实施例的第四实例的描绘提供于半导体存储器装置中的选定位线群组SELB的布局的示意图。
如图34所描绘，在第四实例中，全局线GL及参考线RL连接到一个感测电路20(20_0或20_1)作为群组。屏蔽件SLD在第二方向D2上布置于每一群组的两个侧上。
更具体来说，所述线沿着第二方向D2按以下顺序而布置：连接到感测电路20_0的屏蔽线SLD、全局线GL0及参考线RL0；连接到感测电路20_1的屏蔽线SLD、全局线GL1及参考线RL1；及屏蔽线SLD。
5.5本实施例的效应
本实施例中的选定位线群组SELB的布置可应用于第一到第四实施例。这允许产生与第一到第四实施例的效应类似的效应。
此外，可如本实施例的第二到第四实例中所描绘那样提供屏蔽线SLD。这使能够缩减归因于与另一互连件的电容性耦合而发射到选定位线群组SELB的噪声。因此，感测电路20中的可能错误感测会缩减，从而允许增强半导体存储器装置的可靠性。
6.第六实施例
现在，将描述第六实施例。在第六实施例中，将描述不同于第一实施例中的配置的电流电路30的配置的两个实例。将仅描述与第一到第五实施例的差异。
6.1第一实例
首先，将描述第六实施例的第一实例。在第一实例中，丢弃针对第一实施例的图11所描绘的电流镜电路，且使用电阻元件来控制电流。
图35是根据第六实施例的第一实例的提供于半导体存储器装置中的电流电路30的电路图。
如图35所描绘，在第一实例中，电流电路30包含电阻元件RE。举例来说，电阻元件RE可为含有多晶硅(poly-Si)的电阻元件。电阻元件RE的第一端连接到例如参考线RL，且在读取操作期间，读取电压VRD施加到电阻元件RE的第一端。电阻元件RE的第二端接地。参考电流Iref的电流值是根据读取电压VRD及电阻元件RE的电阻值予以确定。电阻元件RE可为可变电阻元件，其中其电阻值可根据需要而切换。
6.2第二实例
现在，将描述第六实施例的第二实例。在第二实例中，将描述针对第一实施例的图11所描绘的多个电流镜电路经并联提供以便使能够调整参考电流Iref的电流值的情况。
图36是根据第六实施例的第二实例的提供于半导体存储器装置中的电流电路30的电路图。在图36中的实例中，将作为实例而描述三个电流镜电路被并联布置的情况。然而，可任选地设置电流镜电路的数目。
如图36所描绘，电流电路30包含N沟道晶体管QN30到QN39。晶体管QN30到QN32使相应漏极连接在一起，使得例如漏极电流Ib从BGR电路(附图中未描绘)供应到所述一组漏极。FUSE数据输入到晶体管QN30到QN32的栅极。FUSE数据是装运检验期间基于半导体存储器装置的每一类型的制造变化而预设的数据。晶体管QN30到QN32的源极全都连接到QN34到QN36的漏极及源极以及晶体管QN33的栅极。晶体管QN34到QN36的源极接地。晶体管QN33的漏极连接到例如参考线RL，且晶体管QN33的源极接地。即，晶体管QN34到QN36与晶体管QN33形成电流镜。晶体管QN37到QN39是紧接于电流镜电路而布置的保留晶体管。
举例来说，晶体管QN30到QN32被确定为根据FUSE数据而接通/关断。因此，确定漏极电流Ib与参考电流Iref之间的电流比。举例来说，晶体管QN33到QN36被假定为具有基本上相同的晶体管尺寸及基本上相同的晶体管特性。如果晶体管QN30到QN32中的任一者处于接通状态，那么漏极电流Ib与参考电流Iref彼此近似相等。此外，举例来说，如果晶体管QN30到QN32处于接通状态，那么参考电流Iref与漏极电流Ib使得Iref＝3Ib。另外，举例来说，晶体管QN34到QN36的尺寸可彼此不同，且可根据晶体管尺寸来确定电流Ib与参考电流Iref之间的电流比。
已描述了参考电流Iref的电流值是基于FUSE数据予以控制的情况。然而，可基于另一信号来执行所述控制。举例来说，具有来自具有温度特性的BGR电路的温度信息的数字信号可输入到晶体管QN30到QN32的栅极。在此情况下，参考电流Iref是根据操作温度的波动予以控制。
6.3本实施例的效应
本实施例中的电流电路30可应用于第一到第五实施例。这允许产生与第一到第五实施例的效应类似的效应。
7修改
根据上述实施例的半导体存储器装置包含：第一绝缘层(图6处的101)，其提供于半导体衬底(图6处的100)上方；全局位线(图6处的102)，其提供于第一绝缘层上且在平行于半导体衬底的第一方向上延伸；参考位线(图7处的116)，其提供于第一绝缘层上且在第一方向上延伸；第二绝缘层(图7处的104)，其提供于全局位线及参考位线上；选择栅极线(图7处的105)，其提供于第二绝缘层上且在平行于半导体衬底且不同于第一方向的第二方向上延伸；第一晶体管(图6处的QT)，其提供于全局位线上，第一晶体管的第一端耦合到全局位线，第一晶体管的栅极耦合到选择栅极线；局部位线(图6处的114)，其耦合到第一晶体管的第二端且在垂直于半导体衬底的第三方向上延伸；第一及第二存储器胞元(图6处的MC)，其堆叠于半导体衬底上方且耦合到局部位线；及感测放大器(图2处的20)，其包含耦合到全局位线的第一输入端子及耦合到参考位线的第二输入端子；感测放大器能够从第一及第二存储器胞元读取数据。全局位线及参考位线经由第二绝缘层而与选择栅极线三维相交。
应用上述实施例会允许提供允许增强可靠性的半导体存储器装置。所述实施例并不限于上述形式，且可被不同地修改。
此外，第一到第六实施例可在任何可能的情况下组合在一起。
此外，在上述实施例中，已通过引例将ReRAM(电阻式随机存取存储器)描述为半导体存储器装置。然而，本发明并不限于此情形。举例来说，本发明适用于通常具有利用电阻变化来存储数据的元件的半导体存储器装置，例如使用磁隧道结(MTJ)元件的MRAM以及PCRAM(相变随机存取存储器)。本发明还适用于具有可基于起因于电流或电压的施加的电阻变化来存储数据或通过将起因于电阻变化的电阻差转换成电流或电压差来读取所存储的数据的元件的半导体存储器装置，而无论是易失性存储器还是非易失性存储器。
此外，如上述实施例中所使用的表述“近似或基本上相同”未必是指紧密匹配，而是只要可产生上述实施例的效应就允许一定程度的误差。举例来说，本发明允许互连件形状(高度或宽度)、互连件间距离、互连件间电容、晶体管尺寸或晶体管特性的变化作为误差，这种变化是起因于制造变化。
虽然已描述了某些实施例，但这些实施例仅已作为实例而呈现，且并不意图限制本发明的范围。事实上，本文中所描述的新型方法及系统可以多种其它形式予以体现；此外，可在不脱离本发明的精神的情况下对本文中所描述的方法及系统的形式进行各种省略、取代及改变。所附权利要求书及其等效物意图覆盖如将落于本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
第一绝缘层，其提供于半导体衬底上方；
全局位线，其提供于所述第一绝缘层上且在平行于所述半导体衬底的第一方向上延伸；
参考位线，其提供于所述第一绝缘层上且在所述第一方向上延伸；
第二绝缘层，其提供于所述全局位线及所述参考位线上；
选定栅极线，其提供于所述第二绝缘层上且在平行于所述半导体衬底且不同于所述第一方向的第二方向上延伸；
第一晶体管，其提供于所述全局位线上，所述第一晶体管的第一端耦合到所述全局位线，所述第一晶体管的栅极耦合到所述选择栅极线；
局部位线，其耦合到所述第一晶体管的第二端且在垂直于所述半导体衬底的第三方向上延伸；
第一及第二存储器胞元，其堆叠于所述半导体衬底上方且耦合到所述局部位线；
及
感测放大器，其包含耦合到所述全局位线的第一输入端子及耦合到所述参考位线的第二输入端子，所述感测放大器能够从所述第一及第二存储器胞元读取数据，
其中所述全局位线及所述参考位线经由所述第二绝缘层而与所述选择栅极线三维相交。
2.根据权利要求1所述的半导体存储器装置，其中所述全局位线与所述参考位线具有近似相同宽度。
3.根据权利要求1所述的半导体存储器装置，其中所述全局位线与所述选择栅极线之间的距离和所述参考位线与所述选择栅极线之间的距离近似相同。
4.根据权利要求1所述的半导体存储器装置，其中所述全局位线与所述参考位线具有近似相同高度。
5.根据权利要求1所述的半导体存储器装置，其中从所述全局位线与所述选择栅极线彼此三维相交的位置到所述感测放大器的所述第一输入端子的线长度和从所述参考位线与所述选择栅极线彼此三维相交的位置到所述感测放大器的所述第二输入端子的线长度近似相同。
6.根据权利要求1所述的半导体存储器装置，其进一步包括虚设位线，所述虚设位线提供于所述第二绝缘层上邻近于所述参考位线且在所述第一方向上延伸。
7.根据权利要求1所述的半导体存储器装置，其进一步包括第二晶体管，所述第二晶体管提供于所述参考位线上，所述第二晶体管的第一端耦合到所述参考位线，所述第二晶体管的第二端被电去耦，所述第二晶体管的栅极耦合到所述选择栅极线。
8.根据权利要求1所述的半导体存储器装置，其进一步包括：
字线，其耦合到所述第一存储器胞元；
第二晶体管，所述第二晶体管的第一端耦合到所述字线；及
全局字线，其提供于所述全局位线及所述参考位线下方且耦合到所述第二晶体管的栅极，所述全局字线在所述第二方向上延伸，
其中所述全局位线与所述全局字线之间的距离和所述参考位线与所述全局字线之间的距离近似相同。
9.根据权利要求1所述的半导体存储器装置，其中所述感测放大器具有用于消除输入参考偏移的功能。
10.根据权利要求1所述的半导体存储器装置，其中所述感测放大器包含差分输入类型的差分放大器。
11.根据权利要求1所述的半导体存储器装置，其中所述第一晶体管是垂直薄膜晶体管TFT。
12.根据权利要求1所述的半导体存储器装置，其中所述第一及第二存储器胞元包含电阻式随机存取存储器元件。
13.一种半导体存储器装置，其包括：
第一绝缘层，其提供于半导体衬底上方；
第一及第二全局位线，其提供于所述第一绝缘层上且在平行于所述半导体衬底的第一方向上延伸；
参考位线，其提供于所述第一绝缘层上且在所述第一方向上延伸；
第二绝缘层，其提供于所述第一及第二全局位线及所述参考位线上；
第一及第二选择栅极线，其提供于所述第二绝缘层上且在平行于所述半导体衬底且不同于所述第一方向的第二方向上延伸；
第一晶体管，其提供于所述第一全局位线上，所述第一晶体管的第一端耦合到所述第一全局位线，所述第一晶体管的栅极耦合到所述第一选择栅极线；
第二晶体管，其提供于所述第二全局位线上，所述第二晶体管的第一端耦合到所述第二全局位线，所述第二晶体管的栅极耦合到所述第二选择栅极线；
第一及第二局部位线，其分别耦合到所述第一及第二晶体管的第二端，且在垂直于所述半导体衬底的第三方向上延伸；
第一及第二存储器胞元，其堆叠于所述半导体衬底上方且耦合到所述第一局部位线；
第三及第四存储器胞元，其堆叠于所述半导体衬底上方且耦合到所述第二局部位线；
选择器，其耦合到所述第一及第二选择栅极线且能够选择所述第一及第二选择栅极线中的一者；及
感测放大器，其包含耦合到所述第一全局位线的第一输入端子及耦合到所述参考位线的第二输入端子，所述感测放大器能够从所述第一及第二存储器胞元读取数据，
其中所述第一全局位线经由所述第二绝缘层而与所述第一选择栅极线三维相交，且所述第二全局位线及所述参考位线经由所述第二绝缘层而与所述第二选择栅极线三维相交。
14.根据权利要求13所述的半导体存储器装置，其中所述第一全局位线与所述参考位线具有近似相同宽度。
15.根据权利要求13所述的半导体存储器装置，其中所述第一全局位线与所述第一选择栅极线之间的距离和所述参考位线与所述第二选择栅极线之间的距离近似相同。
16.根据权利要求13所述的半导体存储器装置，其中所述第一全局位线与所述参考位线具有近似相同高度，且所述第一选择栅极线与所述第二选择栅极线具有近似相同高度。
17.根据权利要求13所述的半导体存储器装置，其中从所述第一全局位线与所述第一选择栅极线彼此三维相交的位置到所述感测放大器的所述第一输入端子的线长度和从所述参考位线与所述第二选择栅极线彼此三维相交的位置到所述感测放大器的所述第二输入端子的线长度近似相同。
18.根据权利要求13所述的半导体存储器装置，其进一步包括第三晶体管，所述第三晶体管提供于所述参考位线上，所述第三晶体管的第一端耦合到所述参考位线，所述第三晶体管的第二端被电去耦，所述第三晶体管的栅极耦合到所述第二选择栅极线。
19.根据权利要求13所述的半导体存储器装置，其中所述第一及第二晶体管是垂直薄膜晶体管TFT。
20.根据权利要求13所述的半导体存储器装置，其中所述第一到第四存储器胞元包含电阻式随机存取存储器元件。
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