CN111724843B - 非易失性存储装置 - Google Patents

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Abstract

非易失性存储装置具备：具有第1线宽和第1线厚的第1和第2字线；具有第2线宽和第2线厚的第1和第2位线；分别包括阻变存储元件的多个存储单元；含具有第2线宽和第2线厚的第1全局字线部分的全局字线；含具有第1线宽和第1线厚的第1全局位线部分的全局位线；第1和第2字线选择电路；第1和第2位线选择电路；字线驱动器及位线驱动器，第1全局字线部分含输入来自字线驱动器的信号的第1端部，第1全局位线部分含输入来自位线驱动器的信号的第2端部，第1字线比第2字线靠近第1端部，第2字线比第1字线靠近第2端部，第1位线比第2位线靠近第1端部，第2位线比第1位线靠近第2端部。由此能对所选的存储单元施加与其位置无关的电压。

Description

非易失性存储装置
本申请享受以日本专利申请2019-053816号(申请日：2019年3月20日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及非易失性存储装置。
背景技术
提出了在多条字线与多条位线之间连接有多个存储单元(memory cell)的非易失性存储装置，所述多个存储单元各自包括阻变存储元件。在上述的非易失性存储装置中，优选在对所选择的存储单元进行写入或者读取时，向所选择的存储单元施加与存储单元位置无关的(不取决于存储单元位置的)电压。
然而，以往，未必能说是对所选择的存储单元施加了与存储单元位置无关的电压。
发明内容
本发明所要解决的问题在于，提供一种能够将与存储单元位置无关的电压施加于所选择的存储单元的非易失性存储装置。
实施方式涉及的非易失性存储装置具备：第1字线，沿第1方向延伸；第2字线，沿所述第1方向延伸；第1位线，沿与所述第1方向交叉的第2方向延伸；第2位线，沿所述第2方向延伸；多个存储单元，分别连接在所述第1字线与所述第1位线之间、所述第1字线与所述第2位线之间、所述第2字线与所述第1位线之间、和所述第2字线与所述第2位线之间，各自包括阻变存储元件；全局字线，沿所述第2方向延伸；全局位线，沿所述第1方向延伸；第1字线选择电路，连接在所述第1字线与所述全局字线之间；第2字线选择电路，连接在所述第2字线与所述全局字线之间；第1位线选择电路，连接在所述第1位线与所述全局位线之间；第2位线选择电路，连接在所述第2位线与所述全局位线之间；字线驱动器，与所述全局字线连接，对由所述第1字线选择电路所选择的所述第1字线和由所述第2字线选择电路所选择的所述第2字线供给第1信号；以及位线驱动器，与所述全局位线连接，对由所述第1位线选择电路所选择的所述第1位线和由所述第2位线选择电路所选择的所述第2位线供给第2信号，所述第1字线和所述第2字线均具有第1线宽和第1线厚，所述第1位线和所述第2位线均具有第2线宽和第2线厚，所述全局字线包含具有所述第2线宽和所述第2线厚的第1全局字线部分，所述全局位线包含具有所述第1线宽和所述第1线厚的第1全局位线部分，所述第1全局字线部分具有第1端部，来自所述字线驱动器的信号输入到所述第1端部，所述第1全局位线部分具有第2端部，来自所述位线驱动器的信号输入到所述第2端部，所述第1字线比所述第2字线靠近所述第1端部，所述第2字线比所述第1字线靠近所述第2端部，所述第1位线比所述第2位线靠近所述第1端部，所述第2位线比所述第1位线靠近所述第2端部。
附图说明
图1是示意性地表示实施方式涉及的非易失性存储装置的构成的说明图。
图2是示意性地表示实施方式涉及的非易失性存储装置的构成的剖视图。
图3是示意性地表示实施方式涉及的非易失性存储装置的构成的剖视图。
图4是示意性地表示实施方式涉及的非易失性存储装置的第1变更例的构成的说明图。
图5是示意性地表示实施方式涉及的非易失性存储装置的第2变更例的构成的说明图。
图6是示意性地表示实施方式涉及的非易失性存储装置的第3变更例的构成的说明图。
图7是示意性地表示实施方式涉及的非易失性存储装置的第4变更例的构成的说明图。
图8是示意性地表示实施方式涉及的非易失性存储装置的第5变更例的构成的说明图。
图9是示意性地表示实施方式涉及的非易失性存储装置的第6变更例的构成的说明图。
图10是示意性地表示实施方式涉及的非易失性存储装置的第7变更例的构成的说明图。
图11是示意性地表示实施方式涉及的非易失性存储装置的第8变更例的构成的说明图。
标号说明
WL字线；BL位线；MC存储单元；GWL全局字线；GWL1第1全局字线部分；GWL2第2全局字线部分；GWLA、GWLB、GWLC、GWLD子线部分；GBL全局位线；GBL1第1全局位线部分；GBL2第2全局位线部分；GBLA、GBLB、GBLC、GBLD子线部分；WST字线选择晶体管(字线选择电路)；WSST字线子选择晶体管(字线子选择电路)；BST位线选择晶体管(位线选择电路)；BSST位线子选择晶体管(位线子选择电路)；WLD字线驱动器；BLD位线驱动器；EP1第1端部；EP2第2端部。
具体实施方式
以下，参照附图来说明实施方式。图1是示意性地表示实施方式涉及的非易失性存储装置的构成的说明图。图2是示意性地表示实施方式涉及的非易失性存储装置的构成的剖视图(沿着字线方向的剖视图)。图3是示意性地表示实施方式涉及的非易失性存储装置的构成的剖视图(沿着位线方向的剖视图)。
本实施方式涉及的非易失性存储装置具备：多条字线WL(WL0～WL3)、多条位线BL(BL0～BL3)、多个存储单元MC、全局字线GWL、全局位线GBL、多个字线选择晶体管(字线选择电路)WST、多个位线选择晶体管(位线选择电路)BST、字线驱动器WLD以及位线驱动器BLD。
字线WL沿第1方向延伸，位线BL沿与第1方向垂直的第2方向延伸，并与字线WL交叉。存储单元MC连接在字线WL与位线BL之间，且如图2以及图3所示那样，包括阻变存储元件RE以及与阻变存储元件RE串联连接的选择元件SE。阻变存储元件RE以及选择元件SE层叠在字线WL与位线BL之间。
阻变存储元件RE具有高阻态和低阻态，根据写电压(或者写电流)，选择性地设定为高阻态和低阻态中的一方，所述低阻态具有比所述高阻态低的电阻。即，阻变存储元件RE能够根据阻态来存储二值信息。阻变存储元件RE例如能够使用PCM(phase change memory，相变存储器)元件和/或iPCM(interfacial phase change memory，界面相变存储器)。
选择元件SE例如能够使用具有非线性的电压-电流特性的双端子选择元件。即，选择元件SE能够使用如在施加于双端子选择元件的电压比阈值大的情况下成为导通(ON)状态、在施加于双端子选择元件的电压比阈值小的情况下成为截止(OFF)状态这样的双端子选择元件。
全局字线GWL沿第2方向(位线BL的延伸方向)延伸，全局位线GBL沿第1方向(字线WL的延伸方向)延伸。即，全局字线GWL与位线BL平行，全局位线GBL与字线WL平行。此外，在本实施方式中，全局字线GWL整体与后述的第1全局字线部分GWL1相对应。另外，在本实施方式中，全局位线GBL整体与后述的第1全局位线部分GBL1相对应。
字线选择晶体管WST作为字线选择电路而发挥其功能，各字线选择晶体管WST连接在对应的字线WL与全局字线GWL之间。如图2所示，字线选择晶体管WST设置在半导体基板SUB的表面区域内，源和漏中的一方端子经由布线(插头等)与字线WL连接，源和漏中的另一方端子经由布线(插头等)与全局字线GWL连接。另外，对于字线选择晶体管WST的栅，输入用于选择字线选择晶体管WST(使之为导通状态)的控制信号。
位线选择晶体管BST作为位线选择电路而发挥其功能，各位线选择晶体管BST连接在对应的位线BL与全局位线GBL之间。如图3所示，位线选择晶体管BST设置在半导体基板SUB的表面区域内，源和漏中的一方端子经由布线(插头等)与位线BL连接，源和漏中的另一方端子经由布线(插头等)与全局位线GBL连接。另外，对于位线选择晶体管BST的栅，输入用于选择位线选择晶体管BST(使之为导通状态)的控制信号。
字线驱动器WLD连接于全局字线GWL，将选择字线信号供给到由字线选择晶体管WST选择的字线WL。位线驱动器BLD连接于全局位线GBL，将选择位线信号供给到由位线选择晶体管BST选择的位线BL。
在上述的非易失性存储装置中，在选择期望的存储单元MC并对所选择的期望的存储单元MC进行写入或者读取的情况下，选择经由字线WL连接于期望的存储单元MC的字线选择晶体管WST(使之为导通状态)，并选择经由位线BL连接于期望的存储单元MC的位线选择晶体管BST(使之为导通状态)。而且，从字线驱动器WLD经由全局字线GWL、所选择的字线选择晶体管WST以及所选择的字线WL，向所选择的期望的存储单元MC供给选择字线信号(例如，选择电压“+VSEL”)。同样地，从位线驱动器BLD经由全局位线GBL、所选择的位线选择晶体管BST以及所选择的位线BL，向所选择的期望的存储单元MC供给选择位线信号(例如，选择电压“-VSEL”)。
在本实施方式中，全局字线GWL具有与位线BL的线宽及线厚相同的线宽及线厚。另外，全局字线GWL与位线BL由同一材料形成。因此，全局字线GWL的每单位长度的电阻及位线BL的每单位长度的电阻相同。另外，如图2所示，全局字线GWL及位线BL设置在同一层内，由同一制造工序形成。
另外，在本实施方式中，全局位线GBL具有与字线WL的线宽及线厚相同的线宽及线厚。另外，全局位线GBL与字线WL由同一材料形成。因此，全局位线GBL的每单位长度的电阻及字线WL的每单位长度的电阻相同。另外，如图3所示，全局位线GBL及字线WL设置在同一层内，由同一制造工序形成。
另外，在本实施方式中，全局字线GWL的端部(输入来自字线驱动器WLD的信号的第1端部EP1)与全局位线GBL的端部(输入来自位线驱动器BLD的信号的第2端部EP2)设置在排列有存储单元MC的存储单元区域的对角位置。
若进一步概括，则离第1端部EP1最近的字线(字线WL0)是离第2端部EP2最远的字线，离第1端部EP1最远的字线(字线WL3)是离第2端部EP2最近的字线。同样地，离第2端部EP2最近的位线(位线BL3)是离第1端部EP1最远的位线，离第2端部EP2最远的位线(位线BL0)是离第1端部EP1最近的位线。
在本实施方式中，根据如上所述的构成，能够在对所选择的存储单元MC进行写入或者读取时将与存储单元位置无关的电压施加于所选择的存储单元MC。以下，加以说明。由图1可知，不论所选择的存储单元MC的位置在哪，从第1端部EP1经由所选择的存储单元MC到达第2端部EP2的电流路径的路径长度都相同。然而，在通常的非易失性存储装置中，一般而言，全局字线GWL及全局位线GBL比字线WL及位线BL粗。即，全局字线GWL的每单位长度的电阻以及全局位线GBL的每单位长度的电阻比字线WL的每单位长度的电阻以及位线BL的每单位长度的电阻低。因此，从第1端部EP1到第2端部EP2的电流路径的电阻值会根据所选择的存储单元MC的位置而产生差异。
即，电流路径中的、全局字线GWL的路径部分长，则位线BL的路径部分变短；全局字线GWL的路径部分短，则位线BL的路径部分变长。同样地，电流路径中的、全局位线GBL的路径部分长，则字线WL的路径部分变短；全局位线GBL的路径部分短，则字线WL的路径部分变长。各路径部分的长度由所选择的存储单元MC的位置来决定。
因此，虽然不论所选择的存储单元MC的位置在哪，从第1端部EP1到第2端部EP2的电流路径的路径长度都相同，但在通常的非易失性存储装置中，从第1端部EP1到第2端部EP2的电流路径的电阻值会根据所选择的存储单元MC的位置而产生差异。其结果，由于全局字线GWL、字线WL、位线BL以及全局位线GBL的各路径部分处的电压降(drop)，施加于所选择的存储单元MC的电压会产生差异。
在本实施方式中，能够使全局字线GWL的每单位长度的电阻值与位线BL的每单位长度的电阻值相同，且能够使全局位线GBL的每单位长度的电阻值与字线WL的每单位长度的电阻值相同，因此能够使得不论所选择的存储单元MC的位置在哪，从第1端部EP1到第2端部EP2的电流路径的布线部分的电阻值都相等。即，在本实施方式中，能够使将从第1端部EP1经由所选择的存储单元MC到达第2端部EP2的电流路径的总电阻值减去所选择的存储单元MC的电阻值而得到的电阻值在选择了任意的存储单元MC的情况下实质上都相同。其结果，能够防止如上所述的问题，能够使施加于所选择的存储单元MC的电压不论存储单元位置在哪都相等。因此，能够对所选择的存储单元MC执行适当的写入以及读取工作。
另外，在本实施方式中，通过将全局字线GWL与位线BL设置在同一层内，能够使全局字线GWL及位线BL的制造工序共通化。同样地，通过将全局位线GBL与字线WL设置在同一层内，能够使全局位线GBL及字线WL的制造工序共通化。因此，能够容易地形成具有如上所述的特性的非易失性存储装置。
接着，对本实施方式的各种变更例进行说明。图4是示意性地表示本实施方式涉及的非易失性存储装置的第1变更例的构成的说明图。此外，基本的事项与上述的实施方式是同样的，因此省略对在上述的实施方式中说明了的事项的说明。
在上述的实施方式中，全局字线GWL由沿与位线BL的延伸方向平行的方向延伸的单个的线部分构成，全局位线GBL由沿与字线WL的延伸方向平行的方向延伸的单个的线部分构成。在本变更例中，全局字线GWL由沿与位线BL的延伸方向平行的方向延伸的多个子线部分(在图4的例子中为两根子线部分GWLA和GWLB)构成，全局位线GBL由沿与字线WL的延伸方向平行的方向延伸的多个子线部分(在图4的例子中为两根子线部分GBLA和GBLB)构成。对于子线部分GWLA和GWLB，交替地连接有字线选择晶体管WST，对于子线部分GBLA和GBLB，交替地连接有位线选择晶体管BST。记述成了上述的多个子线部分的部分既可以是相互电分离的布线，也可以将它们分别进行驱动。例如，也可以根据所选择的地址，仅驱动连接于选择出的字线的子线部分。
在本变更例中，也与上述的实施方式同样地，能够使全局字线GWL的子线部分GWLA和GWLB各自的每单位长度的电阻值与位线BL的每单位长度的电阻值相同，且能够使全局位线GBL的子线部分GBLA和GBLB各自的每单位长度的电阻值与字线WL的每单位长度的电阻值相同，能够获得与上述实施方式同样的效果。
此外，虽然附图中在从子线部分GWLA到字线选择晶体管WST的路径与从子线部分GWLB到字线选择晶体管WST的路径之间存在少许的路径差，但实质上几乎没有影响。同样地，虽然附图中在从子线部分GBLA到位线选择晶体管BST的路径与从子线部分GBLB到位线选择晶体管BST的路径之间存在少许的路径差，但实质上几乎没有影响。
另外，在本变更例中，全局字线GWL由多个子线部分(子线部分GWLA和GWLB)构成，全局位线GBL由多个子线部分(子线部分GBLA和GBLB)构成。因此，能够根据所选择的存储单元MC使电流路径分散，能够使全局字线GWL以及全局位线GBL的可靠性提高。
图5是示意性地表示本实施方式涉及的非易失性存储装置的第2变更例的构成的说明图。此外，基本的事项与上述的实施方式以及第1变更例是同样的，因此省略对在上述的实施方式以及第1变更例中说明了的事项的说明。本变更例也与上述的第1变更例同样地，全局字线GWL由沿与位线BL的延伸方向平行的方向延伸的多个子线部分(在图5的例子中为两根子线部分GWLA和GWLB)构成，全局位线GBL由沿与字线WL的延伸方向平行的方向延伸的多个子线部分(在图5的例子中为两根子线部分GBLA和GBLB)构成。对于子线部分GWLA和GWLB，交替地连接有字线选择晶体管WST，对于子线部分GBLA和GBLB，交替地连接有位线选择晶体管BST。
在本变更例中，全局字线GWL包含有：具有与位线BL的线宽及线厚相同的线宽及线厚的第1全局字线部分GWL1、和具有比第1全局字线部分GWL1大的线宽的第2全局字线部分GWL2。即，在上述的实施方式以及第1变更例中，全局字线GWL整体与第1全局字线部分GWL1相对应，但在本变更例中，全局字线GWL包含有第1全局字线部分GWL1以及第2全局字线部分GWL2。第2全局字线部分GWL2的每单位长度的电阻足够小于第1全局字线部分GWL1的每单位长度的电阻。因此，全局字线GWL的电阻值实质上由第1全局字线部分GWL1的电阻值规定。
如上所述，第1全局字线部分GWL1具有与位线BL的线宽及线厚相同的线宽及线厚。另外，第1全局字线部分GWL1具有与在上述的实施方式中所述的全局字线GWL基本同样的特征。即，第1全局字线部分GWL1与位线BL由同一材料形成，第1全局字线部分GWL1的每单位长度的电阻以及位线BL的每单位长度的电阻相同。另外，与图2中示出的构造同样地，第1全局字线部分GWL1以及位线BL设置在同一层内，由同一制造工序形成。
另外，在本变更例中，全局位线GBL包含有：具有与字线WL的线宽及线厚相同的线宽及线厚的第1全局位线部分GBL1、和具有比第1全局位线部分GBL1大的线宽的第2全局位线部分GBL2。即，在上述的实施方式以及第1变更例中，全局位线GBL整体与第1全局位线部分GBL1相对应，但在本变更例中，全局位线GBL包含有第1全局位线部分GBL1以及第2全局位线部分GBL2。第2全局位线部分GBL2的每单位长度的电阻足够小于第1全局位线部分GBL1的每单位长度的电阻。因此，全局位线GBL的电阻值实质上由第1全局位线部分GBL1的电阻值规定。
如上所述，第1全局位线部分GBL1具有与字线WL的线宽及线厚相同的线宽及线厚。另外，第1全局位线部分GBL1具有与在上述的实施方式中所述的全局位线GBL基本同样的特征。即，第1全局位线部分GBL1与字线WL由同一材料形成，第1全局位线部分GBL1的每单位长度的电阻以及字线WL的每单位长度的电阻相同。另外，与图3中示出的构造同样地，第1全局位线部分GBL1以及字线WL设置在同一层内，由同一制造工序形成。
另外，在本变更例中，第1全局字线部分GWL1与第2全局字线部分GWL2的连接部分对应于第1端部EP1(输入来自字线驱动器WLD的信号的第1全局字线部分GWL1的端部)，第1全局位线部分GBL1与第2全局位线部分GBL2的连接部分对应于第2端部EP2(输入来自位线驱动器BLD的信号的第1全局位线部分GBL1的端部)。而且，第1端部EP1与第2端部EP2设置在排列有存储单元MC的存储单元区域的对角位置。
若进一步概括，则离第1端部EP1最近的字线(字线WL0)是离第2端部EP2最远的字线，离第1端部EP1最远的字线(字线WL3)是离第2端部EP2最近的字线。同样地，离第2端部EP2最近的位线(位线BL3)是离第1端部EP1最远的位线，离第2端部EP2最远的位线(位线BL0)是离第1端部EP1最近的位线。
如上所述，在本变更例中，第1全局字线部分GWL1具有与在上述的实施方式中所述的全局字线GWL基本同样的特征，第1全局位线部分GBL1具有与在上述的实施方式中所述的全局位线GBL基本同样的特征。因此，在本变更例中，也与上述的实施方式同样地，能够使第1全局字线部分GWL1的每单位长度的电阻值与位线BL的每单位长度的电阻值相同，且能够使第1全局位线部分GBL1的每单位长度的电阻值与字线WL的每单位长度的电阻值相同，能够获得与上述实施方式同样的效果。
另外，在本变更例中，也与第1变更例同样地，全局字线GWL包含有多个子线部分(子线部分GWLA和GWLB)，全局位线GBL包含有多个子线部分(子线部分GBLA和GBLB)。因此，能够根据所选择的存储单元MC使电流路径分散，能够使全局字线GWL以及全局位线GBL的可靠性提高。
图6、图7以及图8分别是示意性地表示本实施方式涉及的非易失性存储装置的第3、第4以及第5变更例的构成的说明图。此外，基本的事项与上述的实施方式、第1变更例以及第2变更例是同样的，因此省略对在上述的实施方式、第1变更例以及第2变更例中说明了的事项的说明。
第3、第4以及第5变更例也具有与上述的第2变更例同样的基本构成。但是，在第3、第4以及第5变更例中，字线驱动器WLD与位线驱动器BLD没有设置在存储单元区域的对角位置。然而，在第3、第4以及第5变更例中，也与第2变更例同样地，第1全局字线部分GWL1的第1端部EP1与第1全局位线部分GBL1的第2端部EP2设置在存储单元区域的对角位置。因此，在第3、第4以及第5变更例中，也能够获得与上述的实施方式、第1变更例以及第2变更例中所述的效果同样的效果。
图9是示意性地表示本实施方式涉及的非易失性存储装置的第6变更例的构成的说明图。此外，基本的事项与上述的实施方式、第1变更例以及第2变更例是同样的，因此省略对在上述的实施方式、第1变更例以及第2变更例中说明了的事项的说明。
本变更例也具有与上述的第2变更例同样的基本构成。但是，在本变更例中，分别对应于字线WL0、WL1、WL2和WL3而设置有全局字线GWL的子线部分GWLA、GWLB、GWLC和GWLD，分别对应于位线BL0、BL1、BL2和BL3而设置有全局位线GBL的子线部分GBLA、GBLB、GBLC和GBLD。
在本变更例中，也能够获得与上述的实施方式、第1变更例以及第2变更例中所述的效果同样的效果。
图10是示意性地表示本实施方式涉及的非易失性存储装置的第7变更例的构成的说明图。此外，基本的事项与上述的实施方式、第1变更例以及第2变更例是同样的，因此省略对在上述的实施方式、第1变更例以及第2变更例中说明了的事项的说明。
在本变更例中，设置有多个字线子选择晶体管(字线子选择电路)WSST以及多个位线子选择晶体管(位线子选择电路)BSST。字线子选择晶体管WSST连接在全局字线GWL与在全局字线GWL的延伸方向上连续设置的两个以上的字线选择晶体管(字线选择电路)WST之间。位线子选择晶体管(位线子选择电路)BSST连接在全局位线GBL与在全局位线GBL的延伸方向上连续设置的两个以上的位线选择晶体管(位线选择电路)BST之间。
如图10所示，当在与第1字线选择晶体管WST1和第2字线选择晶体管WST2的中间点对应的位置配置了字线子选择晶体管WSST的情况下，在从第1端部EP1经由第1字线选择晶体管WST1到第2端部EP2的路径、与从第1端部EP1经由第2字线选择晶体管WST2到第2端部EP2的路径之间，将会产生与在位线BL方向上相邻的存储单元MC之间的位线部分的长度对应的路径差ΔRbl。
同样地，当在与第1位线选择晶体管BST1和第2位线选择晶体管BST2的中间点对应的位置配置了位线子选择晶体管BSST的情况下，在从第2端部EP2经由第1位线选择晶体管BST1到第1端部EP1的路径、与从第2端部EP2经由第2位线选择晶体管BST2到第1端部EP1的路径之间，将会产生与在字线WL方向上相邻的存储单元MC之间的字线部分的长度对应的路径差ΔRwl。
然而，由于相邻的存储单元MC间的距离短，因而由路径差ΔRbl引起的电压降差以及由路径差ΔRwl引起的电压降差均不大。因此，在如本变更例这样设置了字线子选择晶体管WSST以及位线子选择晶体管BSST的情况下，也能够获得与上述的实施方式、第1变更例以及第2变更例中所述的效果同样的效果。
图11是示意性地表示本实施方式涉及的非易失性存储装置的第8变更例的构成的说明图。此外，基本的事项与上述的实施方式、第1变更例、第2变更例以及第7变更例是同样的，因此省略对在上述的实施方式、第1变更例、第2变更例以及第7变更例中说明了的事项的说明。
在本变更例中，也与上述的第7变更例同样地，设置有多个字线子选择晶体管(字线子选择电路)WSST以及多个位线子选择晶体管(位线子选择电路)BSST。但是，在本变更例中，为了使得不产生上述的第7变更例中示出的路径差ΔRbl以及ΔRwl的问题，字线子选择晶体管WSST以及位线子选择晶体管BSST的位置不同于第7变更例。
在以下说明中，将离第1字线选择晶体管(第1字线选择电路)WST1最近的存储单元设为第1存储单元MC1A，将离第2字线选择晶体管(第2字线选择电路)WST2最近的存储单元设为第2存储单元MC2A。另外，将字线子选择晶体管(字线子选择电路)WSST与第1字线选择晶体管WST1之间的路径设为第1路径P1A，将字线子选择晶体管WSST与第2字线选择晶体管WST2之间的路径设为第2路径P2A。
在本变更例中，第2路径P2A比第1路径P1A长，第2路径P2A与第1路径P1A的路径差ΔRbl对应于第1存储单元MC1A与第2存储单元MC2A之间的位线部分的长度。另外，第2路径P2A的产生上述路径差ΔRbl的路径部分是与位线BL平行的部分，并且具有与位线BL的线宽及线厚相同的线宽及线厚。
另外，与上述同样地，将离第1位线选择晶体管(第1位线选择电路)BST1最近的存储单元设为第1存储单元MC1B，将离第2位线选择晶体管(第2位线选择电路)BST2最近的存储单元设为第2存储单元MC2B。另外，将位线子选择晶体管(位线子选择电路)BSST与第1位线选择晶体管BST1之间的路径设为第1路径P1B，将位线子选择晶体管BSST与第2位线选择晶体管BST2之间的路径设为第2路径P2B。
在本变更例中，第2路径P2B比第1路径P1B长，第2路径P2B与第1路径P1B的路径差ΔRwl对应于第1存储单元MC1B与第2存储单元MC2B之间的字线部分的长度。另外，第2路径P2B的产生上述路径差ΔRwl的路径部分是与字线WL平行的部分，并且具有与字线WL的线宽及线厚相同的线宽及线厚。
在本变更例中，通过采用如上所述的构成，能够消除如第7变更例中所示的路径差。因此，能够使从第1端部EP1到第2端部EP2的路径长度不论所选择的存储单元MC的位置在哪都相等。因此，在本变更例中，也能够获得与上述的实施方式、第1变更例以及第2变更例中所述的效果同样的效果。
说明了本发明的几个实施方式，但是这些实施方式是作为例子而提示的，并非意图限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，在不脱离发明要旨的范围内能够进行各种省略、替换、变更。这些实施方式和/或其变形包含于发明的范围和/或要旨内，并且包含于技术方案中记载的发明及与其等同的范围内。

Claims (14)

1.一种非易失性存储装置，其特征在于，具备：
第1字线，沿第1方向延伸；
第2字线，沿所述第1方向延伸；
第1位线，沿与所述第1方向交叉的第2方向延伸；
第2位线，沿所述第2方向延伸；
多个存储单元，分别连接在所述第1字线与所述第1位线之间、所述第1字线与所述第2位线之间、所述第2字线与所述第1位线之间、和所述第2字线与所述第2位线之间，各自包括阻变存储元件；
全局字线，沿所述第2方向延伸；
全局位线，沿所述第1方向延伸；
第1字线选择电路，连接在所述第1字线与所述全局字线之间；
第2字线选择电路，连接在所述第2字线与所述全局字线之间；
第1位线选择电路，连接在所述第1位线与所述全局位线之间；
第2位线选择电路，连接在所述第2位线与所述全局位线之间；
字线驱动器，与所述全局字线连接，对由所述第1字线选择电路所选择的所述第1字线和由所述第2字线选择电路所选择的所述第2字线供给第1信号；以及
位线驱动器，与所述全局位线连接，对由所述第1位线选择电路所选择的所述第1位线和由所述第2位线选择电路所选择的所述第2位线供给第2信号，
所述第1字线和所述第2字线均具有第1线宽和第1线厚，
所述第1位线和所述第2位线均具有第2线宽和第2线厚，
所述全局字线包含具有所述第2线宽和所述第2线厚的第1全局字线部分，
所述全局位线包含具有所述第1线宽和所述第1线厚的第1全局位线部分，
所述第1全局字线部分具有第1端部，来自所述字线驱动器的信号输入到所述第1端部，
所述第1全局位线部分具有第2端部，来自所述位线驱动器的信号输入到所述第2端部，
所述第1字线比所述第2字线靠近所述第1端部，所述第2字线比所述第1字线靠近所述第2端部，所述第1位线比所述第2位线靠近所述第1端部，所述第2位线比所述第1位线靠近所述第2端部。
2.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1全局字线部分、所述第1位线及所述第2位线由同一材料形成，
所述第1全局位线部分、所述第1字线及所述第2字线由同一材料形成。
3.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1全局位线部分、所述第1字线及所述第2字线均具有第1截面面积，
所述第1全局字线部分、所述第1位线及所述第2位线均具有第2截面面积。
4.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1全局字线部分、所述第1位线及所述第2位线设置在同一层内，
所述第1全局位线部分、所述第1字线及所述第2字线设置在同一层内。
5.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1端部的位置及所述第2端部的位置与设置有所述多个存储单元的区域的对角位置对应。
6.根据权利要求1所述的非易失性存储装置，其特征在于，
所述全局字线还包含具有比所述第1全局字线部分大的线宽的第2全局字线部分，所述第1全局字线部分与所述第2全局字线部分的连接部分对应于所述第1端部，
所述全局位线还包含具有比所述第1全局位线部分大的线宽的第2全局位线部分，所述第1全局位线部分与所述第2全局位线部分的连接部分对应于所述第2端部。
7.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1全局字线部分由沿所述第2方向延伸的单个的线部分构成，
所述第1全局位线部分由沿所述第1方向延伸的单个的线部分构成。
8.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1全局字线部分由分别沿所述第2方向延伸的多个子线部分构成，
所述第1全局位线部分由分别沿所述第1方向延伸的多个子线部分构成。
9.根据权利要求1所述的非易失性存储装置，其特征在于，
将从所述第1端部经由所选择的所述存储单元到达所述第2端部的电流路径的总电阻值减去所述所选择的存储单元的电阻值而得到的电阻值在选择了任意的存储单元的情况下都实质上相同。
10.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1字线选择电路和所述第2字线选择电路均由单一的晶体管构成，
所述第1位线选择电路和所述第2位线选择电路均由单一的晶体管构成。
11.根据权利要求1所述的非易失性存储装置，其特征在于，还具备：
字线子选择电路，连接在所述全局字线与所述第1字线选择电路和所述第2字线选择电路之间；以及
位线子选择电路，连接在所述全局位线与所述第1位线选择电路和所述第2位线选择电路之间。
12.根据权利要求11所述的非易失性存储装置，其特征在于，
将离所述第1字线选择电路最近的所述存储单元设为第1存储单元，将离所述第2字线选择电路最近的所述存储单元设为第2存储单元，
将所述字线子选择电路与所述第1字线选择电路之间的路径设为第1路径，将所述字线子选择电路与所述第2字线选择电路之间的路径设为第2路径，
所述第2路径比所述第1路径长，所述第2路径与所述第1路径的路径差对应于所述第1存储单元与所述第2存储单元之间的位线部分的长度，
所述第2路径具有如下路径部分，该路径部分与所述第2方向平行，并且具有与所述路径差对应的长度，并且具有所述第2线宽和所述第2线厚。
13.根据权利要求11所述的非易失性存储装置，其特征在于，
将离所述第1位线选择电路最近的所述存储单元设为第1存储单元，将离所述第2位线选择电路最近的所述存储单元设为第2存储单元，
将所述位线子选择电路与所述第1位线选择电路之间的路径设为第1路径，将所述位线子选择电路与所述第2位线选择电路之间的路径设为第2路径，
所述第2路径比所述第1路径长，所述第2路径与所述第1路径的路径差对应于所述第1存储单元与所述第2存储单元之间的字线部分的长度，
所述第2路径具有如下路径部分，该路径部分与所述第1方向平行，并且具有与所述路径差对应的长度，并且具有所述第1线宽和所述第1线厚。
14.根据权利要求1所述的非易失性存储装置，其特征在于，
所述多个存储单元各自还包括与所述阻变存储元件串联连接的选择元件。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008052867A (ja) * 2006-08-28 2008-03-06 Renesas Technology Corp 不揮発性半導体記憶装置
KR20110077565A (ko) * 2009-12-30 2011-07-07 주식회사 하이닉스반도체 반도체 메모리 장치
CN102640287A (zh) * 2010-11-24 2012-08-15 松下电器产业株式会社 电阻变化型非易失性存储装置
JP2014150234A (ja) * 2013-01-30 2014-08-21 Toshiba Corp 不揮発性記憶装置およびその製造方法
CN108122577A (zh) * 2016-11-28 2018-06-05 东芝存储器株式会社 半导体存储器装置
US10128316B2 (en) * 2017-03-16 2018-11-13 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7623370B2 (en) * 2002-04-04 2009-11-24 Kabushiki Kaisha Toshiba Resistance change memory device
JP2006303150A (ja) 2005-04-20 2006-11-02 Nippon Telegr & Teleph Corp <Ntt> メモリ装置
JP4231502B2 (ja) 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
US7463507B2 (en) * 2005-11-09 2008-12-09 Ulrike Gruening-Von Schwerin Memory device with a plurality of memory cells, in particular PCM memory cells, and method for operating such a memory cell device
JP4709868B2 (ja) * 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
US8289764B2 (en) * 2008-12-11 2012-10-16 Hitachi, Ltd. Semiconductor device
KR20140043050A (ko) * 2010-12-14 2014-04-08 쌘디스크 3디 엘엘씨 듀얼 게이팅되는 수직 선택 디바이스들을 갖는 삼차원 비휘발성 저장
US8891277B2 (en) * 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US9257484B2 (en) 2013-01-30 2016-02-09 Kabushiki Kaisha Toshiba Non-volatile memory device and method of manufacturing the same
US9047943B2 (en) * 2013-03-05 2015-06-02 Sandisk 3D Llc Non-volatile storage system biasing conditions for standby and first read
US9129677B2 (en) * 2013-11-26 2015-09-08 Kabushiki Kaisha Toshiba Memory device and method of controlling memory device
US9530824B2 (en) * 2014-11-14 2016-12-27 Sandisk Technologies Llc Monolithic three dimensional memory arrays with staggered vertical bit line select transistors and methods therfor
US9508430B2 (en) * 2015-03-10 2016-11-29 Kabushiki Kaisha Toshiba Three dimensional memory device including memory cells with resistance change layers
KR20160120990A (ko) * 2015-04-09 2016-10-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9543004B1 (en) * 2015-06-17 2017-01-10 Intel Corporation Provision of holding current in non-volatile random access memory
KR20170045445A (ko) * 2015-10-16 2017-04-27 삼성전자주식회사 충전 노드를 충전하는 구동 회로
US10541011B1 (en) * 2017-08-01 2020-01-21 SK Hynix Inc. Electronic device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008052867A (ja) * 2006-08-28 2008-03-06 Renesas Technology Corp 不揮発性半導体記憶装置
KR20110077565A (ko) * 2009-12-30 2011-07-07 주식회사 하이닉스반도체 반도체 메모리 장치
CN102640287A (zh) * 2010-11-24 2012-08-15 松下电器产业株式会社 电阻变化型非易失性存储装置
JP2014150234A (ja) * 2013-01-30 2014-08-21 Toshiba Corp 不揮発性記憶装置およびその製造方法
CN108122577A (zh) * 2016-11-28 2018-06-05 东芝存储器株式会社 半导体存储器装置
US10032486B2 (en) * 2016-11-28 2018-07-24 Toshiba Memory Corporation Semiconductor memory device
US10128316B2 (en) * 2017-03-16 2018-11-13 Toshiba Memory Corporation Semiconductor memory device

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