KR20090121993A - 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법 - Google Patents

반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이 배치 방법을 공개한다. 이 장치는 제1 방향으로 배치된 제1 워드 라인과 제2 워드 라인을 구비하는 워드 라인쌍, 상기 제1 워드 라인과 상기 제2 워드 라인 사이에 상기 제1 방향으로 배치된 소스 라인, 상기 제1 방향과 직교하는 제2 방향으로 배치된 제1 비트 라인과 제2 비트 라인을 구비하는 비트 라인쌍, 상기 제1 워드 라인에 연결된 게이트와 상기 제2 비트 라인 및 상기 소스 라인과 각각 연결된 제1 영역 및 제2 영역을 구비하고, 상기 제1 방향과 상기 제2 방향 사이의 제3 방향으로 배치된 제1 메모리 셀, 및 상기 제2 워드 라인에 연결된 게이트와 상기 제1 비트 라인 및 상기 소스 라인과 각각 연결된 제3 영역 및 상기 제2 영역을 구비하고, 상기 제3 방향으로 배치된 제2 메모리 셀을 구비하는 메모리 셀 어레이를 구비하고, 상기 제1 워드 라인과 상기 제2 워드 라인은 동시에 활성화되는 것을 특징으로 한다. 따라서, 반도체 메모리 장치에서 인접한 메모리 셀 간에 발생할 수 있는 교란을 방지할 수 있으며, 반도체 메모리 장치의 집적도를 높을 수 있고, 구동하여야 할 워드 라인의 수가 감소하여 서브 워드 라인 구조를 채택할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치 방법{Semiconductor memory device and arrangement methode of memory cell array thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 커패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치 방법에 관한 것이다.
일반적인 동적 반도체 메모리 장치의 메모리 셀은 하나의 셀 커패시터와 하나의 억세스 트랜지스터로 구성된다.
레이아웃 면적을 증가함이 없이 반도체 메모리 장치의 용량을 증기사키고자 하는 노력이 계속되어 왔으며, 최근에는 미국 등록 특허 제 6,621,725호 및 미국 특허 공개 공보 제 2007/0058427호 등에 커패시터가 없는 플로팅 바디 트랜지스터를 가지는 동적 메모리 셀이 소개되었으며, 이에 따라 일반적인 동적 반도체 메모리 장치의 메모리 셀에 비해서 동일한 면적에 보다 많은 수의 메모리 셀을 집적화하는 것이 가능하게 되었다.
도 1은 종래의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로서, 플로팅 바디 트랜지스터를 구비하는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이의 일부분을 나타낸 것이다. 도 1에서 메모리 셀 어레이 블록(10)은 i개의 워드 라인들(WL1, WL2, ..., WLi), j개의 비트 라인들(BL1, BL2, ..., BLj), 및 i개의 소스 라인들(SL1, SL2, ..., SLi) 각각에 연결된 게이트, 드레인, 소스 및 플로팅 바디를 가진 메모리 셀들(MC11, MC12, MC21, MC22, ..., MCn1, MCn2)로 구성되어 있다.
메모리 셀 어레이 블록(10)의 워드 라인들(WL1, WL2, ..., WLi)과 소스 라인들(SL1, SL2, ..., SLi)은 동일 방향으로 배치되고, 비트 라인들(BL1, BL2, ..., BLj)은 워드 라인들과 직교되는 방향으로 배치되어 있다. 그리고, 메모리 셀 어레이 블록(10)의 메모리 셀들(MC11, MC12, MC21, MC22, ..., MCn1, MCn2) 각각의 게이트는 해당 워드 라인(WL1, WL2, ..., WLi)과 각각 연결되고, 각각의 소스는 해당 소스 라인(SL1, SL2, ..., SLi)과 각각 연결되고, 인접한 두 개씩의 메모리 셀들(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2)의 드레인은 공통으로 연결되어 해당 비트 라인(BL1, BL2, ..., BLj)과 각각 연결되어 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록(10)은 워드 라인들(WL1, WL2, ..., WLi)중 선택된 하나의 워드 라인, 소스 라인들(SL1, SL2, ..., SLi)중 선택된 하나의 소스 라인, 및 비트 라인들(BL1, BL2, ..., BLj)에 의해서 선택된 메모리 셀들을 통하여 데이터를 라이트/리드 한다. 즉, 메모리 셀들(MC11, MC12, MC21, MC22, ..., MCn1, MCn2) 각각은 해당하는 워드 라인 및 소스 라인에 의해 선택되고, 선택된 메모리 셀은 해당 하는 비트 라인을 통해 데이터를 입력하거나 출력한다. 또한, 해당하는 워드 라인 및 소스 라인에 의해 선택된 메모리 셀의 경우에도 해당하는 비트 라인에 의해 데이터가 입력되거나 출력되는 것이 방지될 수 있다.
도시하지는 않았지만, 워드 라인들(WL1, WL2, ..., WLi) 및 소스 라인들(SL1, SL2, ..., SLi)은 로우 제어부(미도시)에 의해 제어되고, 비트 라인들(BL1, BL2, ..., BLj)은 컬럼 제어부(미도시)에 의해 제어된다.
그런데, 도 1에 나타낸 종래의 반도체 메모리 장치의 경우, 인접한 메모리 셀들(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2) 각각에 있어서, 하나의 메모리 셀(예를 들면, MC11)만 선택되고, 다른 하나의 메모리 셀(예를 들면, MC12)은 선택되지 않은 경우에 선택되지 않은 메모리 셀(예를 들면, MC12)에 교란(disturbance)이 발생되는 문제점이 있다. 특히, 선택되지 않은 메모리 셀(예를 들면, MC12)에 데이터 "0"이 저장되어 있는 경우에, 선택된 메모리 셀(예를 들면, MC11)에 데이터 "1"을 저장하는 동작이 반복적으로 이루어지게 되면, 선택된 메모리 셀(예를 들면 MC11)로 유입되는 홀(hole) 중 일부가 선택되지 않은 메모리 셀로 유입되어 선택되지 않은 메모리 셀(예를 들면, MC12)의 데이터가 변경될 수도 있다.
또한, 구동하여야 할 워드 라인의 수가 많기 때문에 이를 제어하기 위한 로우 제어부가 조밀하게 구현되어야 하고, 결과적으로 반도체 메모리 장치의 집적도를 제한하는 요인이 되기도 한다. 더불어, 필요한 서브 워드 라인 드라이버의 수가 많아 서브 워드 라인 구조를 채택하기 힘든 문제점도 있었다.
도 2는 종래의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이의 일 부분의 구성을 나타내는 것이고, 도 3은 도 2에 나타낸 종래의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이의 배치를 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 메모리 셀 어레이 블록(11)의 워드 라인들(WL1, WL2, ..., WLn)과 소스 라인들(SL1, SL2, ..., SLn)은 동일 방향으로 배치되고, 비트 라인들(BL1, BL2, ..., BLm)은 워드 라인들과 직교되는 방향으로 배치되어 있다. 그리고, 메모리 셀 어레이 블록(11)의 메모리 셀들(MC11, MC12, MC21, MC22, ..., MCn1, MCn2) 각각의 게이트는 해당 워드 라인(WL1, WL2, ..., WLn)과 각각 연결되고, 인접한 두 개씩의 메모리 셀들(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2) 각각과 연결된 워드 라인들은 전기적으로 서로 연결되어 있다. 또한, 인접한 두 개씩의 메모리 셀들(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2)의 소스는 공통으로 형성되어 해당하는 소스 라인(SL1, SL2, ..., SLn)과 각각 연결되어 있다. 또한, 인접한 두 개씩의 메모리 셀들(MC12와 MC21, ...)의 드레인은 공통으로 형성되어 해당하는 비트 라인(BL1, BL2, ..., BLm)과 각각 연결되어 있다.
도 2에 나타낸 블록들 각각의 기능은 도 1에서 설명한 것과 동일하다.
도 2 및 도 3에 나타낸 종래의 반도체 메모리 장치의 다른 실시예의 경우, 인접한 두 개씩의 메모리 셀들(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2) 각각과 연결된 워드 라인들을 전기적으로 연결하고, 소스를 공통으로 형성함으로써 로우 제어부(미도시)에서 구동하여야 할 워드 라인 및 소스 라인의 수가 감소하고, 따라서, 로우 제어부(미도시)의 구성이 간단해질 수 있다. 그러나, 인접한 두 개씩의 메모리 셀들(MC12와 MC21, ...)의 드레인이 공통으로 형성되어 있기 때문에 상 기 메모리 셀들(MC12와 MC21, ...) 사이에 상술한 교란(disturbance)이 발생할 수 있다. 또한, 메모리 셀들(MC11, MC12, MC21, MC22, ..., MCn1, MCn2)이 비트 라인과 동일한 방향으로 형성되어 반도체 메모리 장치의 집적도를 높이는데도 한계가 있다.
본 발명의 목적은 인접한 메모리 셀들 사이에 발생할 수 있는 교란(disturbance)을 방지하고, 반도체 메모리 장치의 집적도를 향상시킴과 동시에 서브 워드 라인 구조를 채용할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성할 수 있는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 방향으로 배치된 제1 워드 라인과 제2 워드 라인을 구비하는 워드 라인쌍, 상기 제1 워드 라인과 상기 제2 워드 라인 사이에 상기 제1 방향으로 배치된 소스 라인, 상기 제1 방향과 직교하는 제2 방향으로 배치된 제1 비트 라인과 제2 비트 라인을 구비하는 비트 라인쌍, 상기 제1 워드 라인에 연결된 게이트와 상기 제2 비트 라인 및 상기 소스 라인과 각각 연결된 제1 영역 및 제2 영역을 구비하고, 상기 제1 방향과 상기 제2 방향 사이의 제3 방향으로 배치된 제1 메모리 셀, 및 상기 제2 워드 라인에 연결된 게이트와 상기 제1 비트 라인 및 상기 소스 라인과 각각 연결된 제3 영역 및 상기 제2 영역을 구비하고, 상기 제3 방향으로 배치된 제2 메모리 셀을 구비하는 메모리 셀 어레이를 구비하고, 상기 제1 워드 라인과 상기 제2 워드 라인은 동시에 활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 제1 메모 리 셀의 상기 제1 영역은 상기 제2 비트 라인과 중첩되고, 상기 제2 메모리 셀의 제3 영역은 상기 제1 비트 라인과 중첩되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 워드 라인 쌍의 상기 제1 워드 라인과 상기 제2 워드 라인은 전기적으로 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 메모리 셀의 1형태는 상기 제1 영역은 드레인 영역이고, 상기 제2 영역은 소스 영역인 플로팅 바디 트랜지스터를 구비하고, 상기 제2 메모리 셀의 1형태는 상기 제3 영역은 드레인 영역이고, 상기 제2 영역은 소스 영역인 플로팅 바디 트랜지스터를 구비하는 것을 특징으로 하고, 상기 제1 메모리 셀의 2형태는 상기 제2 영역이 소스 영역이고 게이트가 상기 제1 워드 라인과 연결된 제1 억세스 트랜지스터, 및 상기 제1 억세스 트랜지스터의 드레인과 상기 제1 영역 사이에 연결된 제1 가변성 저항체를 구비하고, 상기 제2 메모리 셀의 2형태는 상기 제2 영역이 소스 영역이고 게이트가 상기 제2 워드 라인과 연결된 제2 억세스 트랜지스터, 및 상기 제2 억세스 트랜지스터의 드레인과 상기 제3 영역 사이에 연결된 제2 가변성 저항체를 구비하는 것을 특징으로 하고, 상기 제1 메모리 셀의 3형태는 상기 제2 영역이 소스 영역이고 게이트가 상기 제1 워드 라인과 연결된 제1 선택 트랜지스터, 및 상기 제1 선택 트랜지스터의 드레인과 상기 제1 영역 사이에 연결된 제1 메모리 트랜지스터를 구비하고, 상기 제2 메모리 셀의 3형태는 상기 제2 영역이 소스 영역이고 게이트가 상기 제2 워드 라인과 연결된 제2 선택 트랜지스터, 및 상기 제2 선택 트랜지스터 의 드레인과 상기 제3 영역 사이에 연결된 제2 메모리 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 및 제2 메모리 셀의 3형태의 상기 제1 및 제2 메모리 트랜지스터 각각은 SONOS 셀을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 메모리 셀 어레이는 리드 동작 시 상기 제1 비트 라인 및 상기 제2 비트 라인을 통하여 흐르는 전류를 증폭하는 전류 센스 증폭기 또는 상기 제1 비트 라인 및 상기 제2 비트 라인의 전압을 증폭하는 전압 센스 증폭기를 구비하는 센싱 블록을 더 구비하고, 상기 반도체 메모리 장치는 상기 워드 라인쌍 및 상기 소스 라인들을 제어하는 로우 제어부, 및 상기 제1 비트 라인과 상기 제2 비트 라인을 제어하는 컬럼 제어부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 형태는 상기 제1 방향으로 배치된 메인 워드 라인 및 메인 소스 라인을 더 구비하고, 상기 메인 워드 라인 및 상기 메인 소스 라인 각각은 상기 워드 라인쌍 및 상기 소스 라인과 각각 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 또다른 형태는 상기 제1 방향으로 배치된 메인 워드 라인, 메인 소스 라인, 및 복수개의 워드 라인 선택 신호 라인을 더 구비하고, 상기 메모리 셀 어레이는 상기 제1 메모리 셀 및 제2 메모리 셀을 구비하는 복수개의 서브 메모리 셀 어레이 블록들, 상기 복수 개의 워드 라인 선택 신호 라인 중 해당하는 워드 라인 선택 신호 라인과 연결된 복수개의 워드 라인 선택 신호 드라이버들, 상기 복수개의 워드 라인 선택 신호 드라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 워드 라인과 연결되고, 상기 워드 라인 쌍을 구동하는 서브 워드 라인 드라이버, 및 상기 복수개의 워드 라인 선택 신호 드라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 소스 라인과 연결되고, 상기 소스 라인을 구동하는 서브 소스 라인 드라이버를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 또다른 형태의 상기 메모리 셀 어레이는 상기 복수개의 서브 메모리 셀 어레이 블록들 각각을 기준으로 상기 서브 워드 라인 드라이버과 상기 서브 소스 라인 드라이버가 교대로 배치되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법은 제1 워드 라인과 제2 워드 라인을 구비하는 워드 라인쌍을 제1 방향으로 배치하고, 상기 제1 워드 라인과 상기 제2 워드 라인 사이에 상기 제1 방향으로 소스 라인을 배치하고, 상기 제1 방향과 직교하는 제2 방향으로 제1 비트 라인과 제2 비트 라인을 구비하는 비트 라인쌍을 배치하고, 상기 제1 워드 라인에 연결된 게이트와 상기 제2 비트 라인 및 상기 소스 라인과 각각 연결된 제1 영역 및 제2 영역을 구비하는 제1 메모리 셀을 상기 제1 방향과 상기 제2 방향 사이의 제3 방향으로 배치하고, 상기 제2 워드 라인에 연결된 게이트와 상기 제1 비트 라인 및 상기 소스 라인과 각각 연결된 제3 영역 및 상기 제2 영역을 구비하는 제2 메모리 셀을 상기 제3 방향으로 배치하고, 상기 제1 워드 라인과 상기 제2 워드 라인은 전기적으로 연결하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법은 상기 제1 메모리 셀의 상기 제1 영역을 상기 제2 비트 라인과 중첩되게 배치하고, 상기 제2 메모리 셀의 제3 영역을 상기 제1 비트 라인과 중첩되게 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법의 다른 형태는 상기 제1 방향으로 메인 워드 라인 및 메인 소스 라인을 추가적으로 배치하고, 상기 메인 워드 라인 및 상기 메인 소스 라인 각각을 상기 워드 라인쌍 및 상기 소스 라인과 각각 연결하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법의 또다른 형태는 상기 제1 방향으로 메인 워드 라인, 메인 소스 라인, 및 복수개의 워드 라인 선택 신호 라인들을 추가적으로 배치하고, 상기 메모리 셀 어레이 내부에 상기 제1 메모리 셀 및 제2 메모리 셀을 구비하는 복수개의 서브 메모리 셀 어레이 블록들 및 상기 복수개의 워드 라인 선택 신호 라인 중 해당하는 워드 라인 선택 신호 라인과 연결된 복수개의 워드 라인 선택 신호 드라이버들을 배치하고, 상기 복수개의 서브 메모리 셀 어레이 블록들 각각을 기준으로 상기 복수개의 워드 라인 선택 신호 드라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 워드 라인과 연결되고, 상기 워드 라인 쌍을 구동하는 서브 워드 라인 드라이버와 상기 복수개의 워드 라인 선택 신호 드 라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 소스 라인과 연결되고, 상기 소스 라인을 구동하는 서브 소스 라인 드라이버를 교대로 배치하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치 방법은 인접하는 메모리 셀 간의 교란을 방지할 수 있고 반도체 메모리 장치의 집적도를 향상시킬 수 있으며, 서브 워드 라인 구조를 채용할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치 방법을 설명하면 다음과 같다.
도 4는 본 발명의 반도체 메모리 장치의 실시예의 메모리 셀 어레이의 배치를 설명하기 위한 도면으로서, 도 4에서 WL11, WL21, WL31은 제1 워드 라인들을, WL12, WL22, WL32는 제2 워드 라인들을, SL1, SL2, SL3은 소스 라인들을, BL11, BL21, BL31은 제1 비트 라인들을, BL12, BL22, BL32는 제2 비트 라인들을, MC11, MC21은 제1 메모리 셀들을, MC12, MC22는 제2 메모리 셀들을 각각 나타낸다.
도 4를 참고하여 본 발명의 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치 방법을 설명하면 다음과 같다.
제1 워드 라인(WL11, WL21, WL31) 및 제2 워드 라인(WL12, WL22, WL32)은 동일한 방향으로 배치되고, 소스 라인들(SL1, SL2, SL3) 각각은 제1 워드 라인(WL11, WL21, WL31) 및 제2 워드 라인(WL12, WL22, WL32) 사이 각각에 상기 제1 및 제2 워 드 라인들과 동일한 방향으로 각각 배치되고, 제1 비트 라인들(BL11, BL21, BL31) 및 제2 비트 라인들(BL12, BL22, BL32)은 상기 제1 및 제2 워드 라인과 직교하는 방향으로 배치된다.
제1 메모리 셀들(MC11, MC21) 각각은 제1 워드 라인(WL11, WL21), 제2 비트 라인(BL21), 및 소스 라인(SL1, SL2) 각각의 사이에 연결되고, 제2 메모리 셀들(MC12, MC22) 각각은 제2 워드 라인(WL12, WL22), 제1 비트 라인(BL11), 및 소스 라인(SL1, SL2) 각각의 사이에 연결된다. 또한, 제1 메모리 셀들(MC11, MC21)은 소스 라인(SL1, SL2)과 제2 비트 라인(BL12)사이에 대각선 방향으로 배치되고, 제2 메모리 셀들(MC12, MC22)은 소스 라인(SL1, SL2)과 제1 비트 라인(BL11) 사이에 대각선 방향으로 배치된다.
또한, 제1 메모리 셀들(MC11, MC21)의 제2 비트 라인(BL12)과 연결되는 영역은 제2 비트 라인(BL12)과 중첩되어 형성되고, 제2 메모리 셀들(MC12, MC22)의 제1 비트 라인(BL11)과 연결되는 영역은 제1 비트 라인(BL11)과 중첩되어 형성된다. 또한, 제1 메모리 셀(MC11) 및 제2 메모리 셀(MC12)의 소스 라인(SL1)과 연결되는 영역은 공통으로 형성되어 소스 라인(SL1)과 중첩되어 형성된다. 즉, 제2 메모리 셀(MC12)의 비트 라인과 연결되는 영역은 제1 메모리 셀(MC21)의 비트 라인과 연결되는 영역과 분리되도록 형성된다.
또한, 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22, WL31과 WL32) 각각은 동시에 활성화되도록 구성된다. 도시하지는 않았지만, 제1 및 제2 워드 라인은 로우 제어부(미도시)에서 제어하도록 구성될 수 있으며, 로우 제어부가 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22, WL31과 WL32) 각각을 동시에 활성화시키거나, 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22, WL31과 WL32) 각각을 전기적으로 연결하고, 로우 제어부(미도시)가 연결된 워드 라인을 제어하도록 구성될 수 있다.
즉, 도 4에 나타낸 본 발명의 반도체 메모리 장치는 제1 메모리 셀과 제2 메모리 셀(MC11과 MC12, MC21과 MC22) 각각에 연결되는 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22)은 동시에 활성화되고, 제1 메모리 셀과 제2 메모리 셀(MC11과 MC12, MC21과 MC22) 각각은 동일한 소스 라인(SL1, SL2)에 연결된다. 따라서, 제1 메모리 셀과 제2 메모리 셀(MC11과 MC12, MC21과 MC22)은 항상 같이 선택되기 때문에 메모리 셀들(MC11과 MC12, MC21과 MC22) 사이의 교란을 방지할 수 있다. 또한, 제2 메모리 셀(MC12)과 제1 메모리 셀(MC21)은 각각 제1 비트 라인(BL11)과 제2 비트 라인(BL12)과 연결된다. 즉, 제2 메모리 셀(MC12)과 제1 메모리 셀(MC21) 각각의 비트 라인과 연결되는 영역은 분리되어 형성된다. 따라서, 메모리 셀들(MC12와 MC21) 사이의 교란도 방지할 수 있다. 또한, 메모리 셀들(MC11, MC12, MC21, MC22)을 대각선 방향으로 배치함으로써 반도체 메모리 장치의 집적도를 높일 수도 있다.
또한, 제1 메모리 셀과 제2 메모리 셀(MC11과 MC12, MC21과 MC22) 각각에 연결되는 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22) 각각을 전기적으로 연결하여 동시에 활성화되도록 구성할 경우, 로우 제어부(미도시)가 구동하여야 할 워드 라인의 수가 감소하여 로우 제어부(미도시)의 구성이 간단해질 수 있으 며, 서브 워드 라인 구조를 적용할 수도 있게 된다.
도 5는 도 4의 반도체 메모리 장치의 A-B 방향으로 절단한 경우의 단면도를 나타내는 것으로서, 제1 메모리 셀(MC11) 및 제2 메모리 셀(MC12)이 플로팅 바디 트랜지스터를 구비하는 경우를 나타낸 것이다.
도 4 및 도 5를 참고하면, 메모리 셀들(MC11, MC12)은 기판(1), 기판(1) 상에 형성된 절연층(2), 절연층(2) 상에 서로 분리되어 형성된 드레인 영역(4)과 소스 영역(5), 상기 드레인 영역(4)과 상기 소스 영역(5) 사이의 플로팅 바디 영역(3), 플로팅 바디 영역(3) 상에 절연되게 형성된 게이트 영역(6)으로 이루어져 있으며, 제1 메모리 셀(MC11) 및 제2 메모리 셀(MC12)은 소스 영역(5)을 공유한다. 게이트 영역(6)은 게이트 폴리로 형성되며, 게이트 폴리가 워드 라인들(WL11, WL12)이 된다. 워드 라인들(WL11, WL12)의 상부 층에 워드 라인들(WL11, WL12)과 절연되게 소스 라인(SL1)이 형성되고, 소스 라인(SL1)은 소스 영역(5)과 콘택(9)에 의해 연결된다. 그리고, 소스 라인(SL1)이 배치되는 층의 상부에 소스 라인(SL1)과 절연되게 비트 라인들(BL11, BL12)이 형성되고, 제1 메모리 셀(MC11)의 드레인 영역(4)은 콘택(9)에 의해 제2 비트 라인(BL12)과 연결되고, 제2 메모리 셀(MC12)의 드레인 영역(4)은 콘택(9)에 의해 제1 비트 라인(BL11)과 연결된다. 메모리 셀들(MC11, MC12)의 드레인 영역(4)들 각각의 플로팅 바디 영역(3)과 인접한 부분을 제외한 나머지 부분은 절연물질로 채워지게 된다. 즉, 제2 메모리 셀(MC12)의 드레인 영역과 제1 메모리 셀(MC21)의 드레인 영역은 분리된다.
도 6은 본 발명의 반도체 메모리 장치의 실시예로서 메모리 셀이 플로팅 바 디 트랜지스터를 구비하는 경우를 나타내는 것이다. 도 6에서, 메모리 셀 어레이 블록(12)은 n개의 제1 워드 라인들(WL11, WL21, ..., WLn1), m개의 제2 비트 라인들(BL12, BL22, ..., BLm2), 및 n개의 소스 라인들(SL1, SL2, ..., SLn) 각각에 연결된 게이트, 드레인, 및 소스를 가진 플로팅 바디 트랜지스터를 구비한 제1 메모리 셀들(MC11, MC21, ..., MCn1), 및 n개의 제2 워드 라인들(WL12, WL22, ..., WLn2), m개의 제1 비트 라인들(BL11, BL21, ..., BLm1), 및 n개의 소스 라인들(SL1, SL2, ..., SLn) 각각에 연결된 게이트, 드레인, 및 소스를 가진 플로팅 바디 트랜지스터를 구비한 제2 메모리 셀들(MC12, MC22, ..., MCn2)로 구성되어 있다. 도 6에서, 제1 메모리 셀과 제2 메모리 셀(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2) 각각은 도 5에 나타낸 것과 동일한 구성을 가질 수 있으며, 메모리 셀 어레이 블록(12)의 배치는 도 4에 나타낸 것과 동일하다.
또한, 도 6에서, 상기 메모리 셀들은 바이폴라 접합 트랜지스터 동작을 사용하여 데이터를 라이트 및 리드할 수도 있고, 기타 다른 방법을 사용하여 데이터를 라이트 및 리드할 수도 있다.
도 6을 참고하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
본 발명의 반도체 메모리 장치의 메모리 셀 어레이 블록(12)의 제1 워드 라인들(WL11, WL21, ..., WLn1)과 제2 워드 라인들(WL12, WL22, ..., WLn2)은 동일한 방향으로 배치되고, 소스 라인들(SL1, SL2, ..., SLn) 각각은 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22, ..., WLn1과 WLn2) 사이에 상기 워드 라인들과 동일한 방향으로 배치되고, 제1 비트 라인들 및 제2 비트 라인들(BL11, BL12, BL21, BL22, ..., BLm1, BLm2)은 워드 라인과 직교하는 방향으로 배치된다. 그리고, 제1 메모리 셀들(MC11, MC21, ..., MCn1) 각각의 게이트는 해당 제1 워드 라인(WL11, WL21, ..., WLn1)에 연결되고, 제 2 메모리 셀들(MC12, MC22, ..., MCn2) 각각의 게이트는 해당 제2 워드 라인(WL12, WL22, ..., WLn2)에 연결된다. 또한, 제1 메모리 셀과 제2 메모리 셀(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2) 각각의 소스들은 공통으로 형성되어 해당하는 소스 라인(SL1, SL2, ..., SLn)에 연결된다. 또한, 제1 메모리 셀들(MC11, MC21, ..., MCn1) 각각의 드레인은 해당하는 제2 비트 라인(BL12, BL22, ..., BLm2)과 연결되고, 제2 메모리 셀들(MC12, MC22, ..., MCn2) 각각의 드레인은 해당하는 제1 비트 라인(BL11, BL21, ..., BLm1)과 연결된다. 이 때, 메모리 셀들(MC11, MC12, MC21, MC22, ..., MCn1, MCn2) 각각의 드레인은 도 4 및 도 5에 나타낸 바와 같이 다른 메모리 셀의 드레인과 분리되어 형성된다. 또한, 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22, ..., WLn1과 WLn2) 각각은 워드 라인들(WL1, WL2, ...,WLn) 중 해당하는 워드 라인과 전기적으로 연결되어 있고, 워드 라인들(WL1, WL2, ..., WLn)은 로우 제어부(미도시)에 의해 제어된다.
도 6에 나타낸 블록들 각각의 기능은 도 1에서 설명한 것과 동일하다. 다만, 제1 메모리 셀과 제2 메모리 셀(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2) 각각은 동일한 소스 라인에 연결되어 있고, 또한, 연결된 워드 라인들도 전기적으로 연결되어 있으므로 항상 같이 선택된다. 따라서, 메모리 셀들(MC11과 MC12, MC21과 MC22, ..., MCn1과 MCn2) 사이에 발생할 수 있는 교란을 방지할 수 있다. 또한, 제 2 메모리 셀(MC12)과 제1 메모리 셀(21) 각각의 드레인은 분리되어 형성되고, 각각 제1 비트 라인(BL11, BL21, ..., BLm1)과 제2 비트 라인(BL12, BL22, ..., BLm2)과 연결된다. 따라서 메모리 셀들(MC12와 MC21, ...)간에 발생할 수 있는 교란도 방지할 수 있다.
도 7은 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로, 메모리 셀 어레이(15), 컬럼 제어부(20), 및 로우 제어부(30)로 구성되어 있으며, 메모리 셀 어레이(15)는 메모리 셀 어레이 블록(12) 및 센싱 블록(14)으로 구성된다.(메모리 셀 어레이(15)는 복수개의 메모리 셀 어레이 블록들 및 복수개의 센싱 블록들로 구성될 수도 있다.) 도 7에서, WL11, WL21, ..., WLn1은 제1 워드 라인들을, WL12, WL22, ..., WLn2는 제2 워드 라인들을, SL1, SL2, ..., SLn은 소스 라인들을, BL11, BL21, ..., BLm1은 제1 비트 라인들을, BL12, BL22, ..., BLm2는 제2 비트 라인들을 각각 나타내며, 제1 워드 라인과 제2 워드 라인(WL11과 WL12, WL21과 WL22, ..., WLn1과 WLn2) 각각은 워드 라인들(WL1, WL2, ..., WLn) 중 해당하는 워드 라인과 전기적으로 연결되어 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록(12)은 도 4 내지 도 6에 나타낸 것과 동일한 구성을 가질 수 있으며, 선택된 메모리 셀을 통하여 데이터를 라이트/리드 한다. 센싱 블록(14)은 전류 센스 증폭기 또는 전압 센스 증폭기를 구비하여 제1 및 제2 비트 라인(BL11, BL12, ..., BLm1, BLm2)의 전류 차 또는 전압 차를 증폭한다. 로우 제어부(30)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1, WL2, ..., WLn) 및 소스 라인들(SL1, SL2, ..., SLn)을 제어하여 메모리 셀을 선택한다. 또한, 리프레쉬 명령(REF)에 응답하여 워드 라인들(WL1, WL2, ..., WLn) 및 소스 라인들(SL1, SL2, ..., SLn)을 제어하여 메모리 셀들을 리프레쉬한다. 컬럼 제어부(20)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 제1 및 제2 비트 라인들(BL11, BL12, BL21, BL22, ..., BLm1, BLm2)을 제어하여 선택된 메모리 셀에/로부터 데이터를 라이트/리드 하고, 원하지 않는 메모리 셀에/로부터 데이터를 라이트/리드 하는 것을 방지한다. 또한, 리프레쉬 명령(REF)에 응답하여 제1 및 제2 비트 라인들(BL11, BL12, BL21, BL22, ..., BLm1, BLm2)을 제어하여 메모리 셀을 리프레쉬한다. 로우 제어부(30)로 인가되는 어드레스 신호는 로우 어드레스이고, 컬럼 제어부(20)로 인가되는 어드레스 신호는 컬럼 어드레스인 것이 바람직하다.
도 7에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치의 경우, 메모리 셀 간의 교란을 방지함과 동시에, 로우 제어부(30)가 구동하여야 할 워드 라인의 수가 감소하기 때문에 로우 제어부(30) 내의 워드 라인 구동 회로 등을 구현할 자리를 확보하는 것이 용이해진다.
도 8은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타낸 것으로서, 메모리 셀 어레이(15-1), 컬럼 제어부(20), 및 로우 제어부(32)로 구성되어 있으며, 메모리 셀 어레이(15-1)는 복수개의 서브 메모리 셀 어레이 블록들(12-1, 12-2, 12-3, ...) 및 복수개의 센싱 블록들(14)로 구성되어 있다. 도 8에서, WL11, WL21, ..., WLn1은 제1 워드 라인들을, WL12, WL22, ..., WLn2는 제2 워드 라인들 을, SL1, SL2, ..., SLn은 소스 라인들을, BL11, BL21, ..., BLm1은 제1 비트 라인들을, BL12, BL22, ..., BLm2는 제2 비트 라인들을, NWL1, NWL2, ..., NWLn은 메인 워드 라인들을, NSL1, NSL2, ..., NSLn은 메인 소스 라인들을 각각 나타낸다. 메인 워드 라인들(NWL1, NWL2, ..., NWLn) 및 메인 소스 라인들(NSL1, NSL2, ..., NSLn)은 일반적으로 메탈 라인으로 구성되고, 각각 해당하는 워드 라인쌍(WL11과 WL12, WL21과 WL22, ..., WLn1과 WLn2) 및 소스 라인(SL1, SL2, ..., SLn)과 연결되어 있다.
도 8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
복수개의 서브 메모리 셀 어레이 블록들(12-1, 12-2, ...) 각각은 도 4 내지 도 6에 나타낸 것과 동일한 구성을 가질 수 있으며, 선택된 메모리 셀을 통하여 데이터를 라이트/리드 한다. 메모리 셀 어레이(15-1)의 기능은 도 7에서 설명한 메모리 셀 어레이(15)의 기능과 동일하며, 센싱 블록(14), 및 컬럼 제어부(20)의 기능은 도 7에서 설명한 것과 동일하다. 로우 제어부(32)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 메인 워드 라인들(NWL1, NWL2, ..., NWLn) 및 메인 소스 라인들(NSL1, NSL2, ..., NSLn)을 제어하여 메모리 셀을 선택한다. 또한, 리프레쉬 명령(REF)에 응답하여 메인 워드 라인들(NWL1, NWL2, ..., NWLn) 및 메인 소스 라인들(NSL1, NSL2, ..., NSLn)을 제어하여 메모리 셀들을 리프레쉬한다.
즉, 도 8에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예는 워드 라인의 부하를 줄이기 위해 워드 라인 스트랩 구조를 가지는 것을 제외하면 도 7에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 구성과 동일하다.
도 9는 본 발명의 반도체 메모리 장치의 또다른 실시예의 구성을 나타내는 것으로서, 메모리 셀 어레이(19), 컬럼 제어부(20), 및 로우 제어부(32)로 구성되어 있으며, 메모리 셀 어레이(19)는 복수개의 서브 메모리 셀 어레이 블록들(12-1, 12-2, ...), 복수개의 워드 라인 선택신호 드라이버들(16), 복수개의 센싱 블록들(14), 복수개의 서브 소스 라인 드라이버들(17), 및 복수개의 서브 워드 라인 드라이버들(18)로 구성되어 있다. 도 8에서 WL은 서브 워드 라인쌍들을, SL은 서브 소스 라인들을, BL11,... 등은 제1 비트 라인들을, BL12, ...등은 제2 비트 라인들을, NWL1, NWL2, ..., NWLn은 메인 워드 라인들을, NSL1, NSL2, ..., NSLn은 메인 소스 라인들을, PX1, PX2, ... 등은 워드 라인 선택 신호 라인들을 각각 나타낸다. 또한, 인접한 두 개씩의 메모리 셀(즉, 제1 메모리 셀과 제2 메모리 셀)의 게이트들에 연결되는 서브 워드 라인들은 전기적으로 연결되어 서브 워드 라인쌍(WL)을 구성한다.
도 9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
복수개의 서브 메모리 셀 어레이 블록들(12-1, 12-2, ...) 각각은 도 4 내지 도 6에 나타낸 것과 동일한 구성을 가질 수 있으며, 선택된 메모리 셀을 통하여 데이터를 라이트/리드 한다. 복수개의 센싱 블록들(14) 각각은 전류 센스 증폭기 또는 전압 센스 증폭기를 구비하여 비트 라인의 전류 차 또는 전압 차를 증폭한다. 복수개의 워드 라인 선택 신호 드라이버들(16) 각각은 해당하는 워드 라인 선택 신호 라인의 신호를 구동하여 출력한다. 복수개의 서브 소스 라인 드라이버들(17) 각 각은 해당하는 메인 소스 라인(NSL1, NSL2, ..., NSLn) 및 해당하는 워드 라인 선택 신호 드라이버(16)의 출력 신호 라인과 연결되고, 해당하는 서브 소스 라인(SL)을 구동한다. 복수개의 서브 워드 라인 드라이버들(18) 각각은 해당하는 메인 워드 라인(NWL1, NWL2, ..., NWLn) 및 해당하는 워드 라인 선택 신호 드라이버(16)의 출력 신호 라인과 연결되고 해당하는 서브 워드 라인쌍(WL)을 구동한다. 또한, 서브 소스 라인 드라이버들(17)과 서브 워드 라인 드라이버들(18)은 서브 메모리 셀 어레이 블록들(12-1, 12-2, ...) 각각의 상하에 교대로 배치된다. 로우 제어부(34)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 메인 워드 라인들(NWL1, NWL2, ..., NWLn), 메인 소스 라인들(NSL1, NSL2, ..., NSLn) 및 워드 라인 선택 신호 라인들(PX1, PX2, ...)을 제어하여 메모리 셀을 선택한다. 또한, 리프레쉬 명령(REF)에 응답하여 메인 워드 라인들(NWL1, NWL2, ..., WLn) 및 메인 소스 라인들(NSL1, NSL2, ..., NSLn)을 제어하여 메모리 셀들을 리프레쉬한다. 컬럼 제어부(20)의 기능은 도 7에서 설명한 것과 동일하다. 로우 제어부(34)로 인가되는 어드레스 신호는 로우 어드레스이고, 컬럼 제어부(20)로 인가되는 어드레스 신호는 컬럼 어드레스인 것이 바람직하다.
즉, 도 9에 나타낸 본 발명의 반도체 메모리 장치의 또다른 실시예는 서브 워드 라인 드라이버 구조를 채택하고 있다. 종래의 반도체 메모리 장치의 경우, 구동하여야 할 워드 라인(또는 서브 워드 라인)의 수가 많았기 때문에 필요한 서브 워드 라인 드라이버의 수도 많았다. 따라서, 서브 워드 라인 드라이버를 설치할 공간을 확보하기가 어려웠고, 현실적으로 서브 워드 라인 드라이버 구조를 채택하기 가 어려웠다. 그러나, 본 발명의 반도체 메모리 장치의 경우, 인접한 두 개씩의 메모리 셀의 게이트들에 연결되는 서브 워드 라인들을 전기적으로 연결하여 서브 워드 라인쌍(WL)을 구성하도록 함으로써 필요한 서브 워드 라인 드라이버(18)의 수를 반으로 줄일 수 있다. 따라서, 메모리 셀 어레이(19)내의 공간상의 문제를 극복할 수 있게 되어 서브 워드 라인 드라이버 구조를 채택하기가 용이해진다.
상술한 실시예는 반도체 메모리 장치의 메모리 셀 어레이의 메모리 셀이 플로팅 바디 트랜지스터를 구비하는 경우를 설명하였지만, 본 발명은 커패시터가 없는 메모리 셀(예를 들면 가변성 저항체(variable resistor)를 데이터 저장 요소로 채택하는 메모리 셀 또는, 플래시 메모리)을 구비하는 다른 반도체 메모리 장치의 경우에 적용 가능하다.
도 10은 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 메모리 셀의 다른 실시예로서, 가변성 저항체를 데이터 저장요소로 채택한 경우를 나타낸 것이고, 도 11은 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 메모리 셀의 또다른 실시예로서, 메모리 셀이 플래쉬 메모리인 경우를 나타낸 것이다.
도 10에 나타낸 본 발명의 반도체 메모리 장치의 경우, 복수개의 제1 메모리 셀들(MC11, MC21, .., MCn1) 각각은 복수개의 제1 워드 라인들(WL11, WL21, ..., WLn1) 중 해당하는 제1 워드 라인과 연결된 게이트와 복수개의 소스 라인(SL1, SL2, ..., SLn) 중 해당하는 소스 라인과 연결된 소스를 구비하는 제1 억세스 트랜지스터(T1) 및 상기 제1 억세스 트랜지스터(T1)의 드레인과 복수개의 제2 비트 라인들(BL12, BL22, ..., BLm2) 중 해당하는 제2 비트 라인 사이에 연결된 제1 가변 성 저항체(R1)를 구비하고, 복수개의 제2 메모리 셀들(MC12, MC22, ..., MCn2) 각각은 복수개의 제2 워드 라인들(WL12, WL22, ..., WLn2) 중 해당하는 제2 워드 라인과 연결된 게이트와 복수개의 소스 라인들(SL1, SL2, ..., SLn) 중 해당하는 소스 라인과 연결된 소스를 구비하는 제2 억세스 트랜지스터(T2) 및 상기 제2 억세스 트랜지스터(T2)의 드레인과 복수개의 제1 비트 라인들(BL11, BL21, ..., BLm1) 중 해당하는 제1 비트 라인 사이에 연결된 제2 가변성 저항체(R2)를 구비하는 것을 제외하면 도 4 및 도 7 내지 도 9에 나타낸 본 발명의 반도체 메모리 장치와 동일하다. 도 10에서, 메모리 셀들 각각은 상변이 메모리 셀(phase change memory cell), 저항성 램(resistance RAM:RRAM), 또는 자기 램(magnetic RAM:MRAM)일 수 있다.
또한, 도 11에 나타낸 본 발명의 반도체 메모리 장치의 경우, 복수개의 제1 메모리 셀들(MC11, MC21, ..., MCn1) 각각은 복수개의 제1 워드 라인들(WL11, WL21, ..., WLn1) 중 해당하는 제1 워드 라인과 연결된 게이트와 복수개의 소스 라인들(SL1, SL2, ..., SLn) 중 해당하는 소스 라인에 연결된 제1 선택 트랜지스터(T11) 및 상기 제1 선택 트랜지스터(T11)의 드레인과 복수개에 제2 비트 라인들(BL12, BL22, ..., BLm2) 중 해당하는 제2 비트 라인 사이에 연결된 제1 메모리 트랜지스터(T21)를 구비하고, 복수개의 제2 메모리 셀들(MC12, MC22, ..., MCn2) 각각은 복수개의 제2 워드 라인들(WL12, WL22, ..., WLn2) 중 해당하는 제2 워드 라인과 연결된 게이트 및 복수개의 소스 라인들(SL1, SL2, ..., SLn) 중 해당하는 소스 라인과 연결된 소스를 구비하는 제2 선택 트랜지스터(T12) 및 상기 제2 선택 트랜지스터(T12)의 드레인과 복수개의 제1 비트 라인들(BL11, BL21, ..., BLm1) 중 해당하는 제1 비트 라인 사이에 연결된 제2 메모리 트랜지스터(T22)를 구비하는 것을 제외하면 도 4 및 도 7 내지 도 9에 나타낸 본 발명의 반도체 메모리 장치와 동일하다. 도 11에서 CG1, CG2, ..., CGn은 제어 게이트 라인을 나타낸다. 또한, 도 11에서 제1 메모리 트랜지스터들(T21) 및 제2 메모리 트랜지스터들(T22) 각각은 게이트와 기판 사이에 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물이 차례로 적층된 형태인 SONOS 셀로 구성될 수도 있다.
즉, 본 발명의 반도체 메모리 장치는 제2 메모리 셀(MC12)의 비트 라인과 연결되는 영역은 제1 비트 라인과 중첩되게 형성하여 제1 비트 라인과 연결하고, 제1 메모리 셀(MC21)의 비트 라인과 연결되는 영역은 제2 비트 라인과 중첩되게 형성하여 제2 비트 라인과 연결함으로써 제2 메모리 셀(MC12)과 제1 메모리 셀(MC21) 각각의 비트 라인과 연결되는 영역을 분리시켜 형성하고, 제1 메모리 셀(MC11) 및 제2 메모리 셀(MC12)과 연결된 워드 라인 및 소스 라인은 동시에 활성화되기 때문에 메모리 셀 간에 발생할 수 있는 교란(disturbance)을 방지할 수 있다. 또한, 메모리 셀들을 대각선 방향으로 배치함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
더불어, 제1 메모리 셀(MC11) 및 제2 메모리 셀(MC12)과 연결되는 워드 라인들(또는 서브 워드 라인들)을 전기적으로 연결함으로써 로우 제어부가 구동하여야 할 워드 라인의 수를 감소시킬 수 있으므로 로우 제어부의 레이 아웃 면적을 감소시킬 수 있으며, 또한 필요한 서브 워드 라인 드라이버의 수를 감소시킬 수 있어 서브 워드 라인 드라이버 구조를 채택하기가 용이해진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 반도체 메모리 장치의 일실시예의 메모리 셀 어레이의 일부분의 구성을 나타내는 것이다.
도 2는 종래의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이의 일부분의 구성을 나타내는 것이다.
도 3은 도 2에 나타낸 종래의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이의 배치를 설명하기 위한 도면이다.
도 4는 본 발명의 반도체 메모리 장치의 실시예의 메모리 셀 어레이의 배치를 설명하기 위한 도면이다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 A-B 방향으로 절단한 경우의 단면도를 나타내는 것이다.
도 6은 도 4에 나타낸 본 발명의 반도체 메모리 장치의 실시예로서 플로팅 바디 트랜지스터를 구비한 메모리 셀을 구비하는 반도체 메모리 장치의 메모리 셀 어레이의 일부분의 구성을 나타내는 것이다.
도 7은 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.
도 8은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.
도 9는 본 발명의 반도체 메모리 장치의 또다른 실시예의 구성을 나타내는 것이다.
도 10은 본 발명의 반도체 메모리 장치의 실시예로서 가변성 저항체를 데이터 저장 요소로 채택한 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이의 일부분의 구성을 나타내는 것이다.
도 11은 본 발명의 반도체 메모리 장치의 실시예로서 플래시 메모리 장치의 메모리 셀 어레이의 일부분의 구성을 나타내는 것이다.

Claims (24)

  1. 제1 방향으로 배치된 제1 워드 라인과 제2 워드 라인을 구비하는 워드 라인쌍;
    상기 제1 워드 라인과 상기 제2 워드 라인 사이에 상기 제1 방향으로 배치된 소스 라인;
    상기 제1 방향과 직교하는 제2 방향으로 배치된 제1 비트 라인과 제2 비트 라인을 구비하는 비트 라인쌍;
    상기 제1 워드 라인에 연결된 게이트와 상기 제2 비트 라인 및 상기 소스 라인과 각각 연결된 제1 영역 및 제2 영역을 구비하고, 상기 제1 방향과 상기 제2 방향 사이의 제3 방향으로 배치된 제1 메모리 셀; 및
    상기 제2 워드 라인에 연결된 게이트와 상기 제1 비트 라인 및 상기 소스 라인과 각각 연결된 제3 영역 및 상기 제2 영역을 구비하고, 상기 제3 방향으로 배치된 제2 메모리 셀을 구비하는 메모리 셀 어레이를 구비하고,
    상기 제1 워드 라인과 상기 제2 워드 라인은 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 메모리 셀의 상기 제1 영역은 상기 제2 비트 라인과 중첩되고, 상기 제2 메모리 셀의 제3 영역은 상기 제1 비트 라인과 중첩되는 것을 특징으로 하 는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 워드 라인 쌍의 상기 제1 워드 라인과 상기 제2 워드 라인은
    전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 메모리 셀은 상기 제1 영역은 드레인 영역이고, 상기 제2 영역은 소스 영역인 플로팅 바디 트랜지스터를 구비하고,
    상기 제2 메모리 셀은 상기 제3 영역은 드레인 영역이고, 상기 제2 영역은 소스 영역인 플로팅 바디 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 메모리 셀 어레이는
    리드 동작 시 상기 제1 비트 라인 및 상기 제2 비트 라인을 통하여 흐르는 전류를 증폭하는 전류 센스 증폭기를 구비하는 센싱 블록을 더 구비하고,
    상기 반도체 메모리 장치는 상기 워드 라인쌍 및 상기 소스 라인들을 제어하는 로우 제어부, 및 상기 제1 비트 라인과 상기 제2 비트 라인을 제어하는 컬럼 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 메모리 셀 어레이는
    리드 동작 시 상기 제1 비트 라인 및 상기 제2 비트 라인의 전압을 증폭하는 전압 센스 증폭기를 구비하는 센싱 블록을 더 구비하고,
    상기 반도체 메모리 장치는 상기 워드 라인쌍 및 상기 소스 라인을 제어하는 로우 제어부, 및 상기 제1 비트 라인과 상기 제2 비트 라인을 제어하는 컬럼 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 방향으로 배치된 메인 워드 라인 및 메인 소스 라인을 더 구비하고,
    상기 메인 워드 라인 및 상기 메인 소스 라인 각각은 상기 워드 라인쌍 및 상기 소스 라인과 각각 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 메모리 셀 어레이는
    리드 동작 시 상기 제1 비트 라인 및 상기 제2 비트 라인을 통하여 흐르는 전류를 증폭하는 전류 센스 증폭기를 구비하는 센싱 블록을 더 구비하고,
    상기 반도체 메모리 장치는 상기 메인 워드 라인 및 상기 메인 소스 라인을 제어하는 로우 제어부 및 상기 제1 비트 라인과 상기 제2 비트 라인을 제어하는 컬럼 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 메모리 셀 어레이는
    리드 동작 시 상기 제1 비트 라인 및 상기 제2 비트 라인의 전압을 증폭하는 전압 센스 증폭기를 구비하는 센싱 블록을 더 구비하고,
    상기 반도체 메모리 장치는 상기 메인 워드 라인 및 상기 메인 소스 라인을 제어하는 로우 제어부 및 상기 제1 비트 라인과 제2 비트 라인을 제어하는 컬럼 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제4항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 방향으로 배치된 메인 워드 라인, 메인 소스 라인, 및 복수개의 워드 라인 선택 신호 라인을 더 구비하고,
    상기 메모리 셀 어레이는 상기 제1 메모리 셀 및 제2 메모리 셀을 구비하는 복수개의 서브 메모리 셀 어레이 블록들, 상기 복수개의 워드 라인 선택 신호 라인 중 해당하는 워드 라인 선택 신호 라인과 연결된 복수개의 워드 라인 선택 신호 드라이버들, 상기 복수개의 워드 라인 선택 신호 드라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 워드 라인과 연결되고, 상기 워드 라인 쌍을 구동하는 서브 워드 라인 드라이버, 및 상기 복수개의 워드 라인 선택 신호 드라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 소스 라인과 연결되고, 상기 소스 라인을 구동하는 서브 소스 라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 메모리 셀 어레이는
    상기 복수개의 서브 메모리 셀 어레이 블록들 각각을 기준으로 상기 서브 워드 라인 드라이버과 상기 서브 소스 라인 드라이버가 교대로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 메모리 셀 어레이는
    리드 동작 시 상기 제1 비트 라인 및 제2 비트 라인을 통하여 흐르는 전류를 증폭하는 전류 센스 증폭기를 구비하는 센싱 블록을 더 구비하고,
    상기 반도체 메모리 장치는 상기 메인 워드 라인, 상기 메인 소스 라인, 및 상기 복수개의 워드 라인 선택 신호 라인들을 제어하는 로우 제어부 및 상기 제1 비트 라인과 상기 제2 비트 라인을 제어하는 컬럼 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 메모리 셀 어레이는
    리드 동작 시 상기 제1 비트 라인 및 제2 비트 라인의 전압을 증폭하는 전압 센스 증폭기를 구비하는 센싱 블록을 더 구비하고,
    상기 반도체 메모리 장치는 상기 메인 워드 라인, 상기 메인 소스 라인, 및 상기 복수개의 워드 라인 선택 신호 라인들을 제어하는 로우 제어부 및 상기 제1 비트 라인과 상기 제2 비트 라인을 제어하는 컬럼 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 메모리 셀은 상기 제2 영역이 소스 영역이고, 게이트가 상기 제1 워드 라인과 연결된 제1 억세스 트랜지스터, 및 상기 제1 억세스 트랜지스터의 드레인과 상기 제1 영역 사이에 연결된 제1 가변성 저항체를 구비하고,
    상기 제2 메모리 셀은 상기 제2 영역이 소스 영역이고, 게이트가 상기 제2 워드 라인과 연결된 제2 억세스 트랜지스터, 및 상기 제2 억세스 트랜지스터의 드레인과 상기 제3 영역 사이에 연결된 제2 가변성 저항체를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 메모리 셀은 상기 제2 영역이 소스 영역이고, 게이트가 상기 제1 워드 라인과 연결된 제1 선택 트랜지스터, 및 상기 제1 선택 트랜지스터의 드레인과 상기 제1 영역 사이에 연결된 제1 메모리 트랜지스터를 구비하고,
    상기 제2 메모리 셀은 상기 제2 영역이 소스 영역이고, 게이트가 상기 제2 워드 라인과 연결된 제2 선택 트랜지스터, 및 상기 제2 선택 트랜지스터의 드레인과 상기 제3 영역 사이에 연결된 제2 메모리 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제1 및 제2 메모리 트랜지스터 각각은
    SONOS 셀을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제1 워드 라인과 제2 워드 라인을 구비하는 워드 라인쌍을 제1 방향으로 배치하고,
    상기 제1 워드 라인과 상기 제2 워드 라인 사이에 상기 제1 방향으로 소스 라인을 배치하고,
    상기 제1 방향과 직교하는 제2 방향으로 제1 비트 라인과 제2 비트 라인을 구비하는 비트 라인쌍을 배치하고,
    상기 제1 워드 라인에 연결된 게이트와 상기 제2 비트 라인 및 상기 소스 라인과 각각 연결된 제1 영역 및 제2 영역을 구비하는 제1 메모리 셀을 상기 제1 방향과 상기 제2 방향 사이의 제3 방향으로 배치하고,
    상기 제2 워드 라인에 연결된 게이트와 상기 제1 비트 라인 및 상기 소스 라인과 각각 연결된 제3 영역 및 상기 제2 영역을 구비하는 제2 메모리 셀을 상기 제3 방향으로 배치하고,
    상기 제1 워드 라인과 상기 제2 워드 라인은 전기적으로 연결하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법.
  18. 제17항에 있어서, 상기 배치 방법은
    상기 제1 메모리 셀의 상기 제1 영역을 상기 제2 비트 라인과 중첩되게 배치하고, 상기 제2 메모리 셀의 제3 영역을 상기 제1 비트 라인과 중첩되게 배치하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법.
  19. 제18항에 있어서, 상기 배치 방법은
    상기 제1 방향으로 메인 워드 라인 및 메인 소스 라인을 추가적으로 배치하고,
    상기 메인 워드 라인 및 상기 메인 소스 라인 각각을 상기 워드 라인쌍 및 상기 소스 라인과 각각 연결하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법.
  20. 제18항에 있어서, 상기 배치 방법은
    상기 제1 방향으로 메인 워드 라인, 메인 소스 라인, 및 복수개의 워드 라인 선택 신호 라인들을 추가적으로 배치하고,
    상기 메모리 셀 어레이 내부에 상기 제1 메모리 셀 및 제2 메모리 셀을 구비하는 복수개의 서브 메모리 셀 어레이 블록들 및 상기 복수개의 워드 라인 선택 신호 라인 중 해당하는 워드 라인 선택 신호 라인과 연결된 복수개의 워드 라인 선택 신호 드라이버들을 배치하고,
    상기 복수개의 서브 메모리 셀 어레이 블록들 각각을 기준으로 상기 복수개의 워드 라인 선택 신호 드라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 워드 라인과 연결되고, 상기 워드 라인 쌍을 구동하는 서브 워드 라인 드라이버와 상기 복수개의 워드 라인 선택 신호 드라이버들 중 해당하는 워드 라인 선택 신호 드라이버의 출력 신호 라인 및 상기 메인 소스 라인과 연결되고, 상기 소스 라인을 구동하는 서브 소스 라인 드라이버를 교대로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제18항에 있어서, 상기 배치 방법은
    상기 제1 메모리 셀은 상기 제1 영역은 드레인 영역이고, 상기 제2 영역은 소스 영역인 플로팅 바디 트랜지스터를 구비하고, 상기 제2 메모리 셀은 상기 제3 영역은 드레인 영역이고, 상기 제2 영역은 소스 영역인 플로팅 바디 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법.
  22. 제18항에 있어서, 상기 배치 방법은
    제1 메모리 셀은 상기 제2 영역이 소스 영역인 제1 억세스 트랜지스터를 구비하고, 상기 제2 메모리 셀은 상기 제2 영역이 소스 영역인 제2 억세스 트랜지스터를 구비하고,
    상기 제1 억세스 트랜지스터의 게이트를 상기 제1 워드 라인과 연결하고, 상기 제2 억세스 트랜지스터의 게이트를 상기 제2 워드 라인과 연결하고,
    제1 가변성 저항체를 상기 제1 억세스 트랜지스터의 드레인과 상기 제1 영역 사이에 배치하고, 제2 가변성 저항체를 상기 제2 억세스 트랜지스트의 드레인과 상기 제3 영역 사이에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법.
  23. 제18항에 있어서, 상기 배치 방법은
    상기 제1 메모리 셀은 상기 제2 영역이 소스 영역인 제1 선택 트랜지스터를 구비하고, 상기 제2 메모리 셀은 상기 제2 영역이 소스 영역인 제2 선택 트랜지스터를 구비하고,
    상기 제1 선택 트랜지스터의 게이트를 상기 제1 워드 라인과 연결하고, 상기 제2 선택 트랜지스터의 게이트를 상기 제2 워드 라인과 연결하고,
    제1 메모리 트랜지스터를 상기 제1 선택 트랜지스터의 드레인과 상기 제1 영역 사이에 배치하고, 제2 메모리 트랜지스터를 상기 제2 선택 트랜지스터의 드레인과 상기 제3 영역 사이에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법.
  24. 제23항에 있어서, 상기 배치 방법은
    제1 및 제2 메모리 트랜지스터 각각이 SONOS 셀을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 메모리 셀 어레이의 배치 방법.
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