JP3983960B2 - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置 Download PDFInfo
- Publication number
- JP3983960B2 JP3983960B2 JP2000215092A JP2000215092A JP3983960B2 JP 3983960 B2 JP3983960 B2 JP 3983960B2 JP 2000215092 A JP2000215092 A JP 2000215092A JP 2000215092 A JP2000215092 A JP 2000215092A JP 3983960 B2 JP3983960 B2 JP 3983960B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- wiring
- insulating film
- hole
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/26—Phase shift masks [PSM]; PSM blanks; Preparation thereof
- G03F1/30—Alternating PSM, e.g. Levenson-Shibuya PSM; Preparation thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/946—Step and repeat
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、半導体集積回路装置の製造工程における露光技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置を構成する配線や素子のパターンの微細化や高集積化に伴い、そのパターンを半導体基板上に転写するための露光処理に際しては、パターン間の重ね合わせに高い精度が要求されている。この重ね合わせ精度は、露光装置のパターン重ね合わせ精度（性能）に依存するところが大きい。このため、露光装置の重ね合わせ性能によって決まる重ね合わせマージンを確保した状態でパターンをレイアウトするのが一般的である。
【０００３】
また、上記パターンの合わせマージンを確保するための別の技術としては、例えば特開平１０−２８４７００号公報に記載があり、重ね合わせ精度の厳しい側の寸法が小さくなるようにパターンの形状を変形させる技術が開示されている。また、例えば特開平５−１９４４６号公報には、多様で、微細なパターンを露光するために、一定のモードのマスクパターン領域の端部または複数のモードのマスクパターン領域の境界部に所定の補正パターンを設けた位相シフトマスク技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記パターンの重ね合わせ技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、上記パターンの形状を変形させその寸法を小さくする技術においては、解像度の余裕がある場合には合わせ余裕を確保した状態でのパターン形成が可能であるが、パターン寸法が露光装置の解像限界に近くなるにしたがって、パターンの形成制御性の劣化やパターンの形成マージンの減少が著しくなる。このため、パターンの重ね合わせマージンを確保することはできてもパターン自体を良好に形成することができない場合が生じる。
【０００６】
本発明の目的は、パターンの重ね合わせマージンを向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、配線を挟む一対の第１ホールパターン上に第２のホールパターンを転写する際に、その配線を挟む一対の第２ホールパターンが位置ずれしたとしても、前記第１ホールパターンとは接続され、配線には接続されないように、設計の段階において配線から離間する方向に離れて配置されるようにフォトマスクに形成されたマスクパターンを用いるものである。
【００１０】
また、本発明は、前記マスクパターンを形成する光透過パターンが、前記配線に交差する方向に延びる直線上に配置されるが、前記配線に沿って延びる直線上には配置されず交互にずれているものである。
【００１１】
また、本発明は、前記配線に沿って配置される光透過パターンの隣接距離が、前記配線に交差する方向に沿って配置される光透過パターンの隣接距離よりも短いものである。
【００１２】
また、本発明は、前記光透過パターンの互いに隣接するもののうち、一方に位相シフタを配置したものである。
【００１３】
また、本発明は、半導体基板に複数の第１領域を形成する工程、前記半導体基板上に第１絶縁膜を堆積する工程、前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、前記配線を覆う第２絶縁膜を堆積する工程、前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１ホールパターンとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間するように配置され、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されており、前記第１方向に沿って配置される前記複数の光透過パターンの隣接ピッチは、前記第２の方向に沿って配置される前記複数の光透過パターンの隣接ピッチよりも短く、前記複数の光透過パターンのうち、互いに隣接する光透過パターンのいずれか一方には位相シフタが配置されているものである。
【００１４】
また、本発明は、半導体基板に複数の第１領域を形成する工程、前記半導体基板上に第１絶縁膜を堆積する工程、前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、前記配線を覆う第２絶縁膜を堆積する工程、前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記配線を挟むように近接して配置される一対の第２ホールパターンは、その両方または一方の中心が、前記第１ホールパターンの中心からずれており、かつ、その一対の第２ホールパターンに挟まれる配線から離間するように配置されており、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されており、前記第１方向に沿って配置される前記複数の光透過パターンの隣接ピッチは、前記第２の方向に沿って配置される前記複数の光透過パターンの隣接ピッチよりも短く、前記複数の光透過パターンのうち、互いに隣接する光透過パターンのいずれか一方には位相シフタが配置されているものである。
【００１５】
また、本発明は、半導体基板に複数の第１領域を形成する工程、前記半導体基板上に第１絶縁膜を堆積する工程、前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、前記配線を覆う第２絶縁膜を堆積する工程、前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１ホールパターンとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間するように配置され、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されているものである。
【００１６】
【発明の実施の形態】
１．紫外光：半導体分野では４００nm前後から短波長で５０nm以下程度までの電磁波を言うが、３００nmより長波長を近紫外域、それ以下の短波長領域を遠紫外域と呼び、２００nm以下を特に真空紫外域と言う。光源としては水銀アークランプ等のi線（波長：３６５nm）、KrFエキシマレーザ（波長：２４８nm）、ArF（波長：１９３ｎｍ）及びF2（波長：１５７ｎｍ）エキシマレーザ等がある。
【００１７】
２．スキャンニング露光：細いスリット状の露光帯を、半導体ウエハとフォトマスク（又はレチクル、本願でフォトマスクと言うときはレチクルも含む広い概念を示す）に対して、スリットの長手方向と直交する方向に（斜めに移動させてもよい）相対的に連続移動（走査）させることによって、フォトマスク上の回路パターンを半導体ウエハ上の所望の部分に転写する露光方法。
【００１８】
３．ステップアンドスキャン露光：上記スキャンニング露光とステッピング露光を組み合わせてウエハ上の露光すべき部分の全体を露光する方法であり、上記スキャンニング露光の下位概念に当たる。
【００１９】
４．フォトマスク（光学マスク）：基板上に光を遮光するパターンや光の位相を変化させるパターンを形成したもの。基板上とは、基板上面、基板上面に近接した内部領域または上空領域を含む（上面に近接した別の基板上に配置しても良い）。通常のフォトマスク（バイナリマスク）とは、基板上に光を遮光するパターンと光を透過するパターンとでマスクパターンを形成した一般的なフォトマスクのことを言う。以下、フォトマスクを単にマスクという。
【００２０】
５．基板溝シフタ：石英等の透明マスク基板自体の表面に凹部を形成した位相シフタ。基板自体の表面とは、基板の表面に基板と材質が類似した膜を形成したものを含むものとする。
【００２１】
６．基板上薄膜溝シフタ：基板上の遮光膜下に、シフタとして作用する目的に適合した厚さのシフタ膜を形成して、下地基板とのエッチング速度差等を利用する等して形成した溝型シフタ。
【００２２】
７．溝シフタ：上記基板溝シフタ及び基板上薄膜溝シフタ等を含む上位概念で、遮光膜より下層の透明膜、透明基板等に凹部を形成したシフタ一般を言う。これに対して、遮蔽膜上にシフタ膜を配置する方式をシフタ膜上置き方式又は上置きシフタという。
【００２３】
８．微細庇型溝シフタ：溝シフタの周辺（幅の狭い断面方向）で遮光膜が石英基板等の凹部側壁上端から凹部の内側へオーバハング状（又は庇状に）に、突き出た部分の長さPが単色露光光の波長λを基準とした場合に、４０％（P／λ＝４０％を「庇長さ」と言う）以下である場合を言う。
【００２４】
９．シフタの深さ：シフタ部の基板掘り込み深さは露光波長に依存し、位相を１８０度反転させる深さＺは、Ｚ＝λ／（２（ｎ−１））で表される。ただし、ｎは所定の露光波長の露光光に対する基板の屈折率、λは露光波長である。
【００２５】
１０．位相シフタ（位相シフトマスクパターン）：少なくとも一つの位相シフタを有するマスク開口パターンを含むマスク上の回路パターン。例えば、ステッピング露光の単一ショット領域（ワンステップで露光する範囲）又はスキャンニング露光での単一のスキャンニングで露光する領域に対応するマスク上の回路パターン群で、例えば半導体ウエハ上の単位チップ領域又はその整数倍に相当するマスク基板上のマスクパターン（回路パターン）等を言う。
【００２６】
１１．補助光透過パターン（補助マスクパターン）：一般に半導体ウエハ上に投影されたとき、その開口パターンに対応する独立した像を形成しないマスク上の開口パターンを言う。
【００２７】
１２．レベンソン型位相シフトマスク：空間周波数変調型位相シフトマスクとも呼ばれ、一般に遮光膜に遮光領域で隔てられ、相互に近接して複数の開口を設け、その位相を交互に反転した開口群から成る位相シフトマスク。大まかに分類すると、ラインアンドスペースパターンと交互反転ホールパターン（コンタクトホール用レベンソンパターンとも言う）等がある。
【００２８】
１３．ハーフトーン型位相シフトマスク：位相シフトマスクの一種でシフタと遮光膜を兼用するハーフトーン膜の透過率が１％以上、４０％未満で、それが無い部分と比較したときの位相シフト量が光の位相を反転させるハーフトーンシフタを有するものである。
【００２９】
１４．補助パターン配置型位相シフトマスク：大まかに分類すると、孤立したラインパターンとホールパターン用に分類され、前者の代表は実開口パターンとその両側に設けられた補助シフタパターン（この位相反転パターンも等価である）であり、後者の代表はアウトリガタイプのホールパターン（中央の実開口とその周辺に設けられた複数の補助開口からなる）である。しかし、上記レベンソン型位相シフトマスクのマスクパターンの端部又は周辺には補助開口や補助シフタが設けられるので、実際のパターンでは両方式が混合する場合が多い。
【００３０】
１５．位相シフトマスク：本願で単に位相シフトマスクと言うときは、これらを総称して言うものとする。
【００３１】
１６．半導体ウエハ（以下、単にウエハという）または半導体基板とは、半導体集積回路の製造に用いるシリコン単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものの他、特に、そうでない旨明示された場合を除き、ＴＦＴ（Tin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００３２】
１７．遮光領域、遮光パターン、遮光膜または遮光と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示す。一般に数％から３０％未満のものが使われる。一方、「光透過領域」、「光透過パターン」、「透明領域」、「透明膜」または「透明」言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示す。一般に９０％以上のものが使用される。
【００３３】
１８．フォトレジストパターンは、感光性の有機膜をフォトリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるレジスト膜を含む。
【００３４】
１９．通常照明とは、非変形照明のことで、光強度分布が比較的均一な照明を言う。
【００３５】
２０．変形照明とは、中央部の照度を下げた照明であって、斜方照明、輪帯照明、４重極照明、５重極照明等の多重極照明またはそれと等価な瞳フィルタによる超解像技術を含む。
【００３６】
２１．解像度：パターン寸法は投影レンズの開口数ＮＡ（Numerical Aperture）と露光波長λで規格かして表現できる。本実施の形態においては、露光波長２４８ｎｍのＫｒＦエキシマレーザ光を、投影レンズのＮＡは０．６８を主に用いた。したがって、異なる波長や異なるレンズＮＡを用いる場合は、解像度Ｒは、Ｒ＝Ｋ１・λ／ＮＡ（Ｋ１はプロセスに依存して決まるある定数）で表されるので換算して用いれば良い。ただし、焦点深度ＤもＤ＝Ｋ２・λ／（ＮＡ）2（Ｋ２はプロセスに依存して決まるある定数）で表されるので、焦点深度は異なる。
【００３７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３８】
２２．転写パターン：マスクによってウエハ上に転写されたパターンであって、具体的には上記フォトレジストパターンおよびフォトレジストパターンをマスクとして実際に形成されたウエハ上のパターンを言う。
【００３９】
２３．ホールパターン：ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、スルーホール等の微細パターン。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
【００４０】
２４．ラインパターン：所定の方向に延在する帯状のパターンをいう。
【００４１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００４２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００４３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４４】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４５】
また、本実施の形態の説明に用いる図面においてマスクまたはそのデータを模式的に示す平面図であっても、図面を見易くするために、遮光パターンおよび位相シフタにハッチングを付す。
【００４６】
（実施の形態１）
本実施の形態においては、例えば最小設計寸法が１３０ｎｍ程度の１Ｇ（ギガ）ビットＤＲＡＭ（Dynamic Random Access Memory）級の大規模集積回路素子の製造工程に本発明を適用した場合を一例として説明する。
【００４７】
まず、そのＤＲＡＭの製造方法の一例を説明する。なお、ここでは、ＤＲＡＭの製造工程中の主として構造について説明し、その構造を形成するのための露光技術（上記マスクの構造を含む）については後述する。また、ここで用いる平面図において、左右水平方向をＸ方向とし、これに対して垂直な上下垂直方向をＹ方向として説明する。また、そのＸ方向に延びる仮想上な軸をＸ軸、Ｙ方向に延びる仮想上な軸をＹ軸という。また、メモリセルパターンは、１交点メモリセルタイプ（あるいはオープンビットライン型）のパターンレイアウトを例示する。
【００４８】
図１は、そのＤＲＡＭの製造工程中におけるメモリアレイの要部平面図を示している。また、図２〜図４は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。ウエハ１Ｗを構成する半導体基板（以下、単に基板という）１は、例えばｐ型の単結晶シリコンからなる。基板１の主面の分離領域には、例えば溝型の分離部（トレンチアイソレーション）２が形成されている。この分離部２は、基板１に掘られた溝内に絶縁膜が埋め込まれることで形成されている。また、基板１には、その分離部２によって複数の活性領域Ｌが形成されている。各々の活性領域Ｌは、図１に示すように、その周囲が分離部２に取り囲まれることで、図１の左右上下（水平垂直：ＸＹ）方向に対して斜めの方向に細長く延びる平面島状のパターンに形成されている。各々の活性領域Ｌには、例えば２個のメモリセル選択用ＭＩＳ・ＦＥＴが、各々のソース、ドレインの一方を共有する状態で形成される。
【００４９】
活性領域ＬのＹ方向における配置ピッチ（ピッチ：対象とするパターンの中心から中心までの距離）Ｄｙ1は、例えば４２０ｎｍ程度（ウエハ上換算）である。また、活性領域ＬのＸ方向における配置ピッチＤｘ1は、例えば５２０ｎｍ程度（ウエハ上換算）である。活性領域Ｌが、Ｙ方向の１行毎にＸ方向にずれる寸法Ｄｘ２は、例えば２６０ｎｍ程度（ウエハ上換算）である。また、活性領域Ｌの短方向（幅方向：長手方向に垂直な方向）における配置ピッチＤ1は、例えば２５０ｎｍ程度（ウエハ上換算）である。さらに、活性領域Ｌの長手方向における配置間隔（間隔：対象とするパターンの対向する端から端までの距離）Ｄ2は、例えば１６０〜１８０ｎｍ程度（ウエハ上換算）である。活性領域Ｌの長手方向における隣接ピッチは、例えば２５２ｎｍ程度（ウエハ上換算）である。また、活性領域Ｌの長手方向寸法は、例えば１２６ｎｍ程度（ウエハ上換算）である。
【００５０】
上記溝型の分離部２の形成方法は、例えば次の通りである。まず、基板１の主面上に活性領域形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、上記活性領域Ｌの形成領域を覆い、それ以外の領域が露出されるようにパターン形成されている。このフォトレジストパターンについては後ほど詳細に説明する。続いて、そのフォトレジストパターンをエッチングマスクとして、基板１に対してエッチング処理を施すことにより、フォトレジストパターンから露出する基板１部分をエッチング除去する。これにより、基板１に、例えば深さ３００〜４００ｎｍ程度の溝（転写パターン）を形成する。その後、その溝の内部を含む基板１上に、例えば酸化シリコン膜からなる絶縁膜２ａをＣＶＤ(Chemical Vapor Deposition)法で６００ｎｍ程度の厚さで堆積する。この絶縁膜２ａは、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ：Tetraethoxysilane）とをソースガスに用いたプラズマＣＶＤ法で堆積した後、１０００℃程度のドライ酸化を行って膜を緻密化（デンシファイ）することで形成されている。その後、その絶縁膜２ａを化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨（ポリッシュバック）する。このとき、溝の内部の絶縁膜２ａの表面を活性領域Ｌの表面とほぼ同じ高さになるように平坦化する。このようにして溝型の分離部２を形成する。
【００５１】
その後、基板１にホウ素（Ｂ）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をフッ酸（ＨＦ）系の洗浄液で洗浄した後、基板１を熱酸化することによってｐ型ウエル３の活性領域Ｌの表面に酸化シリコン系の清浄なゲート絶縁膜４を形成する。ゲート絶縁膜４の厚さは、例えば二酸化シリコン換算膜厚で６ｎｍ程度である。なお、ゲート絶縁膜４は、酸化シリコン系の絶縁膜よりも誘電率が高い窒化シリコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル膜、酸化チタン膜など）であっても良い。これらの絶縁膜は、基板１上にＣＶＤ法やスパッタリング法で成膜することによって形成する。
【００５２】
続く工程を図５〜図７に示す。図５は、上記ＤＲＡＭの製造工程中における図１と同一箇所の要部平面図を示し、図６および図７は、それぞれ図５のＡ−Ａ線およびＢ−Ｂ線の断面図を示している。この工程においては、基板１の主面上に複数本のワード線ＷＬ（ゲート電極５）を形成する。すなわち、基板１の主面上に、例えばリン（Ｐ）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、タングステン（Ｗ）膜（膜厚１００ｎｍ程度）およびキャップ絶縁膜６（膜厚１５０ｎｍ程度）を順次堆積した後、ワード線形成用のフォトレジストパターンをマスクにしてこれらの膜をドライエッチングすることにより、ワード線ＷＬ（ゲート電極５）を形成する。多結晶シリコン膜およびキャップ絶縁膜６はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。キャップ絶縁膜６は、例えば窒化シリコン膜からなる。
【００５３】
このワード線ＷＬは、図５に示すように、図５のＹ方向に沿って延びる平面帯状のパターンで形成され、図５のＸ方向に沿って所定の間隔をおいて互いに平行となるように複数本配置されている。このワード線ＷＬと、上記活性領域Ｌとは、互いに斜めに交差するように配置されている。ワード線ＷＬにおいて活性領域Ｌと平面的に重なる部分が、メモリセル選択用ＭＩＳ・ＦＥＴのゲート電極５となる。また、活性領域Ｌにおいてワード線ＷＬが重なった領域がメモリセル選択用ＭＩＳ・ＦＥＴのチャネル領域となる。上記したように各活性領域Ｌには２個のメモリセル選択用ＭＩＳ・ＦＥＴが配置されるので、各活性領域Ｌには２本のワード線ＷＬが平面的に重なるようになっている。また、この構造のＤＲＡＭにおいて、上記活性領域Ｌの長手方向の配置間隔Ｄ2は、１本のワード線ＷＬが配置される分の寸法しかない。ワード線ＷＬの線幅は、メモリセル選択用ＭＩＳ・ＦＥＴのしきい値電圧を得るために必要な線幅を有しており、ここでは、例えば１００ｎｍ程度（ウエハ上換算）である。また、隣接するワード線ＷＬのピッチは、例えば２６０ｎｍ程度（ウエハ上換算）である。
【００５４】
続く工程を図８〜図１０に示す。図８〜図１０は、それぞれこの工程における上記図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、ｐ型ウエル３にヒ素（Ａｓ）またはリン（Ｐ）をイオン打ち込みしてゲート電極５の両側のｐ型ウエル３にｎ型半導体領域７（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳ・ＦＥＴＱｓが略完成する。続いて、基板１上に窒化シリコン等からなる絶縁膜８をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積する。なお、絶縁膜８は、隣接ワード線ＷＬ間を埋め込んでしまうことなく、ワード線ＷＬの表面に薄く被着されている。
【００５５】
続く工程を図１１〜図１４に示す。図１１は、この工程における図１と同一箇所の要部平面図を示し、図１２〜図１４は、それぞれ図１１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜９を堆積した後、その絶縁膜９に、底面からｎ型半導体領域７が露出するような平面略円形状のコンタクトホール（第１のホールパターン）１０ａおよびコンタクトホール（第２のホールパターン）１０ｂを形成する。すなわち、まず、基板１上に、酸化シリコン等からなる絶縁膜９をＣＶＤ法等によって６００ｎｍ程度の厚さで堆積した後、その絶縁膜９の表面を化学機械研磨法等で平坦化する。続いて、絶縁膜９上に、コンタクトホール形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、コンタクトホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。このフォトレジストパターンについては後ほど詳細に説明する。その後、そのフォトレジストパターンをエッチングマスクとして、ドライエッチング処理を施すことにより、そのフォトレジストパターンから露出する絶縁膜９，８部分をエッチング除去する。これにより、底面からメモリセル選択用ＭＩＳ・ＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）が露出するようなコンタクトホール１０ａ，１０ｂを形成する。このエッチング処理に際して、酸化シリコン等からなる絶縁膜９のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン等からなる絶縁膜８のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１０ａ、１０ｂを、ゲート電極５（ワード線ＷＬ）に対して自己整合（セルフアライン）に形成することができる。
【００５６】
コンタクトホール１０ａ，１０ｂのうち、活性領域Ｌの中央に配置されるコンタクトホール１０ａは、ｎ型半導体領域７とデータ線とを電気的に接続するためのホールパターン（転写パターン）である。また、活性領域Ｌの両端側に配置されるコンタクトホール（第１ホールパターン）１０ｂは、ｎ型半導体領域７と情報蓄積用容量素子の下部電極（蓄積電極）とを電気的に接続するためのホールパターン（転写パターン）である。
【００５７】
コンタクトホール１０ａ，１０ｂは、例えば蜂の巣状に密集して配置されている。コンタクトホール１０ａ，１０ｂの直径は、例えば２４０ｎｍ程度（ウエハ上換算）である。また、コンタクトホール１０ａ，１０ｂのＹ方向の配置ピッチＤｙ2は、例えば２８０ｎｍ程度（ウエハ上換算）である。また、コンタクトホール１０ａ，１０ｂが、Ｘ方向の１列毎にＹ方向にずれる寸法Ｄｙ３は、例えば１４０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ａ，１０ｂのＸ方向の配置ピッチＤｘ3は、例えば２６０ｎｍ程度（ウエハ上換算）である。
【００５８】
また、コンタクトホール１０ａ，１０ａのＹ方向の配置ピッチＤｙ４は、例えば４２０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ａ，１０ａのＸ方向の配置ピッチＤｘ４は、例えば５２０ｎｍ程度（ウエハ上換算）である。
【００５９】
また、コンタクトホール１０ｂ，１０ｂのＹ方向の配置ピッチＤｙ5は、例えば２８０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ｂ，１０ｂのＹ方向の配置ピッチＤｙ6は、例えば４２０ｎｍ程度（ウエハ上換算）である。さらに、コンタクトホール１０ｂ，１０ｂのＸ方向の配置ピッチＤｘ5は、例えば５２０ｎｍ（ウエハ上換算）程度である。
【００６０】
続く工程を図１５および図１６に示す。図１５および図１６は、この工程における上記図１のＡ−Ａ線およびＢ−Ｂ線に相当する部分の断面図を示している。この工程においては、図１５および図１６に示すように、コンタクトホール１０ａ，１０ｂの内部にプラグ１１ａ，１１ｂを形成する。プラグ１１ａ，１１ｂを形成するには、絶縁膜９上にリン（Ｐ）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってコンタクトホール１０ａ，１０ｂの内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１０ａ，１０ｂの外部のｎ型多結晶シリコン膜を化学機械研磨法またはエッチバック法で除去する。
【００６１】
続く工程を図１７〜図２０に示す。図１７は、この工程における上記図１と同一箇所の要部平面図を示し、図１８〜図２０は、それぞれ図１７のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜１２を堆積した後、その絶縁膜１２に、底面からプラグ１１ａの一部が露出するような平面略円形状のスルーホール１３を形成する。すなわち、まず、基板１上（絶縁膜９およびプラグ１１ａ，１１ｂの上面上）に、例えば酸化シリコン等からなる絶縁膜１２をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積した後、その絶縁膜１２上に、データ線用のスルーホールを形成するためのフォトレジストパターンを形成する。このフォトレジストパターンは、データ線とプラグ１１ａとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。続いて、図１７、図１９および図２０に示すように、そのフォトレジストパターンをエッチングマスクとして、そこから露出する絶縁膜１２部分をエッチング除去することにより、スルーホール１３を形成する。スルーホール１３の平面配置ピッチは、上記したコンタクトホール１０ａ，１０ｂの平面配置ピッチよりも比較的広い。このため、このスルーホール１３を形成するためのフォトレジストパターンは、ハーフトーン型位相シフトマスクで、照明光の干渉性を高くしたコヒーレンシ（σ）＝０．３の（あるいは位相シフト法における通常の露光条件）露光条件で形成することができる。スルーホール１３の直径は、例えば２００ｎｍ程度（ウエハ上換算）である。
【００６２】
続く工程を図２１〜図２４に示す。図２１は、この工程における上記図１と同一箇所の要部平面図を示し、図２２〜図２４は、それぞれ図２１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、上記スルーホール１３内にプラグ１４を形成した後、これに接続されるデータ線ＤＬを形成する。まず、プラグ１４を形成するには、絶縁膜１２上に、例えばスパッタリング法でチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜上にＣＶＤ法等でタングステン（Ｗ）膜を堆積することによってスルーホール１３の内部にこれらの膜を埋め込んだ後、スルーホール１３の外部のこれらの膜を化学機械研磨法で除去する。続いて、データ線ＤＬを形成するには、例えば絶縁膜１２上にスパッタリング法で窒化チタン（ＴｉＮ）膜（膜厚１０ｎｍ程度）を堆積し、続いて窒化チタン（ＴｉＮ）膜上にＣＶＤ法等でタングステン（Ｗ）膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジストパターンをマスクにしてこれらの膜をドライエッチングする。
【００６３】
データ線ＤＬは、プラグ１４およびその下層のプラグ１１ａを通じてメモリセル選択ＭＩＳＱｓにおけるソース・ドレイン用の一方のｎ型半導体領域７と電気的に接続される。データ線ＤＬの線幅は、例えば８０ｎｍ程度（ウエハ上換算）である。また、隣接するデータ線ＤＬ間の距離は、例えば４３０ｎｍ程度（ウエハ上換算）である。
【００６４】
続く工程を図２５〜図２８に示す。図２５は、この工程における上記図１と同一箇所の要部平面図を示し、図２６〜図２８は、それぞれ図２５のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜１５および絶縁膜１６を堆積した後、その絶縁膜１５，１６および絶縁膜１２に、底面からプラグ１１ｂの一部が露出するような平面略円形状のスルーホール（第２ホールパターン）１７を形成する。
【００６５】
すなわち、まず、基板１上（絶縁膜１２の上面およびデータ線ＤＬの表面上）に、例えば酸化シリコン等からなる絶縁膜１５をＣＶＤ法等によって３００ｎｍ程度の厚さで堆積し、続いて化学機械研磨法でその表面を平坦化する。続いて、その絶縁膜１５上に、例えば窒化シリコンからなる絶縁膜１６をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積した後、その上に、例えば多結晶シリコン膜をＣＶＤ法等によって堆積する。その後、その多結晶シリコン膜上に、情報蓄積用容量素子用のスルーホールを形成するためのフォトレジストパターンを形成した後、それをエッチングマスクとして多結晶シリコン膜においてスルーホール形成領域に孔を開口することにより、ハードマスク１８を形成する。このフォトレジストパターンは、情報蓄積用容量素子の下部電極と、プラグ１１ｂとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。この場合のスルーホールの平面配置ピッチは、上記したコンタクトホール１０ａ，１０ｂの平面配置ピッチよりも比較的広いので、そのフォトレジストパターンは、レベンソン型位相シフトマスクを用いて、位相シフト法における通常の露光条件で形成することができる。ハードマスク１８を形成した後、基板１上に、さらに多結晶シリコン膜をＣＶＤ法等によって堆積し、これを異方性のドライエッチング法等によってエッチバックすることにより、ハードマスク１８の孔の内側面にサイドウォール１８ａを形成する。その後、図２５、図２６および図２８に示すように、そのハードマスク１８およびサイドウォール１８ａをエッチングマスクとして、そこから露出する絶縁膜１６，１５，１２部分をエッチング除去することにより、スルーホール１７を形成する。
【００６６】
スルーホール１７は、その径がその下部のコンタクトホール１０ｂの径よりも小さくなるように形成する。また、スルーホール１７は、その中心がその下部のコンタクトホール１０ｂの中心よりもデータ線ＤＬから離れる方向にオフセットする。このように、スルーホール１７の径をその下部のコンタクトホール１０ｂの径よりも小さくし、かつその中心をデータ線ＤＬから離れる方向にオフセットすることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact；ＳＡＣ)技術を用いることなく、スルーホール１７（の内部に埋め込まれるプラグ）とデータ線ＤＬとのショートを防止することができる。なお、スルーホール１７の径をその下部のコンタクトホール１０ｂの径よりも小さくした場合においても、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。このスルーホール１７は、全体が下層のプラグ１１ｂ上に形成される必要性はなく、少なくとも一部がプラグ１１ｂと接触していれば良い。すなわち、いわゆる“目空き”を許容した構造となっている。このスルーホール１７の直径は、例えば１７０ｎｍ程度（ウエハ上換算）である。また、スルーホール１７の端からそれに近接して対向するビット線ＤＬの端までの距離は、例えば４０ｎｍ程度（ウエハ上換算）である。
【００６７】
続く工程を図２９〜図３１に示す。図２９〜図３１は、この工程における上記図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、ハードマスク１８およびサイドウォール１８ａをドライエッチングで除去した後スルーホール１７の内部にプラグ１９を形成し、さらにプラグ１９の表面にバリアメタル膜２０を形成する。プラグ１９およびバリアメタル膜２０を形成するには、まず絶縁膜１６の上部に、リン（Ｐ）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１７の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１７の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。またこのとき、スルーホール１７の内部のｎ型多結晶シリコン膜をオーバー研磨（オーバーエッチング）し、プラグ１９の表面を絶縁膜１６の表面よりも下方に後退させることによって、プラグ１９の上部にバリアメタル膜２０を埋め込むスペースを確保する。次に、絶縁膜１６の上部にスパッタリング法でＴｉＮ膜を堆積することによって、プラグ１９の上部のスルーホール１７内にＴｉＮ膜を埋め込んだ後、スルーホール１７の外部のＴｉＮ膜を化学機械研磨法（またはエッチバック）で除去する。この種のバリアメタル材料としては、ＴｉＮの他、ルテニウム（Ｒｕ）シリサイドやチタン（Ｔｉ）−アルミニウム（Ａｌ）−シリコン（Ｓｉ）合金などを用いることもできる。
【００６８】
続く工程を図３２および図３３に示す。図３２および図３３は、この工程における上記図１のＡ−Ａ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、絶縁膜１６およびバリアメタル膜２０上に、例えば酸化シリコン等からなる絶縁膜２１をＣＶＤ法等によって堆積した後、その上に、反射防止膜およびフォトレジスト膜をスピン塗布し、これをキャパシタ孔形成用のフォトレジストパターン２２に形成する。
【００６９】
ＤＲＡＭのメモリセルを構成する情報蓄積用容量素子の下部電極は、次の工程でこの絶縁膜２１に形成する孔（凹部）の内部に形成される。従って、絶縁膜２１の膜厚がこの下部電極の高さとなるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、絶縁膜２１を厚い膜厚（０．８μｍ程度）で堆積する必要がある。絶縁膜２１は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００７０】
また、フォトレジストパターン２２は、反射防止膜とその上のフォトレジスト膜とで構成されている。このフォトレジスト膜は、厚い膜厚の絶縁膜２１をエッチングするので、エッチング過程での膜減りを考慮し、その膜厚を４８０ｎｍ程度とする。下層の反射防止膜はフォトレジスト膜を露光現像によってパターニングした後、そのフォトレジストパターンをエッチングマスクとしてドライエッチング処理が施されることで、既にパターニングされている。絶縁膜２１の膜厚が０．８μｍ程度の場合は、レジストマスクによるエッチングが可能であるが、絶縁膜２１の膜厚がそれより厚い場合には、エッチングマスクとしてタングステン等のようなハードマスクの転写が必要である。
【００７１】
続く工程を図３４〜図３６に示す。図３４は、この工程における上記図１と同一箇所の要部平面図を示し、図３５および図３６は、それぞれ図３４のＡ−Ａ線およびＣ−Ｃ線の断面図を示している。この工程においては、フォトレジストパターン２２をマスクにしてその下層の絶縁膜２１をドライエッチングすることにより、その底面にスルーホール１７内のバリアメタル膜２０の表面が露出する深い孔（凹部）２３を形成する。孔２３は、ワード線ＷＬの延在方向に長辺を有し、かつデータ線ＤＬの延在方向に短辺を有する矩形の平面パターンで構成され、長辺方向の径は、例えば２２０ｎｍ、短辺方向の径は、例えば１３０ｎｍである。また、長辺方向の隣接する孔２３との間隔および短辺方向の隣接する孔２３との間隔は、それぞれ、例えば１３０ｎｍである。
【００７２】
図３７は、孔２３内に、情報蓄積用容量素子２４を形成した際の断面図を示している。情報蓄積用容量素子２４は、下部電極２４ａと、その表面に形成された容量絶縁膜２４ｂと、プレート電極２４ｃとを有している。下部電極２４ａは、例えばドープトポリシリコン膜からなり、プラグ１９およびその下層のプラグ１１ｂを通じてメモリセル選択ＭＩＳＱｓにおけるソース・ドレイン用の一方のｎ型半導体領域７と電気的に接続されている。容量絶縁膜２４ｂは、例えば窒化シリコン膜、窒化シリコン膜と酸化シリコン膜との積層膜あるいは酸化タンタル（ＴａＯ5）等からなる。プレート電極２４ｃは、キャパシタ孔２３を埋め込むドープトポリシリコン膜と、その上に堆積されたタングステン等のような金属膜とを有している。プレート電極２４ｃにおいてキャパシタ孔２３内における部分を埋め込み性の良好なドープトポリシリコン膜とすることにより、アスペクト比の高いキャパシタ孔２３を良好に埋め込むことが可能となっている。
【００７３】
容量絶縁膜２４ｂは、上記した材料の他に、例えば上記ＢＳＴ膜、ＢａＴｉＯ3（チタン酸バリウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3）、ＰＬＴ（ＰｂＬａXＴｉ1-XＯ3）、ＰＬＺＴなどのペロブスカイト型金属酸化物からなる高（強）誘電体で構成することもできる。その場合、下部電極２４ａは、ルテニウム等を用いることが好ましい。また、プレート電極２４ｃは、容量絶縁膜２４ｂ上に、ルテニウム、窒化チタンおよびタングステン膜を堆積することで構成すると良い。プレート電極２４ｃのタングステン膜は、プレート電極２４ｃと上層配線とのコンタクト抵抗を低減する機能を有し、窒化チタン膜は、容量絶縁膜２４ｂからタングステン膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐ機能を有している。また、ここでは、情報蓄積用容量素子２４がクラウン型の場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばフィン型としても良い。
【００７４】
ここまでの工程により、情報蓄積用容量素子２４が完成し、メモリセル選択用ＭＩＳ・ＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子２４とで構成されるＤＲＡＭのメモリセルが略完成する。その後、情報蓄積用容量素子２４の上部に層間絶縁膜を挟んで２層程度の配線を形成し、最上層の配線の上部にパッシベーション膜を形成するがこれらの図示は省略する。
【００７５】
次に、本実施の形態において、上記ＤＲＡＭの製造工程で用いた露光技術について説明する。
【００７６】
まず、本実施の形態の多重露光処理で用いた露光装置の一例を図３８に示す。露光装置２５は、例えば縮小比４：１の走査型縮小投影露光装置（以下、スキャナとも言う）である。露光装置２５の露光条件は、例えば次の通りである。すなわち、露光光には、例えばＫｒＦエキシマレーザ光（露光波長λ＝２４８ｎｍ）を用い、光学レンズの開口数ＮＡ＝０．６８、より高い位相シフト効果を得るために露光光の干渉性を高めた照明条件であるコヒーレンシ（σ：sigma）値＝０．３の条件とした。ただし、露光光は、上記したものに限定されるものではなく種々変更可能であり、例えば波長が１９３ｎｍのＡｒＦエキシマレーザや波長が１５７ｎｍのＦ2レーザを用いても良い。
【００７７】
露光光源２５ａから発する光は、フライアイレンズ２５ｂ、アパーチャ２５ｃ、コンデンサレンズ２５ｄ１、２５ｄ２及びミラー２５ｅを介してマスク２６を照明する。光学条件のうち、コヒーレンシはアパーチャ２５ｃの開口部の大きさを変化させることにより調整した。マスク２６上には異物付着によるパタン転写不良等を防止するためのペリクル２７が設けられている。マスク２６上に描かれたマスクパターンは、投影レンズ２５ｆを介して試料基板であるウエハ１Ｗ（基板１）上に投影される。なお、マスク２６は、マスク位置制御手段２５ｇで制御されたマスクステージ２５ｈ上に載置され、その中心と投影レンズ２５ｆの光軸とは正確に位置合わせがなされている。
【００７８】
ウエハ１Ｗは、ウエハステージ２５ｉ上に真空吸着されている。ウエハステージ２５ｉは、投影レンズ２５ｆの光軸方向、すなわちＺ方向に移動可能なＺステージ２５ｊ上に載置され、さらにＸＹステージ２５ｋ上に搭載されている。Ｚステージ２５ｊ及びＸＹステージ２５ｋは、主制御系２５ｍからの制御命令に応じてそれぞれの駆動手段２５ｎ１，２５ｎ２によって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ２５ｊに固定されたミラー２５ｐの位置として、レーザ測長機２５ｑで正確にモニタされている。また、ウエハ１Ｗ（基板１）の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージ２５ｊを駆動させることにより、ウエハ１Ｗの表面は常に投影レンズ２５ｆの結像面と一致させることができる。
【００７９】
ウエハ１Ｗ上に形成された回路パターンに対してマスク２６上の回路パターンを重ね合わせ露光する場合、ウエハ１Ｗ上に形成されたマークパターンの位置をアライメント検出光学系２５ｒを用いて検出し、その検出結果からウエハを位置決めして重ね合わせ転写する。主制御系２５ｍはネットワーク装置２５ｓと電気的に接続されており、露光装置２５の状態の遠隔監視等が可能となっている。
【００８０】
図３９は、上記露光装置１の露光動作を模式的に示した図である。マスク２６と、ウエハ１Ｗとは鏡面対称関係になるので、露光処理に際して、マスク２６の走査（スキャン）方向と、ウエハ１Ｗの走査（スキャン）方向とは逆向きになる。マスクステージ２５ｈ上に載置されたマスク２６と、ウエハステージ２５ｉ上に載置されたウエハ１Ｗは、所定の駆動比率で正確に同期してスキャン駆動される。スキャナの縮小比は４：１、が主流なので、ウエハ１Ｗの駆動距離＝１に対してマスク２６の駆動距離＝４となる。露光光ＥＰがスリットＳＬを介することで形成されたスリット状の露光領域が、マスク２６のスキャン動作により、マスク２６上をスキャンすることにより、マスク２６上のマスクパターンをウエハ１Ｗの主面上に露光、転写するようになっている（上記スキャンニング露光）。
【００８１】
ところで、マスクパターンを結像光学系を介して基板上に転写する場合、光学系の誤差である収差の影響により転写パターンの形状劣化や転写位置シフト（ずれ）等の影響が生じる。結像光学系の収差は露光フィールド内に分布して存在している。この収差量は、Zernike（ゼルニケ）収差関数で表すことができ、各収差成分の大きさは各項の係数に対応している。収差のうち、例えば３次のコマ収差、５次の収差であるTrefoil（トレホイル）収差は、転写パターンの形状劣化や位置ずれを生じさせることが分かっている。
【００８２】
上記スキャナの場合、例えば上記スリット状の露光領域の幅（短）方向に走査してパターンを転写する場合、レンズ収差は基本的にスリット状の露光領域の長手方向にのみ分布することになる。したがって、マスク２６上に、上記スリット状の露光領域の幅方向（すなわち、スキャン方向）に沿って複数のパターンを配置しておき、これを多重露光する場合、基板上の同じ位置に転写されるパターン間で、各パターンが影響を受けるレンズ収差量は同一になる。すなわち、転写パターンが同じであれば、上記スキャン方向に対して収差起因の転写パターン位置ずれは同じになる。したがって、上記形状劣化や位置ずれ等を低減または無くすことができる。
【００８３】
転写パターンの転写位置シフト量は、収差量だけではなくパターン配置にも依存して変化する。例えば配置ピッチに依存して転写位置シフト量が変化するが、スキャナでは上記スリット状の露光領域の長手方向に対して一次元的なシフト量分布となる。このため、マスクパターン位置補正は一次元的に行えば良いので、ステッパの場合よりも補正が簡便になる。
【００８４】
また、スキャナの場合、最大露光フィールドサイズがステッパの２２ｍｍ角に比較して、例えば２５×３３ｍｍと大きくなり、より大きな半導体チップを１枚のマスク２６上にのせられるという利点がある。これにより、１枚のマスク２６上に搭載可能な２重露光用の最大チップサイズを逐次移動型縮小投影露光装置（以下、ステッパ）の２２ｍｍ×１１ｍｍよりも大きく、例えば２５ｍｍ×１６．５ｍｍまで拡大することができる。
【００８５】
なお、図３８および図３９においては、露光装置の機能を説明するために必要な部分のみを示したが、その他の通常の露光装置（スキャナやステッパ）に必要な部分は通常の範囲で同様である。また、本発明の技術思想は、ステッパを用いた露光技術に適用することもできる。ステッパの場合、例えば２２×２２ｍｍ角の露光チップを一度に露光して基板上にマスクパターンを転写する。ただし、収差は、この露光チップ内で分布して存在しているので、ステッパを用いた場合、露光チップ内の位置に依存して転写パターン形状が変化したり、転写パターン位置が収差が無い場合の理想位置に対してずれた位置に転写される。例えば同一マスク上に２種類のマスクパターンを配置し、これを重ね合わせて多重露光する場合を考える。基板上に多重露光される各パターンに対して収差量が異なるため、基板上に転写した際の転写パターン位置シフト量も異なってくる。このため、各パターン間での転写位置シフト量が異なり、この位置シフトの影響による２種類のパターン間の相対的な重ね合わせずれが生じてしまう恐れがある。
【００８６】
ステッパの場合、収差量が露光チップ内で二次元的に分布しているため、上記転写パターン位置シフトを補正するためのマスク上での転写パターン位置補正が複雑になってくる。また、同一マスク基板上に２ショット分のマスクパターンを配置するため、露光可能チップサイズの制限、基板１枚当たりの露光ショット数の増加に伴うスループットの低下も懸念される。また、マスクを２枚にした場合、基板上に多重転写されるパターンが影響を受ける収差の量は同等となるが、前述のようにマスクを入れ替えて同一基板上に多重露光するため、スループットの低下が懸念される。以上のことを考慮すると、スキャナを用いることにより、２重露光処理をより簡便、かつ、高精度に行うことができる。
【００８７】
次に、本実施の形態において用いたマスクについて説明する。
【００８８】
まず、上記図１等に示した活性領域Ｌ（溝型の分離部２）を形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。
【００８９】
図４０（ａ）は、上記図１等に示した活性領域Ｌを形成するためのフォトレジストパターンＲLの要部平面図を示し、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。図４０（ａ）は平面図であるが、図面を見易くするために、フォトレジストパターンＲLにハッチングを付す。
【００９０】
このフォトレジストパターンＲLにおいては、上記したように活性領域Ｌの長手方向の隣接間隔Ｄ２を、例えば１６０〜１８０ｎｍ程度と極めて近接したものにすることが要求されている（上記したようにワード線ＷＬが１本分配置できる程度の間隔）。すなわち、要求されるパターンの配置ピッチが微細である。このため、通常のマスクを用いた露光処理では、光強度のスロープがなだらかになり現像後のフォトレジストパターンの後退量が大きくなる、パターンの長手方向に対して充分な光強度が得られ難い等の理由から、上記のような微細な配置ピッチを持たせた状態でパターンを形成することが非常に困難である。そのため、このフォトレジストパターンＲLを転写するためのマスクとしては、レベンソン型位相シフトマスクを用いることが必要であった。
【００９１】
ここで、通常のレベンソン型位相シフトマスク技術で行われているように、フォトレジストパターンＲLを、レベンソン型位相シフトマスクを用いてネガ型のフォトレジスト膜に転写しようとした場合を考える。上記したように、レベンソン型位相シフトマスクでは、隣接する光透過領域を透過した各々の光の位相差を１８０度とすることが必要であるが、フォトレジストパターンＲLのレイアウトでは、これを転写するための光透過領域が３パターン以上がそれぞれ位相シフタ配置が必要な距離で近接して配置されているため、その近接する全ての光透過領域間で透過光の位相差が１８０度になるように位相シフタを配置することができない。すなわち、その近接する光透過領域の中で少なくとも一対は各々の透過光が同位相となってしまう場合が必ず生じる。
【００９２】
そこで、本実施の形態においては、図１に示した活性領域Ｌのパターンを形成するためのフォトレジストパターンＲLを形成する際に、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。活性領域Ｌの分離にあたっては、斜め方向に延びる帯状パターンと、その所定部分を分断するホールパターンとに分離した。
【００９３】
図４１は、上記活性領域形成用のフォトレジストパターンを形成するためのマスク２６の第１のマスクパターン２８Ａを示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図を示している。
【００９４】
図４１のマスク２６を構成するマスク基板２６ａは、例えば透明な合成石英ガラスからなり、その主面上には、図４０（ａ）に示すようなマスクパターン２８Ａが形成されている。このマスクパターン２８Ａは、ＸＹ方向に対して斜め方向に延びるライン／スペースパターンを露光するためのパターンであり、ＸＹ方向に対して斜め（例えばＸ軸方向に対して約２８°傾斜）方向に帯状に延びる遮光パターン２６ｂと、光透過パターン２６ｃとを有している。この遮光パターン２６ｂと光透過パターン２６ｃとは、そのパターン幅（短）方向に沿って交互に配置されている。そのうち、遮光パターン２６ｂを挟んで互いに隣接する光透過パターン２６ｃ，２６ｃの一方に位相シフタＳが配置されている。これにより、その互いに隣接する光透過パターン２６ｃ，２６ｃを透過した各々の光に１８０度の位相差が生じるようになっている。すなわち、その各々の光が互いに１８０度反転するようになっている。なお、寸法Ｄｘ10は、例えば５２０ｎｍ程度（ウエハ上換算）である。また、寸法Ｄｙ10は、例えば２８０ｎｍ程度（ウエハ上換算）である。
【００９５】
マスクパターン２８Ａを構成する遮光パターン２６ｂは、例えばクロム、酸化クロムまたはそれらの積層膜等のような遮光膜によって形成されている。また、光透過パターン２６ｃは、上記遮光膜が除去されて形成されている。位相シフタＳは、図４１（ｂ），（ｃ）に示すように、例えば溝シフタとなっている。すなわち、位相シフタＳは、マスク基板２６ａに所定深さ（上記Ｚの式）の溝が掘られることで形成されている。上記の例では、例えば露光波長２４８ｎｍのＫｒＦを用いているので、位相シフタＳの溝の深さＺは、例えば２４５ｎｍ程度である。
【００９６】
また、ここでは、この溝シフタが上記微細庇型溝シフタの場合を例示している。すなわち、位相シフタＳの溝の周辺（幅の狭い断面方向）においてマスク基板２６ａが溝幅方向にオーバハングされており、その結果、位相シフタＳに面した遮光パターン２６ｂの端部が庇状に突き出た構造となっている。その遮光パターン２６ｂの突き出た部分の庇長さＰの最適値は、パターンピッチや光学条件等に依存するが、縮小比４：１のスキャナ用マスクで０．１５μｍ程度である。このような庇構造とすることにより、光の導波管効果を低減することができ、透過光の光強度が位相シフタＳの側壁からの影響により減衰するのを抑制できる。したがって、多重露光処理に際して、このマスク２６を用いることにより、ウエハ１Ｗ上に転写されるパターンの寸法精度を向上させることが可能となる。
【００９７】
ところで、図４１に示したマスクパターン２８Ａは、Ｘ軸方向に対して約２８度傾いたライン／スペースパターンである。このため、このパターンを可変矩形ビームのベクタースキャン方式の電子線露光装置で描画する場合には、斜めパターンを多数の矩形で分割、近似して斜めパターンを描画することになる。すなわち、図４１に示したマスクパターンレイアウトは、電子線描画データでは、図４２に模式的に示すように微小な階段状のパターンとなる。このため、マスクパターン描画時の電子線ショット数が増加し、描画時間が増加してしまうという問題がある。そこで、このような斜めパターンを転写するマスクパターンのレイアウトでは、マスクパターン描画時の露光ショット数が少なくなるように、マスクパターンをレイアウトすることが好ましい。図４３は、ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウトの一例である。ここでは、光透過パターン２６ｃを、例えば６５ｎｍ（＝Ｄｘ11）×１３５ｎｍ（Ｄｙ11）の複数の微細な矩形パターンに分割し、その矩形パターンを、例えばＹ方向に３５ｎｍ（＝Ｄｙ12）ずつずらしながらＸ方向に沿って並べて配置した。このとき、矩形パターンの寸法は、マスク上では４倍の２６０ｎｍ×５４０ｎｍ程度となるが、この大きさは、電子線露光装置で描画する際に１ショットで描画可能な大きさである。Ｙ方向に対するずらし量Ｄｙ12＝３５ｎｍは、ピッチＤｙ10＝２８０ｎｍの１／８、Ｘ方向の矩形の大きさ６５ｎｍは、ピッチＤx12＝２６０ｎｍの１／４の値とした。Ｘ方向の刻みが、Ｙ方向よりも大きいのは、斜めパターンの角度がＸ方向から約２８度傾いたためである。なお、ラスタスキャン型電子線（ＥＢ）描画装置を用いる場合は、描画方式が異なるため、パターンレイアウトは斜め方向のパターンでも良い。また、セルプジックシタン方式のＥＢ描画装置では、斜めパターンの一部分を１つのセル図形として、これをつなぎ合わせて描画する方法等を用いることもできる。さらに、矩形パターン以外に、斜めパターン（例えば三角形パターン）も転写可能な開口部を有するアパーチャを用いて描画することも可能である。
【００９８】
図４１のマスクパターン２８Ａのみをポジ型のフォトレジスト膜に露光した場合を図４４に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜Ｒは、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。このマスクパターン２８Ａのみでは、図４４において斜め方向に延在する帯状のフォトレジストパターンＲ（すなわち、ラインパターン形成用のフォトレジストパターン）が形成され、島状のフォトレジストパターンを形成することはできない。そこで、その帯状のフォトレジストパターンＲの所定箇所を部分的に除去することで、島状のフォトレジストパターンを形成するための第２のマスクパターンを用意し、これを重ね露光することが必要となる。
【００９９】
図４５は、その重ね合わせ露光に用いる上記活性領域形成用のフォトレジストパターンを形成するためのマスク２６の第２のマスクパターン２８Ｂ部分を示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。
【０１００】
図４５のマスク基板２６ａの主面上に形成されたマスクパターン２８Ｂは、図４１のマスクパターン２８Ａで露光されずに残された図４３の帯状のフォトレジストパターンＲにおいて活性領域Ｌの長手方向の隣接間隔に当たる部分を露光することで、島状のフォトレジストパターンを形成するためのパターンである。
【０１０１】
このマスクパターン２８Ｂは、主光透過パターン２６ｃ１と、その周囲に配置された補助光透過パターン２６ｃ２とを有している。主光透過パターン２６ｃ１および補助光透過パターン２６ｃ２は、例えば平面四角形状に形成されている。主光透過パターン２６ｃ１の平面寸法は、例えば２００×２００ｎｍ程度（ウエハ上換算）である。また、補助光透過パターン２６ｃ２の平面寸法は、主光透過パターン２６ｃ１の平面寸法よりも相対的に小さく、フォトレジスト膜に転写されないような大きさに形成されており、例えば１００×１００ｎｍ程度（ウエハ上換算）である。ここでは、主光透過パターン２６ｃ１に位相シフタＳが配置されている。これにより、主光透過パターン２６ｃ１と補助光透過パターン２６ｃ２とを透過した各々の光に１８０度の位相差が生じるようになっている。位相シフタＳは、例えば上記マスクパターン２８Ａと同様に上記微細庇型溝シフタとなっている。位相シフタＳの溝の深さは、上記マスクパターン２８Ａの位相シフタＳの溝の深さと同じである。
【０１０２】
第２のマスクパターン２８Ｂにおいて、Ｘ方向（第２方向）に隣接する主光透過パターン２６ｃ１，２６ｃ１間のピッチＤｘ13は、パターンの最小近接ピッチであり、その距離は、例えば２×０．３３（λ／ＮＡ）〜２×０．０４５（λ／ＮＡ）ｎｍ程度、ウエハ上で１２０〜１６０ｎｍ程度となっている。ここでは、Ｘ方向に隣接する主光透過パターン２６ｃ１のピッチＤｘ13は、例えば２６０ｎｍ程度（ウエハ上換算）。Ｙ方向（第１方向）に隣接する主光透過パターン２６ｃ１，２６ｃ１の隣接ピッチは、上記Ｘ方向に隣接する主光透過パターン２６ｃ１，２６ｃ１の隣接ピッチよりも長い。ここでは、Ｙ方向に隣接する主光透過パターン２６ｃ１のピッチＤｙ13は、例えば４２０ｎｍ程度（ウエハ上換算）である。Ｙ方向に隣接する主光透過パターン２６ｃ１と、補助光透過パターン２６ｃ２とのピッチＤｙ14は、例えば２８０ｎｍ程度（ウエハ上換算）である。
【０１０３】
ところで、一般的には、マスクパターン２８Ｂの設計に当たっては、主光透過パターンのみを配置し、互いに隣接する主光透過パターンの一方に位相シフタを配置することが考えられる。しかし、このマスクパターン２８Ｂの場合は、Ｘ方向に隣接する主光透過パターンのピッチが最小近接距離であり、また、Ｙ方向に関しても位相シフタ配置が必要となる距離で近接して配置されていて狭いので、普通に位相シフタを配置することができない。そこで、本実施の形態においては、主光透過パターンの周囲に補助光透過パターンを配置し、各々を透過した光を１８０度反転させるようにすることで、解像度を向上させることが可能となっている。その場合に、補助光透過パターンも、ただ単純に配置すると不具合が生じるので工夫がなされている。以下、補助光透過パターンの配置について説明する。
【０１０４】
補助パターンの配置方法としては、図４６に示すように、Ｘ方向、Ｙ方向のそれぞれの方向に対して主光透過パターン２６ｃ１間の中間位置に配置する方法もある。この場合、Ｘ方向とＹ方向とで主光透過パターン２６ｃ１と、補助光透過パターン２６ｃ２との距離が若干異なるため、位相シフト効果もＸ方向とＹ方向とで異なってくる。このため、ウエハ１Ｗ（基板１）上に投影される光学像が楕円形状になり、図４０のフォトレジストパターンＲLの長手方向の隣接間部分の上下に位置するフォトレジストパターンＲL部分が、第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１を透過した光の影響で細る恐れがある。
【０１０５】
また、図４７に示すように、各主光透過パターン２６ｃ１に対してそれぞれ上下左右位置にほぼ等距離に４個の補助光透過パターン２６ｃ２が配置されるようにレイアウトする方法もある。この場合、主光透過パターン２６ｃ１の周辺に補助光透過パターン２６ｃ２がＹ方向に１４０ｎｍピッチで配置されるレイアウトとなる。しかし、この場合は、補助光透過パターン２６ｃ２の平面寸法をウエハ上換算で１００ｎｍ角の矩形パターンとしたため、補助光透過パターン２６ｃ２間のスペースがウエハ上換算で４０ｎｍと非常に小さくなってしまう。このため、マスクの製造が非常に困難となってしまう。
【０１０６】
そこで、図４５に示したように、本実施の形態のマスクパターン２８Ｂにおいては、各主光透過パターン２６ｃ１の中心からその周辺の各補助光透過パターン２６ｃ２の中心までの距離がほぼ等しくなるように、補助光透過パターン２６ｃ２を配置している。すなわち、補助光透過パターン２６ｃ２は、中心が主光透過パターン２６ｃ１の中心と同一とする六角形の角に、補助光透過パターン２６ｃ２の中心が位置するように配置されている。そして、主光透過パターン２６ｃ１の周辺の補助光透過パターン２６ｃ２は、主光透過パターン２６ｃ１の中心を通過するＸＹの両軸に対して左右上下対称に配置されている。
【０１０７】
また、別の観点からは、次のように言える。すなわち、補助光透過パターン２６ｃ２は、主光透過パターン２６ｃ１の中心を通過するＹ軸（第１方向の軸）上には配置されているが、主光透過パターン２６ｃ１の中心を通過するＸ軸（第２方向の軸）上には配置されず、Ｘ軸から上下Ｙ方向に離間した位置にＸ軸を中心線として対称になるように配置されている。
【０１０８】
また、さらに別の観点からは、次のように言える。すなわち、図４８の二点鎖線に示すように、２個の補助光透過パターン２６ｃ２を内包するようなユニットセルＵＣを仮定することができる。各ユニットセルＵＣ内の２個の補助光透過パターン２６ｃ２は、Ｙ方向に沿って配置される２個の主光透過パターン２６ｃ１の中心を通過するＹ軸上に配置されている。また、その２個の補助光透過パターン２６ｃ２は、Ｘ方向に沿って配置される２個の主光透過パターン２６ｃ１の中心を通過するＸ軸には配置されず、そのＸ軸を中心線として対称となるように配置されている。
【０１０９】
このようなマスクパターン２８Ｂのレイアウトにおいては、各主光透過パターン２６ｃ１に対するウエハ１Ｗ（基板１）上の投影光学像を、ほぼ円形とすることができる。また、図１の活性領域Ｌの長手方向の隣接間の上下位置において、フォトレジストパターンの変形を小さく抑えることができる。
【０１１０】
上記第１のマスクパターン２８Ａのデータと、第２のマスクパターン２８Ｂのデータとの重ね合わせた状態を図４９に示す。点線は、第１のマスクパターン２８Ａを示し、実線は、第２のマスクパターン２８Ｂを示している。第１のマスクパターン２８Ａの遮光パターン２６ｂ上に、第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１および補助光透過パターン２６ｃ２が配置される。
【０１１１】
次に、多重露光処理に関する技術について説明する。
【０１１２】
まず、本実施の形態において、上記活性領域転写用のマスクの全体平面図を図５０に示す。ここには、１枚のマスク２６の主面（同一面）に、例えば２つの転写領域３０Ａ，３０Ｂが配置されている場合が例示されている。各々の転写領域３０Ａ，３０Ｂは、例えば平面長方形状に形成されており、各々の長辺が平行になるように所定の距離を隔てて配置されている。各転写領域３０Ａ，３０Ｂは、例えば１個の半導体チップを転写する領域に相当する。このマスク構造は、半導体チップの平面寸法が小さく、１枚のマスク内に２つの半導体チップ転写領域を配置可能な場合に適している。
【０１１３】
転写領域３０Ａのメモリセル領域には、図４１に示した第１のマスクパターン３８Ａが配置され、転写領域３０Ｂのメモリセル領域には、図４５に示した第２のマスクパターン３８Ｂが配置されている。上記多重露光処理に際しては、転写領域３０Ａの第１のマスクパターン２８Ａと、転写領域３０Ｂの第２のマスクパターン２８Ｂとが正確に位置決めされてウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜に転写される。活性領域Ｌ（フォトレジストパターンＲL）の長手方向寸法は、主に第２のマスクパターン２８Ｂの寸法や第２のマスクパターン２８Ｂをウエハ１Ｗ上に露光する際の露光量の調整により最適化することができる。これにより、所望のフォトレジストパターン寸法を得ることが可能となる。
【０１１４】
なお、メモリセル領域以外のマスクパターンは多重露光ではなく通常の露光で転写したので、そのマスクパターンは転写領域３０Ａ内に配置した。また、メモリセル領域以外のマスクパターンを多重露光で転写するようにしてもかまわない。また、上記転写領域３０Ａ，３０Ｂ内には、実質的に集積回路を構成するパターンの他、例えば重ね合わせに用いるマークパターン、重ね合わせ検査に用いるマークパターンまたは電気的特性を検査する際に用いるマークパターン等のような実質的に集積回路を構成しないパターンも含まれている。また、転写領域３０Ａ，３０Ｂの外周の遮光領域には、マスク基板２６ａの一部が露出されて、マスクアライメントマークや計測用マーク等のような他の光透過パターン２６ｄが形成されている。これら光透過パターン２６ｄは、フォトレジスト膜に転写されないような領域か、あるいは露光時に露光光が照射されないようにマスキングブレードで隠されている。
【０１１５】
次に、多重露光処理の具体例を説明する。まず、例えば転写領域３０Ａのパターンが露光されないようにマスキング（遮光）した状態で、転写領域３０Ｂのパターンをウエハ１Ｗ（基板１）主面上のポジ型のフォトレジスト膜に露光した後、連続して今度は転写領域３０Ｂのパターンが露光されないようにマスキング（遮光）した状態で、転写領域３０Ａのパターンを、既にウエハ１Ｗ上のポジ型のフォトレジスト膜に転写（潜像）された転写領域３０Ｂのパターンに重ね合わせて多重露光する方法がある。
【０１１６】
また、別の方法としては、転写領域３０Ａと転写領域３０Ｂとの平面寸法を同一にして、転写領域３０Ａ，３０Ｂを一括してウエハ１Ｗ上のポジ型のフォトレジスト膜に転写した後、マスク２６を各転写領域３０Ａ，３０ＢのＹ方向寸法（幅）分だけＹ方向に移動して露光ショットが半分ずつ重なるようにした状態で露光することにより多重露光する方法がある。
【０１１７】
前者の方法では、各転写領域３０Ａ，３０Ｂに対してそれぞれ最適な露光量、光学条件を用いた露光が可能である。一方、後者の方法は、転写領域３０Ａ，３０Ｂが共に同一露光量、同一光学条件での露光となるため、マスクパターンの最適化が必要であるが、前者の方法よりもスループットの点で有利である。また、２ショットを重ねるため、重ね合わせ精度の低下が問題となる。
【０１１８】
また、上記の例では１枚のマスク２６に第１、第２のマスクパターン２８Ａ，２８Ｂを配置した場合について説明したが、これに限定されるものではなく、例えば２枚のマスクを用いて多重露光する方法もある。すなわち、第１、第２のマスクパターン２８Ａ，２８Ｂをそれぞれ別々のマスクに配置し、マスクを交換しながら多重露光をする方法である。この場合、マスクを入れ換えて露光するので、ショットサイズは通常の露光と同様に露光装置の最大露光フィールドまで大きくとることができる。また、露光条件を各パターン毎に最適な値に設定することができるので、露光マージンや露光条件を良好に設定することが可能である。この方法は、半導体チップの平面寸法が大きく、１枚のマスクに２つの半導体チップ転写領域を配置できないような場合に特に適している。
【０１１９】
なお、このような多重露光処理が終了した後、通常の現像処理および洗浄乾燥処理等のような一連の処理を施すことにより、図４０に示したフォトレジストパターンＲLを形成する。
【０１２０】
上記の例では、位相シフタＳが溝シフタ（微細庇型溝シフタ）の場合について説明したが、これに限定されるものではない。例えば図５１（ａ）に示すように、上記基板上薄膜溝シフタとすることもできる。この場合、マスク基板２６ａの表面上には、シフタ膜２６ｅが形成されている。シフタ膜２６ｅは、位相シフタとして作用する目的に適合した厚さ（＝上記Ｚの式）で形成されており、例えばマスク基板２６ａと同等または同程度の光透過率および屈折率のＳＯＧ（Spin On Glass）等からなる。位相シフタＳを形成する溝は、遮光パターン２６ｂから露出する所定の光透過パターン２６ｃ（主光透過パターン２６ｃ１）のシフタ膜２６ｅをマスク基板２６ａの表面が露出されるまで除去することで形成されている。この場合、位相シフタＳ用の溝の形成に際して、マスク基板２６ａとシフタ膜２６ｅとのエッチング選択比を高くし、シフタ膜２６ｅのエッチング速度の方がマスク基板２６ａのエッチング速度よりも速くなるようにする。すなわち、マスク基板２６ａをエッチングストッパとして位相シフタＳ用の溝を形成する。これにより、その溝の深さ（すなわち、シフタ膜２６ｅの厚さ）および溝底面の平坦性を極めて高い精度で形成できる。このため、透過光の位相誤差を大幅に低減または無くすことができるので、ウエハ１Ｗ（基板１）上に転写されるフォトレジストパターンの寸法精度を大幅に向上させることが可能となる。
【０１２１】
また、図５１（ｂ）に示すように、溝に代えて透明膜２６ｆを位相シフタＳとすることもできる。この場合、透明膜２６ｆの厚さを、上記位相シフタＳ用の溝の深さＺの式で表すことができる。
【０１２２】
次に、上記図１１等に示したコンタクトホール１０ａ，１０ｂのパターンを形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。なお、最小配置ピッチは、例えば２６０ｎｍ程度、最小設計寸法は、例えば１７０ｎｍ程度である。
【０１２３】
図５２（ａ）は、上記図１１等に示したコンタクトホール１０ａ，１０ｂを形成するためのフォトレジストパターンＲCの要部平面図を示し、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。図５２（ａ）は平面図であるが、図面を見易くするために、フォトレジストパターンＲCにハッチングを付す。
【０１２４】
図５２（ａ）に示すように、フォトレジストパターンＲCの開口部３１ａ，３１ｂ（コンタクトホール１０ａ，１０ｂが形成される部分）は、平面的に蜂の巣状に密集して配置されている。配置ピッチＤｘ3は、例えば２６０ｎｍ程度、配置ピッチＤｙ2は、例えば２８０ｎｍであり、１列毎に１４０ｎｍ（＝Ｄｙ２）ずれたパターン配置となっている。このように密集して配置されたパターンを転写するには、レベンソン型位相シフトマスクを用いることが必要である。しかし、図５２（ａ）のようなパターン配置では、最近接パターン間の位相差が全て１８０度となるように位相シフタを配置できない。そこで、マスクパターンを２枚に分割して、多重露光によりパターンを転写することが必要になってくる。
【０１２５】
そこで、本実施の形態においては、図１１に示したコンタクトホール１０ａ，１０ｂのパターンを形成するためのフォトレジストパターンを形成する際においても、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。
【０１２６】
コンタクトホール１０ａ，１０ｂの分離にあたっては、レベンソン型位相シフトマスク技術を使用可能な寸法およびマスクパターンレイアウトを持つ第１のパターン群と、第１のパターン群以外のパターンからなる第２のパターン群とに分離した。具体的には、例えば第１のパターン群を情報蓄積用容量素子用のコンタクトホール１０ｂのパターン群とし、第２のパターン群をデータ線用のコンタクトホール１０ａのパターン群とした。
【０１２７】
図５３は、上記コンタクトホール形成用のフォトレジストパターンを形成するためのマスク２６の第１のマスクパターン２８Ｃを示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図を示している。
【０１２８】
この第１のマスクパターン２８Ｃは、情報蓄積用容量素子用のコンタクトホール１０ｂのパターン群を露光するためのパターンであり、例えば平面四角形状の複数の光透過パターン２６ｃ３を有している。各光透過パターン２６ｃ３の平面寸法は、例えば２００×２００ｎｍ程度である。光透過パターン２６ｃ３のうち、互いに隣接するもののいずれか一方には位相シフタＳが配置されており、その互いに隣接する光透過パターン２６ｃ３を透過した各々の光の位相が１８０度反転するようになっている。Ｙ方向に沿って並んで配置され、かつ、透過光の位相が１８０度互いに反転する２個の光透過パターン２６ｃ３，２６ｃ３の対は、Ｙ方向に配置ピッチＤｙ21だけずれながらＸ方向に沿って配置されている。
【０１２９】
なお、Ｘ方向に隣接する光透過パターン２６ｃ３の配置ピッチＤｘ20は、例えば２６０ｎｍ程度（ウエハ上換算）、Ｙ方向に隣接する光透過パターン２６ｃ3の配置ピッチＤｙ20は、例えば２８０ｎｍ程度（ウエハ上換算）、Ｙ方向に隣接する光透過パターン２６ｃ３において透過光がの同位相のものの配置ピッチＤy21は、例えば４２０ｎｍ程度（ウエハ上換算）である。また、この場合の遮光パターン２６ｂ、位相シフタＳの構成は、前記したのと同じなので説明を省略する。
【０１３０】
このような第１のマスクパターン２８Ｃのみをポジ型のフォトレジスト膜に露光した場合を図５４に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。上記マスクパターン２８Ｃのみでは、情報蓄積容量素子用のコンタクトホール１０ｂ用の開口部３１ｂのみが開口されるフォトレジストパターンＲ（すなわち、第１のホールパターン形成用のフォトレジストパターン）が形成され、データ線用のコンタクトホール１０ａ用の開口部３１ａを開口することができない。そこで、データ線用のコンタクトホール１０ａを形成するための第２のマスクパターンを用意し、これを重ね露光することが必要となる。なお、Ｘ方向に隣接する開口部３１ｂ，３１ｂの配置ピッチＤｘ21は、例えば上記配置ピッチＤｘ20の２倍の５２０ｎｍ程度（ウエハ上換算）である。
【０１３１】
本実施の形態においては、そのデータ線用のコンタクトホール１０ａを形成するための第２のマスクパターンとして、前記図４５に示した第２のマスクパターン２８Ｂと同じものを用いた。
【０１３２】
この第２のマスクパターンとして、通常のマスクを用いた場合は、第２のマスクパターンは、図４５に示した第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１のみが配置されたマスクパターンレイアウトとなる。その第２のマスクパターンを用いた時のウエハ１Ｗ（基板１）上の投影光学像を図４５に示した第２のマスクパターン２８Ｂを用いた場合の投影光学像と比較すると、後者の方が位相シフト効果が得られるため、形状および寸法精度の高いより良好な光学像が得られる。
【０１３３】
このような第２のマスクパターン２８Ｂのみをポジ型のフォトレジスト膜に露光した場合を図５５に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。上記第２のマスクパターン２８Ｂのみでは、データ線用のコンタクトホール１０ａ用の開口部３１ａのみが開口されるフォトレジストパターンＲ（すなわち、第２のホールパターン形成用のフォトレジストパターン）が形成される。なお、Ｘ方向に隣接する開口部３１ａ，３１ａの配置ピッチＤｘ22は、例えば上記配置ピッチＤｘ3の２倍の５２０ｎｍ程度（ウエハ上換算）である。
【０１３４】
したがって、前記図５３の第１のマスクパターン２８Ｃと、前記図４５の第２のマスクパターンとを重ね露光した後、現像、洗浄・乾燥処理等の一連の処理を施すことにより、図５２に示したフォトレジストパターンＲCを形成することができる。
【０１３５】
上記第１のマスクパターン２８Ｃのデータと、第２のマスクパターン２８Ｂのデータとの重ね合わせた状態を図５６に示す。点線は、第１のマスクパターン２８Ｃを示し、実線は、第２のマスクパターン２８Ｂを示している。第１のマスクパターン２８Ａの光透過パターン２６ｃ３と、第２のマスクパターン２８Ｂの補助光透過パターン２６ｃ２とが重なって配置されている。すなわち、第２のマスクパターン２８Ｂの補助光透過パターン２６ｃ２は、第１のマスクパターン２８Ａの光透過パターン２６ｃ３内に配置されている。
【０１３６】
そこで、図４５の第２のマスクパターン２８Ｂのパターンデータを作成する際、例えば次のようにする。まず、コンタクトホール１０ａ，１０ｂの配置の通りに、光透過パターンを配置したパターンデータを作成する。このとき、コンタクトホール１０ａ，１０ｂは、別層（データ層）でレイアウトする。コンタクトホール１０ｂは、図５３のマスクパターン２８Ｃに対応し、コンタクトホール１０ａは、図４７のマスク２６のマスクパターンにおいて光透過パターン２６ｃ１のみに対応する。すなわち、マスクパターン２８Ｃをある層（データ層）でレイアウトし、マスクパターン２６を別層（データ層）でレイアウトする。そして、その図５３の第１のマスクパターン２８Ｃのデータを演算処理することにより、上記補助光透過パターン２６ｃ２の大きさにした後、そのデータと、上記コンタクトホール１０ａの配置の通りに光透過パターンを配置したデータとを合成する。このようにすることで、上記第２のマスクパターン２８Ｂのパターンデータを作成する。
【０１３７】
また、コンタクトホール１０ａ，１０ｂ形成用のフォトレジストパターンを多重露光処理で露光する際のマスクパターンデータの分割処理を、上記ユニットセルＵＣ（図４８参照）の観点で説明すると、例えば次の通りである。すなわち、ユニットセルＵＣの頂点に位置する光透過パターンのデータと、ユニットセルＵＣの内部に配置される光透過パターンのデータとに分けている。ユニットセルＵＣの頂点に位置する光透過パターンのデータは、第２のマスクパターン２８Ｂのウエハ上に転写される光透過パターン２６ｃ１のデータとし、ユニットセルＵＣに内包される光透過パターンのデータは、第１のマスクパターン２８Ｃのデータとしている。
【０１３８】
このような第１、第２のマスクパターン２８Ｃ，２８Ｂを用いた多重露光処理において、マスクの全体構成（図５０参照）や多重露光処理方法については、前記したのと同じなので説明を省略する。
【０１３９】
次に、図５７（ａ）は、前記図５等に示したワード線ＷＬ（ゲート電極５）を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｄは、図５７（ａ）のＹ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ４を有している。そして、互いに隣接する光透過パターン２６ｃ４，２６ｃ４のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ４の幅の寸法Ｄｘ30は、例えば１３０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ４および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｘ31は、例えば２６０ｎｍ程度（ウエハ上換算）である。なお、露光装置および露光条件は、図３８で説明したのと同じである。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１４０】
次に、図５８（ａ）は、前記図１７等に示したデータ線用のスルーホール１３を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここではハーフトーン型位相シフトマスクを用いた。ＨＴはハーフトーン膜を示している。このマスクパターン２８Ｅは、例えば平面四角形状の複数の光透過パターン２６ｃ５を有している。光透過パターン２６ｃ５の平面寸法は、例えば２２０×２２０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【０１４１】
図５９（ａ）は、前記図２１等に示したデータ線ＤＬを形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｆは、図５９（ａ）のＸ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ６を有している。そして、互いに隣接する光透過パターン２６ｃ６，２６ｃ６のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ６の幅の寸法Ｄｙ30は、例えば１７０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ６および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｙ31は、例えば４２０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１４２】
次に、図６０（ａ）は、前記図２５等に示した情報蓄積容量素子用のスルーホール１７を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここではレベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｇは、例えば平面四角形状の複数の光透過パターン２６ｃ７を有している。光透過パターン２６ｃ７は、Ｙ方向において直線上に沿って配置されているが、Ｘ方向において直線上に配置されておらず、交互に若干ずれて配置されている。そのずれ量は、光透過パターン２６ｃ７のＹ方向に沿う辺の寸法分まではいかない。また、光透過パターン２６ｃ７のＹ方向の隣接ピッチは、Ｘ方向の隣接ピッチよりも長い。そして、互いに隣接する光透過パターン２７ｃ７のいずれか一方に位相シフタＳが配置されている。位相シフタＳの構造は前記したのと同じく、例えば微細庇型溝シフタとした。光透過パターン２６ｃ７の平面寸法は、例えば２００×２００ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。なお、露光装置はステッパ、スキャナのいずれを用いても良い。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【０１４３】
この際に用いたマスク２６について本発明者らが検討した課題について説明する。図２５に示したように、スルーホール１７のパターンは、周期的に、かつ、高密度（小さいピッチ）で配置されている。このため、そのパターンの形成においては、そのようなレイアウトに効果的なレベンソン型位相シフトマスクを適用することが考えられる。ここで、図６１は、ホールパターンを形成するためのマスクパターンの平面図を示している。このマスクパターンでは、例えば平面四角形状の複数の光透過パターン２６ｃ７が規則的に並んで配置されている。光透過パターン２７ｃ７は、Ｘ方向に延びる複数の直線（一点鎖線で示す）と、Ｙ方向に延びる複数の直線との交点に配置されている。すなわち、光透過パターン２６ｃ７は、ＸＹ両方向に延びる直線上に並んで配置されている。光透過パターン２６ｃ７の配置は、Ｘ方向と、Ｙ方向とでピッチが異なっており、Ｘ方向の隣接配置ピッチの方が、Ｙ方向の隣接配置ピッチよりも短くなっている。そして、互いに隣接する光透過パターン２７ｃのいずれか一方に位相シフタＳが配置されており、各々を透過した光の位相が１８０度反転するようになっている。
【０１４４】
この場合、Ｘ方向においては、光透過パターン２６ｃ７の隣接配置ピッチが短いため位相シフトマスクの効果が良好に示されるものの、Ｙ方向においては隣接配置ピッチが長いため位相シフトマスクの効果が得られない。この時に得られる転写パターンにおけるＸ，Ｙ方向の寸法を図６２に示す。ここでは、Ｙ方向を非連続方向、Ｘ方向を連続方向とし、非連続方向（Ｙ方向）の寸法を０．１６μｍ（ウエハ上換算）とした時に得られる連続方向（Ｘ方向）の寸法を示している。前記図６１の光透過パターン２６ｃ７は、上記したように直線上に配置されており、ずれがないので、その配置は、配置ずれ量＝０．０μｍの条件となる。したがって、図６２に示すように、非続方向の転写パターンの寸法は０．１６μｍとなるが、連続方向（Ｘ方向）の転写パターンの寸法が、０．１０μｍ以下と、非常に小さくなってしまう。また、この時に得られる焦点深度を図６３に示す。上記配置ずれ量が０．０μｍの時、焦点深度は、０．４μｍであり、非常にマージンが小さいことが分かる。
【０１４５】
そこで、本発明者らは光透過パターン２６ｃ７の配置を工夫し、その位置を隣接するもの同士で相対的にずらした。その場合を図６４に示す。このマスクパターンでは、光透過パターン２６ｃ７の位置が図６１の場合に比べて寸法Ｄｙ40の分だけＹ方向にずれている。ここでは、光透過パターン２６ｃ７のＹ方向の辺の長さ分だけずらしてある。これにより、パターンの形成余裕を向上させることができる。この場合、上記図６２に示したように、配置ずれ量が次第に増えて約０．０７５μｍとなるまでは、Ｘ，Ｙ方向の転写パターンの寸法差が徐々に小さくなり、配置ずれ量が約０．０７５μｍで、Ｘ，Ｙ方向の転写パターンの寸法差がほぼ零（すなわち、転写パターンの平面形状は、ほぼ真円）となる。配置ずれ量が０．０７５μｍを超えると、今までとは逆に転写パターンのＸ方向の寸法が大きくなる。これは、光透過パターン２６ｃ７を直線上に配置した場合には１つの光透過パターン２６ｃ７に対してそのＸ方向から２方向の位相シフト効果があるのに対して、光透過パターン２６ｃ７の配置をずらしたことにより、Ｙ方向に隣接する光透過パターン２６ｃ７が近接してくる結果、それらの間でも光の干渉が生じ始め、ある程度の距離になると３方向から位相シフト効果が得られるためである。したがって、光透過パターン２６ｃ７の位置を、ある程度ずらした方が、ホールパターンの形状が真円に近づくことになる。また、焦点深度についても、図６３に示したように、配置ずれ量が約０．０７５μｍ（上記のようにパターン形状がほぼ円形状になる配置ずれ量）付近で最大となる。すなわち、パターンの形状がウエハ上で可能な限り円形に近づくように、マスク２６上で光透過パターン２６ｃ７を配置することが好ましいことが本発明者らによって初めて見出された。
【０１４６】
この図６４に示したマスクを用いて上記スルーホール１７を形成した場合のメモリセル領域の要部平面図を図６５に示す。また、そのＡ−Ａ線の断面図を図６６に示す。なお、ここでは、スルーホール１７と下層のパターンとの位置合わせがほぼ正確に行われた場合を示している。
【０１４７】
図６５及び図６６に示すように、スルーホール１７は、その中心が、コンタクトホール１０ｂの中心、すなわち、プラグ１１ｂの中心と一致するように配置されている。この場合、スルーホール１７は、コンタクトホール１０ｂよりも小径となっているものの、データ線ＤＬと近接しており、両者の重ね合わせマージンも小さい。このため、スルーホール１７の位置がずれると、スルーホール１７がデータ線ＤＬに重なりショート不良が生じる。図６７は、図６５および図６６の構造においてスルーホール１７がＹ方向に−５０ｎｍ程度ずれた場合の平面図を示している。また、図６８は、図６７のＡ−Ａ線の断面図を示している。スルーホール１７がデータ線ＤＬに重なり、スルーホール１７内に形成されるプラグ１９とデータ線ＤＬとがショートしてしまうことが分かる。
【０１４８】
図６９に、互いに近接するデータ線ＤＬとこれに近接するスルーホール１７とのパターン間距離（端から端までの距離）ｄｙと、パターン形成時のずれ量との関係を示す。図６５等に示した構造の場合（実線ＰＬ）は、パターン間距離ｄｙが、重ね合わせずれの無い場合でも２０ｎｍ程度しか確保できず、非常に小さい。すなわち、僅か２０ｎｍ程度の位置ずれでパターン同士がショートしてしまうことが分かる。したがって、図６５等に示した構造では、位置合わせに極めて高い精度が要求されることになるが、一般的に現在の露光装置の重ね合わせ誤差によるずれ量は±５０ｎｍ程度であることから、重ね合わせマージンを確保してパターンを形成することが不可能であることが分かる。すなわち、マスク２６上の光透過パターン２６ｃ７は、上記したようにずらして配置することが好ましいが、あまりずらし過ぎても新たな問題が生じてしまうことが本発明者らによって初めて見出された。
【０１４９】
これに対してスルーホール１７の直径を小さくすることで重ね合わせマージンを確保する等の取り組みがある。例えば図７０（ａ）に示すように、スルーホール１７の直径を、例えば１４０ｎｍ（ウエハ上換算）程度と小さくすれば、パターン間距離ｄｙを４０ｎｍ程度確保でき、露光装置のずれ量が±５０ｎｍ程度でもショートすることなく、パターンを形成することができる。しかし、この場合、パターンを形成するための各種マージンが大幅に減少する。なお、図７０（ｂ）は（ａ）の転写パターンを形成した際に用いたマスク２６のマスクパターンを示している。Ｙ方向に最近接する光透過パターン２６ｃ７の隣接ピッチは、例えば２９０ｎｍ程度である。
【０１５０】
図７１は、例えば１７０ｎｍのホールパターンで得られる焦点深度と、１４０ｎｍのホールパターンで得られる焦点深度とを比較して示した図である。ここでのパターンの形成条件は、例えば次の通りである。露光装置の縮小投影レンズの開口数ＮＡが０．６８であり、露光光は、波長が２４８ｎｍのＫｒＦエキシマレーザを用いた。パターンの配置は、例えば２９０ｎｍピッチ（ウエハ上換算）で格子状に配置されたものを使用した。露光変動を±５％を考慮し、かつ各寸法±１０％の許容寸法範囲で得られる焦点深度は、１７０ｎｍのホールパターンで１．８μｍ程度であるのに対し、１４０ｎｍのホールパターンでは０．９μｍ程度と低下し、一般に必要とされる焦点深度１．０μｍを下回っていることが分かる。すなわち、パターンの寸法を小さくすることは、パターン間の重ね合わせマージンを稼ぐことができるが、パターンを形成するために必要なプロセス裕度を得ることができないことが本発明者らによって見出された。
【０１５１】
したがって、上記のパターンを形成するには、露光装置のパターン重ね合わせ性能をより高性能にするか、投影レンズの開口数ＮＡを大きなものにするか、あるいは露光波長の短波長化によってパターン寸法を小さくする方法が一般的に採られる。しかし、露光装置の性能向上を図るということは露光装置の変更が必要となる。このため、設備費がかかり半導体集積回路装置のコスト高を招く。また、半導体集積回路装置のパターンの微細化や高集積化は急速に進む傾向にあり、その度に、原価償却することなく露光装置を変更したのでは経済性の上で問題がある。また、投影レンズの開口数ＮＡの増大には限界が生じつつある。また、その開口数ＮＡの増大や露光波長の短波長化のみを向上させることについても経済性の上で上記したことと同じことが言える。
【０１５２】
そこで、本発明においては、転写パターンのレイアウトについてさらに工夫することにより、パターンの重ね合わせ精度を向上させるようにした。上記したように、スルーホール１７は、その役割上、プラグ１１ｂと情報蓄積用容量素子２４の下部電極２４ａとの電気的な接続を行えれば良い。また、スルーホール１７は、情報蓄積用容量素子２４がほぼデータ線ＤＬ間の幅内に存在することから、一対のデータ線ＤＬに囲まれた領域内に配置されていれば良い。さらに、プラグ１１ｂとの電気的な接続を考えると、プラグ１１ｂ上にスルーホール１７の少なくとも一部があれば良いことになる。そこで、スルーホール１７を、初めから重ね合わせマージンの小さいデータ線ＤＬから離れる方向にレイアウトする。これにより、パターンの寸法を変更しないでもパターン間の重ね合わせマージンを確保することができる。
【０１５３】
すなわち、スルーホール１７を形成する際に、スルーホール１７が仮にずれてしまったとしても、プラグ１１ｂとは電気的な接続を確保することができ、かつ、データ線ＤＬとは絶縁状態を確保することができるように、スルーホール１７をその設計段階からデータ線ＤＬから離して配置している。この場合、スルーホール１７が位置ずれせず設計通りに形成された場合でもスルーホール１７の中心は、プラグ１１ｂの中心からずれて配置されることになるが、スルーホール１７内のプラグ１９とプラグ１１ｂとは電気的に接続されるようになる。（図２５、図２８および図３１等参照）。
【０１５４】
このデバイスレイアウトで、上記したのと同様に、スルーホール１７をＹ方向に、例えば−５０ｎｍ（ウエハ上換算）程度ずらした場合の平面図を図７２に示す。また、図７２のＡ−Ａ線の断面図を図７３に示す。この場合でもスルーホール１７とデータ線ＤＬとはショートしていないことが分かる。また、スルーホール１７は下層のプラグ１１ｂと接続されており、電気的に充分な特性を得ることができる。図６９に示したスルーホール１７とデータ線ＤＬとのパターン間距離ｄｙの関係において、本発明の場合は、例えば６０ｎｍ（ウエハ上換算）程度のずれまでショートしないことが分かる。したがって、このようにデバイスレイアウトおよびそれを形成するためのマスクパターンレイアウトを変更することにより、パターン寸法等を変更しなくても（もちろん、解像度が得られる範囲での寸法変更（縮小）を行っても良い）、露光装置の重ね合わせ誤差を許容可能となり、良好なパターンの形成が実現できた。
【０１５５】
上記図６０に示したマスク２６のマスクパターン２８Ｇは、以上のような技術思想に従って形成されている。図７４（ａ）は、スルーホール１７を転写時に用いた図６０と同じマスク２６の要部平面図を示し、（ｂ）は（ａ）のマスクパターンを用いた場合に得られる転写パターンの要部平面図を示している。また、図７５（ａ）は、光透過パターン２６ｃ７を、そのＹ方向の辺の半分程度の長さ分だけずらしたマスクパターンの要部平面図を示し、（ｂ）は（ａ）のマスクパターンを用いた場合に実際に得られた転写パターンの要部平面図を比較のために示している。図７４に示す本実施の形態によれば、図７５に比べて転写パターン間のマージンを大きくとれていることが確認できる。本発明のマスクパターン２８Ｇを用いた場合、パターン寸法を変更することなく、スルーホール１７とデータ線ＤＬとの重ね合わせマージンを充分に確保することができた。また、図６４の構造のマスクパターンを用いた場合に比べて、チップサイズを約１２％程度小さくすることができた。さらに、スルーホール１７とデータ線ＤＬとの重ね合わせマージンを確保できるため、図６４の構造のマスクパターンを用いた場合に比べて、製品製造の工程歩留まり率を２／３に低減できた。
【０１５６】
次に、図３４等に示した孔２３（蓄積容量パターンが形成される）を形成する際の露光技術について説明する。この場合は上記多重露光処理を行った。第１のマスクパターンは、前記図５９で示したのと同じである。ただし、光透過パターン２６ｃ６の幅の寸法が、例えば１５０ｎｍ程度（ウエハ上換算）である。一方、図６１は、第２のマスクパターン２８Ｈを示している。図７６（ａ）は、そのマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。この第２のマスクパターン２８Ｈにおいては、レベンソン型位相シフトマスク技術を用いた。このマスクパターン２８Ｈは、図７６（ａ）のＹ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ８を有している。そして、互いに隣接する光透過パターン２６ｃ８，２６ｃ８のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ６の幅の寸法Ｄｘ40は、例えば１３０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ８および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｙ41は、例えば２６０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１５７】
このような本実施の形態の代表的な効果を記載すると、次の通りである。
(1)．スルーホール１７を形成するための露光処理の際に、図６０に示すマスクパターン２８Ｇを用いることにより、パターンの形成制御性の劣化やパターンの形成マージンの減少を招くことなく、スルーホール１７とデータ線ＤＬとの重ね合わせマージンを向上させることが可能となる。
(2)．スルーホール１７を形成するための露光処理の際に、図６０に示すマスクパターン２８Ｇを用いることにより、パターンの形成制御性の劣化やパターンの形成マージンの減少を抑制することが可能となる。
(3).上記(1),(2)により、スルーホール１７とデータ線ＤＬとの高密度配置が可能となるので、メモリセルの集積度を向上させることが可能となる。
(4).上記(3)により、ＤＲＡＭの性能を向上させることが可能となる。
(5).上記(3)により、半導体チップのサイズを縮小することができるので、ＤＲＡＭの小型化を推進させることが可能となる。
(6).上記(1),(2)，(5)により、ＤＲＡＭの製造歩留まりを向上させることが可能となる。
(7).上記(5),(6)により、ＤＲＡＭの製造コストを低減させることが可能となる。
【０１５８】
（実施の形態２）
前記実施の形態１においては、前記図６０に示したマスク２６を用いた露光処理に際して通常照明を用いた場合について説明した。しかし、本発明の技術思想においては、露光光源に通常照明を用いることに限定されるものではなく、露光光源に変形照明を用いても良い。図７７（ａ）、（ｂ）は、その変形照明の一例を示している。図７７（ａ）は４重極照明を示している。ここでは４つの点状光源３３が、Ｘ，Ｙの両軸を中心線として互いに対称となるように配置されている。また、図７７（ｂ）は輪帯照明を示している。ここでは輪帯状光源３４が配置されている。このような輪帯照明を用いた場合は、解像度が通常照明を用いた場合より向上するため、パターン間のピッチを小さくすることができる。したがって、半導体集積回路装置の集積度を向上させることが可能となる。これ以外は、前記実施の形態１と同じなので説明を省略する。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６０】
例えば前記実施の形態１，２で説明した露光条件、レイアウトピッチまたは寸法等は、露光装置、露光波長、レジスト材料または測定装置等によって種々変更可能であり、前記したものに限定されるものではない。
【０１６１】
また、前記実施の形態１、２では、図２５等に示したスルーホール１７を形成するためのマスクとして位相シフトマスクを用いた場合について説明したが、これに限定されるものではなく、例えば通常のマスクでも同様の効果が得られる。
【０１６２】
また、前記実施の形態１，２では、活性領域がワード線等に対して斜めにレイアウトされている構造に本発明を適用した場合について説明したが、これに限定されるものではなく、例えば活性領域がワード線に対して垂直に（データ線に対して水平に）配置されている構造の半導体集積回路装置にも適用できる。
【０１６３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体集積回路装置、マイクロプロセッサ等のような論理回路を有する半導体集積回路装置あるいはメモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置にも適用できる。
【０１６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１６５】
すなわち、本発明によれば、配線を挟む一対の第１ホールパターン上に第２ホールパターンを転写する際に、その配線を挟む一対の第２ホールパターンが位置ずれしたとしても前記第１ホールパターンとは接続され、配線には接続されないように、設計の段階において配線から離間する方向に離れて配置されるようにフォトマスクに形成されたマスクパターンを用いることにより、パターンの重ね合わせマージンを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】図１のＣ−Ｃ線の断面図である。
【図５】図１に続く半導体集積回路装置の製造工程中における要部平面図である。
【図６】図５のＡ−Ａ線の断面図である。
【図７】図５のＢ−Ｂ線の断面図である。
【図８】図５に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図９】図５に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１０】図５に続く図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図８〜図１０に続く半導体集積回路装置の製造工程中における要部平面図である。
【図１２】図１１のＡ−Ａ線の断面図である。
【図１３】図１１のＢ−Ｂ線の断面図である。
【図１４】図１１のＣ−Ｃ線の断面図である。
【図１５】図１１に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１１に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１５および図１６に続く半導体集積回路装置の製造工程中における要部平面図である。
【図１８】図１７のＡ−Ａ線の断面図である。
【図１９】図１７のＢ−Ｂ線の断面図である。
【図２０】図１７のＣ−Ｃ線の断面図である。
【図２１】図１７に続く半導体集積回路装置の製造工程中における要部平面図である。
【図２２】図２１のＡ−Ａ線の断面図である。
【図２３】図２１のＢ−Ｂ線の断面図である。
【図２４】図２１のＣ−Ｃ線の断面図である。
【図２５】図２１に続く半導体集積回路装置の製造工程中における要部平面図である。
【図２６】図２５のＡ−Ａ線の断面図である。
【図２７】図２５のＢ−Ｂ線の断面図である。
【図２８】図２５のＣ−Ｃ線の断面図である。
【図２９】図２５に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３０】図２５に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図２５に続く図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３２】図２９〜図３１に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３３】図３２と同一工程時の図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３４】図３２および図３３に続く半導体集積回路装置の製造工程中における要部平面図である。
【図３５】図３４のＡ−Ａ線の断面図である。
【図３６】図３４のＣ−Ｃ線の断面図である。
【図３７】図３４に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３８】本発明の一実施の形態である半導体集積回路装置の製造工程で用いた露光装置の説明図である。
【図３９】図３８の露光装置の露光動作を模式的に示した説明図である。
【図４０】（ａ）は図１等に示した活性領域を形成するためのフォトレジストパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４１】（ａ）は図４０に示したフォトレジストパターンを転写するためのフォトマスクにおける第１のマスクパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図である。
【図４２】図４１のマスクパターンの電子線描画データの平面図である。
【図４３】ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウト例を示す平面図である。
【図４４】図４１のマスクパターンのみをフォトレジスト膜に転写した場合のフォトレジストパターンの要部平面図である。
【図４５】（ａ）は図４０に示したフォトレジストパターンを転写するためのフォトマスクにおける第２のマスクパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４６】（ａ）は本発明者が検討したフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４７】（ａ）は本発明者が検討したフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４８】図４５のマスクパターンの説明図である。
【図４９】図４１のマスクパターンと図４５のマスクパターンとを重ねて示した説明図である。
【図５０】本実施の形態の半導体集積回路装置の製造工程で用いたフォトマスクの全体平面図である。
【図５１】（ａ）および（ｂ）は位相シフトマスクの変形例を示すフォトマスクの要部断面図である。
【図５２】（ａ）は、図１１等に示したコンタクトホールを形成するためのフォトレジストパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５３】（ａ）は図１１等に示したコンタクトホールを形成するための第１のマスクパターンを有するフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５４】図５３の第１のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図５５】図４５の第２のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図５６】図５３の第１のマスクパターンのデータと、図４５の第２のマスクパターンのデータとの重ね合わせた状態の説明図である。
【図５７】（ａ）は図５等に示したワード線（ゲート電極）を形成する際に用いたフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５８】（ａ）は図１７等に示したデータ線用のスルーホールを形成する際に用いたマスク２６の要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図５９】（ａ）は、前記図２１等に示したデータ線ＤＬを形成する際に用いたマスク２６の要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図６０】（ａ）は、図２５等に示した情報蓄積容量素子用のスルーホールを形成する際に用いたマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図６１】本発明者らが検討したフォトマスクの要部平面図である。
【図６２】フォトマスクにおける光透過パターンの配置ずれ量と転写パターンとの関係を示すグラフ図である。
【図６３】フォトマスクにおける光透過パターンの配置ずれ量と焦点深度との関係を示すグラフ図である。
【図６４】本発明者らが検討したフォトマスクの要部平面図である。
【図６５】図６４のフォトマスクを用いて転写したホールパターンを有する半導体集積回路装置の要部平面図である。
【図６６】図６５のＡ−Ａ線の断面図である。
【図６７】図６５の構造の半導体集積回路装置においてホールパターンがずれて転写された場合を示す半導体集積回路装置の要部平面図である。
【図６８】図６７のＡ−Ａ線の断面図である。
【図６９】パターンの重ね合わせずれ量とデータ線−スルーホールパターン間距離との関係を示すグラフ図である。
【図７０】（ａ）は半導体集積回路装置の要部平面図、（ｂ）は（ａ）のスルーホールパターンの転写に用いたフォトマスクの要部平面図である。
【図７１】焦点位置とホールサイズとの関係を示すグラフ図である。
【図７２】図２５等に示した半導体集積回路装置構造においてホールパターンがずれて転写された場合を示す半導体集積回路装置の要部平面図である。
【図７３】図７２のＡ−Ａ線の断面図である。
【図７４】（ａ）は本実施の形態のフォトマスクの要部平面図、（ｂ）は（ａ）のフォトマスクを用いて転写されたスルーホールを有する半導体集積回路装置の要部平面図である。
【図７５】（ａ）は本発明者らが検討したフォトマスクの要部平面図、（ｂ）は（ａ）のフォトマスクを用いて転写されたスルーホールを有する半導体集積回路装置の要部平面図である。
【図７６】（ａ）は、図３４等に示した孔を形成する際に用いたマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図７７】（ａ）は４重極照明の平面図、（ｂ）は輪帯照明の平面図である。
【符号の説明】
１ 半導体基板
１Ｗ 半導体ウエハ
２ 分離部
２ａ 絶縁膜
３ ｐ型ウエル
４ ゲート絶縁膜
５ ゲート電極
６ キャップ絶縁膜
７ ｎ型半導体領域
８ 絶縁膜
９ 絶縁膜
１０ａ コンタクトホール
１０ｂ コンタクトホール（第１ホールパターン）
１１ａ，１１ｂ プラグ
１２ 絶縁膜
１３ スルーホール
１４ プラグ
１５ 絶縁膜
１６ 絶縁膜
１７ スルーホール（第２ホールパターン）
１８ ハードマスク
１８ａ サイドウォール
１９ プラグ
２０ バリアメタル膜
２１ 絶縁膜
２２ フォトレジストパターン
２３ 孔
２４ 情報蓄積用容量素子
２４ａ 下部電極
２４ｂ 容量絶縁膜
２４ｃ プレート電極
２５ 露光装置
２５ａ 露光光源
２５ｂ フライアイレンズ
２５ｃ アパーチャ
２５ｄ１，２５ｄ２ コンデンサレンズ
２５ｅ ミラー
２５ｆ 投影レンズ
２５ｇ マスク位置制御手段
２５ｈ マスクステージ
２５ｉ ウエハステージ
２５ｊ Ｚステージ
２５ｋ ＸＹステージ
２５ｍ 主制御系
２５ｎ１，２５ｎ２ 駆動手段
２５ｐ ミラー
２５ｑ レーザ測長機
２５ｒ アライメント検出光学系
２５ｓ ネットワーク装置
２６ フォトマスク
２６ａ マスク基板
２６ｂ 遮光パターン
２６ｃ 光透過パターン
２６ｃ１ 主光透過パターン
２６ｃ２ 補助光透過パターン
２６ｃ３ 光透過パターン
２６ｃ４〜２６ｃ８ 光透過パターン
２６ｄ 光透過パターン
２６ｅ シフタ膜
２６ｆ 透明膜
２７ ペリクル
２８Ａ 第１のマスクパターン
２８Ｂ 第２のマスクパターン
２８Ｃ 第１のマスクパターン
２８Ｄ マスクパターン
２８Ｅ マスクパターン
２８Ｇ マスクパターン
２８Ｈ マスクパターン
３０Ａ，３０Ｂ 転写領域
３１ａ，３１ｂ 開口部
３３ 点状光源
３４ 輪帯状光源
Ｒ フォトレジストパターン
ＲL フォトレジストパターン
ＲC フォトレジストパターン
Ｓ 位相シフタ
Ｌ 活性領域（第１領域）
ＷＬ ワード線
ＤＬ データ線（配線）
ＳＬ スリット
ＥＰ 露光光
Ｚ 深さ
ＵＣ ユニットセル
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、半導体集積回路装置の製造工程における露光技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置を構成する配線や素子のパターンの微細化や高集積化に伴い、そのパターンを半導体基板上に転写するための露光処理に際しては、パターン間の重ね合わせに高い精度が要求されている。この重ね合わせ精度は、露光装置のパターン重ね合わせ精度（性能）に依存するところが大きい。このため、露光装置の重ね合わせ性能によって決まる重ね合わせマージンを確保した状態でパターンをレイアウトするのが一般的である。
【０００３】
また、上記パターンの合わせマージンを確保するための別の技術としては、例えば特開平１０−２８４７００号公報に記載があり、重ね合わせ精度の厳しい側の寸法が小さくなるようにパターンの形状を変形させる技術が開示されている。また、例えば特開平５−１９４４６号公報には、多様で、微細なパターンを露光するために、一定のモードのマスクパターン領域の端部または複数のモードのマスクパターン領域の境界部に所定の補正パターンを設けた位相シフトマスク技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記パターンの重ね合わせ技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、上記パターンの形状を変形させその寸法を小さくする技術においては、解像度の余裕がある場合には合わせ余裕を確保した状態でのパターン形成が可能であるが、パターン寸法が露光装置の解像限界に近くなるにしたがって、パターンの形成制御性の劣化やパターンの形成マージンの減少が著しくなる。このため、パターンの重ね合わせマージンを確保することはできてもパターン自体を良好に形成することができない場合が生じる。
【０００６】
本発明の目的は、パターンの重ね合わせマージンを向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、配線を挟む一対の第１ホールパターン上に第２のホールパターンを転写する際に、その配線を挟む一対の第２ホールパターンが位置ずれしたとしても、前記第１ホールパターンとは接続され、配線には接続されないように、設計の段階において配線から離間する方向に離れて配置されるようにフォトマスクに形成されたマスクパターンを用いるものである。
【００１０】
また、本発明は、前記マスクパターンを形成する光透過パターンが、前記配線に交差する方向に延びる直線上に配置されるが、前記配線に沿って延びる直線上には配置されず交互にずれているものである。
【００１１】
また、本発明は、前記配線に沿って配置される光透過パターンの隣接距離が、前記配線に交差する方向に沿って配置される光透過パターンの隣接距離よりも短いものである。
【００１２】
また、本発明は、前記光透過パターンの互いに隣接するもののうち、一方に位相シフタを配置したものである。
【００１３】
また、本発明は、半導体基板に複数の第１領域を形成する工程、前記半導体基板上に第１絶縁膜を堆積する工程、前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、前記配線を覆う第２絶縁膜を堆積する工程、前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１ホールパターンとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間するように配置され、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されており、前記第１方向に沿って配置される前記複数の光透過パターンの隣接ピッチは、前記第２の方向に沿って配置される前記複数の光透過パターンの隣接ピッチよりも短く、前記複数の光透過パターンのうち、互いに隣接する光透過パターンのいずれか一方には位相シフタが配置されているものである。
【００１４】
また、本発明は、半導体基板に複数の第１領域を形成する工程、前記半導体基板上に第１絶縁膜を堆積する工程、前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、前記配線を覆う第２絶縁膜を堆積する工程、前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記配線を挟むように近接して配置される一対の第２ホールパターンは、その両方または一方の中心が、前記第１ホールパターンの中心からずれており、かつ、その一対の第２ホールパターンに挟まれる配線から離間するように配置されており、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されており、前記第１方向に沿って配置される前記複数の光透過パターンの隣接ピッチは、前記第２の方向に沿って配置される前記複数の光透過パターンの隣接ピッチよりも短く、前記複数の光透過パターンのうち、互いに隣接する光透過パターンのいずれか一方には位相シフタが配置されているものである。
【００１５】
また、本発明は、半導体基板に複数の第１領域を形成する工程、前記半導体基板上に第１絶縁膜を堆積する工程、前記第１絶縁膜に前記複数の第１領域の各々に電気的に接続される第１ホールパターンを形成する工程、前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、前記配線を覆う第２絶縁膜を堆積する工程、前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１ホールパターンと接続され、かつ、前記配線とは接続されないように、前記第２ホールパターンを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１ホールパターンとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間するように配置され、
前記フォトマスクは、その第２ホールパターンを転写するための複数の光透過パターンを有しており、前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されているものである。
【００１６】
【発明の実施の形態】
１．紫外光：半導体分野では４００nm前後から短波長で５０nm以下程度までの電磁波を言うが、３００nmより長波長を近紫外域、それ以下の短波長領域を遠紫外域と呼び、２００nm以下を特に真空紫外域と言う。光源としては水銀アークランプ等のi線（波長：３６５nm）、KrFエキシマレーザ（波長：２４８nm）、ArF（波長：１９３ｎｍ）及びF2（波長：１５７ｎｍ）エキシマレーザ等がある。
【００１７】
２．スキャンニング露光：細いスリット状の露光帯を、半導体ウエハとフォトマスク（又はレチクル、本願でフォトマスクと言うときはレチクルも含む広い概念を示す）に対して、スリットの長手方向と直交する方向に（斜めに移動させてもよい）相対的に連続移動（走査）させることによって、フォトマスク上の回路パターンを半導体ウエハ上の所望の部分に転写する露光方法。
【００１８】
３．ステップアンドスキャン露光：上記スキャンニング露光とステッピング露光を組み合わせてウエハ上の露光すべき部分の全体を露光する方法であり、上記スキャンニング露光の下位概念に当たる。
【００１９】
４．フォトマスク（光学マスク）：基板上に光を遮光するパターンや光の位相を変化させるパターンを形成したもの。基板上とは、基板上面、基板上面に近接した内部領域または上空領域を含む（上面に近接した別の基板上に配置しても良い）。通常のフォトマスク（バイナリマスク）とは、基板上に光を遮光するパターンと光を透過するパターンとでマスクパターンを形成した一般的なフォトマスクのことを言う。以下、フォトマスクを単にマスクという。
【００２０】
５．基板溝シフタ：石英等の透明マスク基板自体の表面に凹部を形成した位相シフタ。基板自体の表面とは、基板の表面に基板と材質が類似した膜を形成したものを含むものとする。
【００２１】
６．基板上薄膜溝シフタ：基板上の遮光膜下に、シフタとして作用する目的に適合した厚さのシフタ膜を形成して、下地基板とのエッチング速度差等を利用する等して形成した溝型シフタ。
【００２２】
７．溝シフタ：上記基板溝シフタ及び基板上薄膜溝シフタ等を含む上位概念で、遮光膜より下層の透明膜、透明基板等に凹部を形成したシフタ一般を言う。これに対して、遮蔽膜上にシフタ膜を配置する方式をシフタ膜上置き方式又は上置きシフタという。
【００２３】
８．微細庇型溝シフタ：溝シフタの周辺（幅の狭い断面方向）で遮光膜が石英基板等の凹部側壁上端から凹部の内側へオーバハング状（又は庇状に）に、突き出た部分の長さPが単色露光光の波長λを基準とした場合に、４０％（P／λ＝４０％を「庇長さ」と言う）以下である場合を言う。
【００２４】
９．シフタの深さ：シフタ部の基板掘り込み深さは露光波長に依存し、位相を１８０度反転させる深さＺは、Ｚ＝λ／（２（ｎ−１））で表される。ただし、ｎは所定の露光波長の露光光に対する基板の屈折率、λは露光波長である。
【００２５】
１０．位相シフタ（位相シフトマスクパターン）：少なくとも一つの位相シフタを有するマスク開口パターンを含むマスク上の回路パターン。例えば、ステッピング露光の単一ショット領域（ワンステップで露光する範囲）又はスキャンニング露光での単一のスキャンニングで露光する領域に対応するマスク上の回路パターン群で、例えば半導体ウエハ上の単位チップ領域又はその整数倍に相当するマスク基板上のマスクパターン（回路パターン）等を言う。
【００２６】
１１．補助光透過パターン（補助マスクパターン）：一般に半導体ウエハ上に投影されたとき、その開口パターンに対応する独立した像を形成しないマスク上の開口パターンを言う。
【００２７】
１２．レベンソン型位相シフトマスク：空間周波数変調型位相シフトマスクとも呼ばれ、一般に遮光膜に遮光領域で隔てられ、相互に近接して複数の開口を設け、その位相を交互に反転した開口群から成る位相シフトマスク。大まかに分類すると、ラインアンドスペースパターンと交互反転ホールパターン（コンタクトホール用レベンソンパターンとも言う）等がある。
【００２８】
１３．ハーフトーン型位相シフトマスク：位相シフトマスクの一種でシフタと遮光膜を兼用するハーフトーン膜の透過率が１％以上、４０％未満で、それが無い部分と比較したときの位相シフト量が光の位相を反転させるハーフトーンシフタを有するものである。
【００２９】
１４．補助パターン配置型位相シフトマスク：大まかに分類すると、孤立したラインパターンとホールパターン用に分類され、前者の代表は実開口パターンとその両側に設けられた補助シフタパターン（この位相反転パターンも等価である）であり、後者の代表はアウトリガタイプのホールパターン（中央の実開口とその周辺に設けられた複数の補助開口からなる）である。しかし、上記レベンソン型位相シフトマスクのマスクパターンの端部又は周辺には補助開口や補助シフタが設けられるので、実際のパターンでは両方式が混合する場合が多い。
【００３０】
１５．位相シフトマスク：本願で単に位相シフトマスクと言うときは、これらを総称して言うものとする。
【００３１】
１６．半導体ウエハ（以下、単にウエハという）または半導体基板とは、半導体集積回路の製造に用いるシリコン単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものの他、特に、そうでない旨明示された場合を除き、ＴＦＴ（Tin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００３２】
１７．遮光領域、遮光パターン、遮光膜または遮光と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示す。一般に数％から３０％未満のものが使われる。一方、「光透過領域」、「光透過パターン」、「透明領域」、「透明膜」または「透明」言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示す。一般に９０％以上のものが使用される。
【００３３】
１８．フォトレジストパターンは、感光性の有機膜をフォトリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるレジスト膜を含む。
【００３４】
１９．通常照明とは、非変形照明のことで、光強度分布が比較的均一な照明を言う。
【００３５】
２０．変形照明とは、中央部の照度を下げた照明であって、斜方照明、輪帯照明、４重極照明、５重極照明等の多重極照明またはそれと等価な瞳フィルタによる超解像技術を含む。
【００３６】
２１．解像度：パターン寸法は投影レンズの開口数ＮＡ（Numerical Aperture）と露光波長λで規格かして表現できる。本実施の形態においては、露光波長２４８ｎｍのＫｒＦエキシマレーザ光を、投影レンズのＮＡは０．６８を主に用いた。したがって、異なる波長や異なるレンズＮＡを用いる場合は、解像度Ｒは、Ｒ＝Ｋ１・λ／ＮＡ（Ｋ１はプロセスに依存して決まるある定数）で表されるので換算して用いれば良い。ただし、焦点深度ＤもＤ＝Ｋ２・λ／（ＮＡ）2（Ｋ２はプロセスに依存して決まるある定数）で表されるので、焦点深度は異なる。
【００３７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３８】
２２．転写パターン：マスクによってウエハ上に転写されたパターンであって、具体的には上記フォトレジストパターンおよびフォトレジストパターンをマスクとして実際に形成されたウエハ上のパターンを言う。
【００３９】
２３．ホールパターン：ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、スルーホール等の微細パターン。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
【００４０】
２４．ラインパターン：所定の方向に延在する帯状のパターンをいう。
【００４１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００４２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００４３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４４】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４５】
また、本実施の形態の説明に用いる図面においてマスクまたはそのデータを模式的に示す平面図であっても、図面を見易くするために、遮光パターンおよび位相シフタにハッチングを付す。
【００４６】
（実施の形態１）
本実施の形態においては、例えば最小設計寸法が１３０ｎｍ程度の１Ｇ（ギガ）ビットＤＲＡＭ（Dynamic Random Access Memory）級の大規模集積回路素子の製造工程に本発明を適用した場合を一例として説明する。
【００４７】
まず、そのＤＲＡＭの製造方法の一例を説明する。なお、ここでは、ＤＲＡＭの製造工程中の主として構造について説明し、その構造を形成するのための露光技術（上記マスクの構造を含む）については後述する。また、ここで用いる平面図において、左右水平方向をＸ方向とし、これに対して垂直な上下垂直方向をＹ方向として説明する。また、そのＸ方向に延びる仮想上な軸をＸ軸、Ｙ方向に延びる仮想上な軸をＹ軸という。また、メモリセルパターンは、１交点メモリセルタイプ（あるいはオープンビットライン型）のパターンレイアウトを例示する。
【００４８】
図１は、そのＤＲＡＭの製造工程中におけるメモリアレイの要部平面図を示している。また、図２〜図４は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。ウエハ１Ｗを構成する半導体基板（以下、単に基板という）１は、例えばｐ型の単結晶シリコンからなる。基板１の主面の分離領域には、例えば溝型の分離部（トレンチアイソレーション）２が形成されている。この分離部２は、基板１に掘られた溝内に絶縁膜が埋め込まれることで形成されている。また、基板１には、その分離部２によって複数の活性領域Ｌが形成されている。各々の活性領域Ｌは、図１に示すように、その周囲が分離部２に取り囲まれることで、図１の左右上下（水平垂直：ＸＹ）方向に対して斜めの方向に細長く延びる平面島状のパターンに形成されている。各々の活性領域Ｌには、例えば２個のメモリセル選択用ＭＩＳ・ＦＥＴが、各々のソース、ドレインの一方を共有する状態で形成される。
【００４９】
活性領域ＬのＹ方向における配置ピッチ（ピッチ：対象とするパターンの中心から中心までの距離）Ｄｙ1は、例えば４２０ｎｍ程度（ウエハ上換算）である。また、活性領域ＬのＸ方向における配置ピッチＤｘ1は、例えば５２０ｎｍ程度（ウエハ上換算）である。活性領域Ｌが、Ｙ方向の１行毎にＸ方向にずれる寸法Ｄｘ２は、例えば２６０ｎｍ程度（ウエハ上換算）である。また、活性領域Ｌの短方向（幅方向：長手方向に垂直な方向）における配置ピッチＤ1は、例えば２５０ｎｍ程度（ウエハ上換算）である。さらに、活性領域Ｌの長手方向における配置間隔（間隔：対象とするパターンの対向する端から端までの距離）Ｄ2は、例えば１６０〜１８０ｎｍ程度（ウエハ上換算）である。活性領域Ｌの長手方向における隣接ピッチは、例えば２５２ｎｍ程度（ウエハ上換算）である。また、活性領域Ｌの長手方向寸法は、例えば１２６ｎｍ程度（ウエハ上換算）である。
【００５０】
上記溝型の分離部２の形成方法は、例えば次の通りである。まず、基板１の主面上に活性領域形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、上記活性領域Ｌの形成領域を覆い、それ以外の領域が露出されるようにパターン形成されている。このフォトレジストパターンについては後ほど詳細に説明する。続いて、そのフォトレジストパターンをエッチングマスクとして、基板１に対してエッチング処理を施すことにより、フォトレジストパターンから露出する基板１部分をエッチング除去する。これにより、基板１に、例えば深さ３００〜４００ｎｍ程度の溝（転写パターン）を形成する。その後、その溝の内部を含む基板１上に、例えば酸化シリコン膜からなる絶縁膜２ａをＣＶＤ(Chemical Vapor Deposition)法で６００ｎｍ程度の厚さで堆積する。この絶縁膜２ａは、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ：Tetraethoxysilane）とをソースガスに用いたプラズマＣＶＤ法で堆積した後、１０００℃程度のドライ酸化を行って膜を緻密化（デンシファイ）することで形成されている。その後、その絶縁膜２ａを化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨（ポリッシュバック）する。このとき、溝の内部の絶縁膜２ａの表面を活性領域Ｌの表面とほぼ同じ高さになるように平坦化する。このようにして溝型の分離部２を形成する。
【００５１】
その後、基板１にホウ素（Ｂ）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をフッ酸（ＨＦ）系の洗浄液で洗浄した後、基板１を熱酸化することによってｐ型ウエル３の活性領域Ｌの表面に酸化シリコン系の清浄なゲート絶縁膜４を形成する。ゲート絶縁膜４の厚さは、例えば二酸化シリコン換算膜厚で６ｎｍ程度である。なお、ゲート絶縁膜４は、酸化シリコン系の絶縁膜よりも誘電率が高い窒化シリコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル膜、酸化チタン膜など）であっても良い。これらの絶縁膜は、基板１上にＣＶＤ法やスパッタリング法で成膜することによって形成する。
【００５２】
続く工程を図５〜図７に示す。図５は、上記ＤＲＡＭの製造工程中における図１と同一箇所の要部平面図を示し、図６および図７は、それぞれ図５のＡ−Ａ線およびＢ−Ｂ線の断面図を示している。この工程においては、基板１の主面上に複数本のワード線ＷＬ（ゲート電極５）を形成する。すなわち、基板１の主面上に、例えばリン（Ｐ）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、タングステン（Ｗ）膜（膜厚１００ｎｍ程度）およびキャップ絶縁膜６（膜厚１５０ｎｍ程度）を順次堆積した後、ワード線形成用のフォトレジストパターンをマスクにしてこれらの膜をドライエッチングすることにより、ワード線ＷＬ（ゲート電極５）を形成する。多結晶シリコン膜およびキャップ絶縁膜６はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。キャップ絶縁膜６は、例えば窒化シリコン膜からなる。
【００５３】
このワード線ＷＬは、図５に示すように、図５のＹ方向に沿って延びる平面帯状のパターンで形成され、図５のＸ方向に沿って所定の間隔をおいて互いに平行となるように複数本配置されている。このワード線ＷＬと、上記活性領域Ｌとは、互いに斜めに交差するように配置されている。ワード線ＷＬにおいて活性領域Ｌと平面的に重なる部分が、メモリセル選択用ＭＩＳ・ＦＥＴのゲート電極５となる。また、活性領域Ｌにおいてワード線ＷＬが重なった領域がメモリセル選択用ＭＩＳ・ＦＥＴのチャネル領域となる。上記したように各活性領域Ｌには２個のメモリセル選択用ＭＩＳ・ＦＥＴが配置されるので、各活性領域Ｌには２本のワード線ＷＬが平面的に重なるようになっている。また、この構造のＤＲＡＭにおいて、上記活性領域Ｌの長手方向の配置間隔Ｄ2は、１本のワード線ＷＬが配置される分の寸法しかない。ワード線ＷＬの線幅は、メモリセル選択用ＭＩＳ・ＦＥＴのしきい値電圧を得るために必要な線幅を有しており、ここでは、例えば１００ｎｍ程度（ウエハ上換算）である。また、隣接するワード線ＷＬのピッチは、例えば２６０ｎｍ程度（ウエハ上換算）である。
【００５４】
続く工程を図８〜図１０に示す。図８〜図１０は、それぞれこの工程における上記図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、ｐ型ウエル３にヒ素（Ａｓ）またはリン（Ｐ）をイオン打ち込みしてゲート電極５の両側のｐ型ウエル３にｎ型半導体領域７（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳ・ＦＥＴＱｓが略完成する。続いて、基板１上に窒化シリコン等からなる絶縁膜８をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積する。なお、絶縁膜８は、隣接ワード線ＷＬ間を埋め込んでしまうことなく、ワード線ＷＬの表面に薄く被着されている。
【００５５】
続く工程を図１１〜図１４に示す。図１１は、この工程における図１と同一箇所の要部平面図を示し、図１２〜図１４は、それぞれ図１１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜９を堆積した後、その絶縁膜９に、底面からｎ型半導体領域７が露出するような平面略円形状のコンタクトホール（第１のホールパターン）１０ａおよびコンタクトホール（第２のホールパターン）１０ｂを形成する。すなわち、まず、基板１上に、酸化シリコン等からなる絶縁膜９をＣＶＤ法等によって６００ｎｍ程度の厚さで堆積した後、その絶縁膜９の表面を化学機械研磨法等で平坦化する。続いて、絶縁膜９上に、コンタクトホール形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、コンタクトホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。このフォトレジストパターンについては後ほど詳細に説明する。その後、そのフォトレジストパターンをエッチングマスクとして、ドライエッチング処理を施すことにより、そのフォトレジストパターンから露出する絶縁膜９，８部分をエッチング除去する。これにより、底面からメモリセル選択用ＭＩＳ・ＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）が露出するようなコンタクトホール１０ａ，１０ｂを形成する。このエッチング処理に際して、酸化シリコン等からなる絶縁膜９のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン等からなる絶縁膜８のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１０ａ、１０ｂを、ゲート電極５（ワード線ＷＬ）に対して自己整合（セルフアライン）に形成することができる。
【００５６】
コンタクトホール１０ａ，１０ｂのうち、活性領域Ｌの中央に配置されるコンタクトホール１０ａは、ｎ型半導体領域７とデータ線とを電気的に接続するためのホールパターン（転写パターン）である。また、活性領域Ｌの両端側に配置されるコンタクトホール（第１ホールパターン）１０ｂは、ｎ型半導体領域７と情報蓄積用容量素子の下部電極（蓄積電極）とを電気的に接続するためのホールパターン（転写パターン）である。
【００５７】
コンタクトホール１０ａ，１０ｂは、例えば蜂の巣状に密集して配置されている。コンタクトホール１０ａ，１０ｂの直径は、例えば２４０ｎｍ程度（ウエハ上換算）である。また、コンタクトホール１０ａ，１０ｂのＹ方向の配置ピッチＤｙ2は、例えば２８０ｎｍ程度（ウエハ上換算）である。また、コンタクトホール１０ａ，１０ｂが、Ｘ方向の１列毎にＹ方向にずれる寸法Ｄｙ３は、例えば１４０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ａ，１０ｂのＸ方向の配置ピッチＤｘ3は、例えば２６０ｎｍ程度（ウエハ上換算）である。
【００５８】
また、コンタクトホール１０ａ，１０ａのＹ方向の配置ピッチＤｙ４は、例えば４２０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ａ，１０ａのＸ方向の配置ピッチＤｘ４は、例えば５２０ｎｍ程度（ウエハ上換算）である。
【００５９】
また、コンタクトホール１０ｂ，１０ｂのＹ方向の配置ピッチＤｙ5は、例えば２８０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ｂ，１０ｂのＹ方向の配置ピッチＤｙ6は、例えば４２０ｎｍ程度（ウエハ上換算）である。さらに、コンタクトホール１０ｂ，１０ｂのＸ方向の配置ピッチＤｘ5は、例えば５２０ｎｍ（ウエハ上換算）程度である。
【００６０】
続く工程を図１５および図１６に示す。図１５および図１６は、この工程における上記図１のＡ−Ａ線およびＢ−Ｂ線に相当する部分の断面図を示している。この工程においては、図１５および図１６に示すように、コンタクトホール１０ａ，１０ｂの内部にプラグ１１ａ，１１ｂを形成する。プラグ１１ａ，１１ｂを形成するには、絶縁膜９上にリン（Ｐ）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってコンタクトホール１０ａ，１０ｂの内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１０ａ，１０ｂの外部のｎ型多結晶シリコン膜を化学機械研磨法またはエッチバック法で除去する。
【００６１】
続く工程を図１７〜図２０に示す。図１７は、この工程における上記図１と同一箇所の要部平面図を示し、図１８〜図２０は、それぞれ図１７のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜１２を堆積した後、その絶縁膜１２に、底面からプラグ１１ａの一部が露出するような平面略円形状のスルーホール１３を形成する。すなわち、まず、基板１上（絶縁膜９およびプラグ１１ａ，１１ｂの上面上）に、例えば酸化シリコン等からなる絶縁膜１２をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積した後、その絶縁膜１２上に、データ線用のスルーホールを形成するためのフォトレジストパターンを形成する。このフォトレジストパターンは、データ線とプラグ１１ａとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。続いて、図１７、図１９および図２０に示すように、そのフォトレジストパターンをエッチングマスクとして、そこから露出する絶縁膜１２部分をエッチング除去することにより、スルーホール１３を形成する。スルーホール１３の平面配置ピッチは、上記したコンタクトホール１０ａ，１０ｂの平面配置ピッチよりも比較的広い。このため、このスルーホール１３を形成するためのフォトレジストパターンは、ハーフトーン型位相シフトマスクで、照明光の干渉性を高くしたコヒーレンシ（σ）＝０．３の（あるいは位相シフト法における通常の露光条件）露光条件で形成することができる。スルーホール１３の直径は、例えば２００ｎｍ程度（ウエハ上換算）である。
【００６２】
続く工程を図２１〜図２４に示す。図２１は、この工程における上記図１と同一箇所の要部平面図を示し、図２２〜図２４は、それぞれ図２１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、上記スルーホール１３内にプラグ１４を形成した後、これに接続されるデータ線ＤＬを形成する。まず、プラグ１４を形成するには、絶縁膜１２上に、例えばスパッタリング法でチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜上にＣＶＤ法等でタングステン（Ｗ）膜を堆積することによってスルーホール１３の内部にこれらの膜を埋め込んだ後、スルーホール１３の外部のこれらの膜を化学機械研磨法で除去する。続いて、データ線ＤＬを形成するには、例えば絶縁膜１２上にスパッタリング法で窒化チタン（ＴｉＮ）膜（膜厚１０ｎｍ程度）を堆積し、続いて窒化チタン（ＴｉＮ）膜上にＣＶＤ法等でタングステン（Ｗ）膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジストパターンをマスクにしてこれらの膜をドライエッチングする。
【００６３】
データ線ＤＬは、プラグ１４およびその下層のプラグ１１ａを通じてメモリセル選択ＭＩＳＱｓにおけるソース・ドレイン用の一方のｎ型半導体領域７と電気的に接続される。データ線ＤＬの線幅は、例えば８０ｎｍ程度（ウエハ上換算）である。また、隣接するデータ線ＤＬ間の距離は、例えば４３０ｎｍ程度（ウエハ上換算）である。
【００６４】
続く工程を図２５〜図２８に示す。図２５は、この工程における上記図１と同一箇所の要部平面図を示し、図２６〜図２８は、それぞれ図２５のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜１５および絶縁膜１６を堆積した後、その絶縁膜１５，１６および絶縁膜１２に、底面からプラグ１１ｂの一部が露出するような平面略円形状のスルーホール（第２ホールパターン）１７を形成する。
【００６５】
すなわち、まず、基板１上（絶縁膜１２の上面およびデータ線ＤＬの表面上）に、例えば酸化シリコン等からなる絶縁膜１５をＣＶＤ法等によって３００ｎｍ程度の厚さで堆積し、続いて化学機械研磨法でその表面を平坦化する。続いて、その絶縁膜１５上に、例えば窒化シリコンからなる絶縁膜１６をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積した後、その上に、例えば多結晶シリコン膜をＣＶＤ法等によって堆積する。その後、その多結晶シリコン膜上に、情報蓄積用容量素子用のスルーホールを形成するためのフォトレジストパターンを形成した後、それをエッチングマスクとして多結晶シリコン膜においてスルーホール形成領域に孔を開口することにより、ハードマスク１８を形成する。このフォトレジストパターンは、情報蓄積用容量素子の下部電極と、プラグ１１ｂとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。この場合のスルーホールの平面配置ピッチは、上記したコンタクトホール１０ａ，１０ｂの平面配置ピッチよりも比較的広いので、そのフォトレジストパターンは、レベンソン型位相シフトマスクを用いて、位相シフト法における通常の露光条件で形成することができる。ハードマスク１８を形成した後、基板１上に、さらに多結晶シリコン膜をＣＶＤ法等によって堆積し、これを異方性のドライエッチング法等によってエッチバックすることにより、ハードマスク１８の孔の内側面にサイドウォール１８ａを形成する。その後、図２５、図２６および図２８に示すように、そのハードマスク１８およびサイドウォール１８ａをエッチングマスクとして、そこから露出する絶縁膜１６，１５，１２部分をエッチング除去することにより、スルーホール１７を形成する。
【００６６】
スルーホール１７は、その径がその下部のコンタクトホール１０ｂの径よりも小さくなるように形成する。また、スルーホール１７は、その中心がその下部のコンタクトホール１０ｂの中心よりもデータ線ＤＬから離れる方向にオフセットする。このように、スルーホール１７の径をその下部のコンタクトホール１０ｂの径よりも小さくし、かつその中心をデータ線ＤＬから離れる方向にオフセットすることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact；ＳＡＣ)技術を用いることなく、スルーホール１７（の内部に埋め込まれるプラグ）とデータ線ＤＬとのショートを防止することができる。なお、スルーホール１７の径をその下部のコンタクトホール１０ｂの径よりも小さくした場合においても、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。このスルーホール１７は、全体が下層のプラグ１１ｂ上に形成される必要性はなく、少なくとも一部がプラグ１１ｂと接触していれば良い。すなわち、いわゆる“目空き”を許容した構造となっている。このスルーホール１７の直径は、例えば１７０ｎｍ程度（ウエハ上換算）である。また、スルーホール１７の端からそれに近接して対向するビット線ＤＬの端までの距離は、例えば４０ｎｍ程度（ウエハ上換算）である。
【００６７】
続く工程を図２９〜図３１に示す。図２９〜図３１は、この工程における上記図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、ハードマスク１８およびサイドウォール１８ａをドライエッチングで除去した後スルーホール１７の内部にプラグ１９を形成し、さらにプラグ１９の表面にバリアメタル膜２０を形成する。プラグ１９およびバリアメタル膜２０を形成するには、まず絶縁膜１６の上部に、リン（Ｐ）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１７の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１７の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。またこのとき、スルーホール１７の内部のｎ型多結晶シリコン膜をオーバー研磨（オーバーエッチング）し、プラグ１９の表面を絶縁膜１６の表面よりも下方に後退させることによって、プラグ１９の上部にバリアメタル膜２０を埋め込むスペースを確保する。次に、絶縁膜１６の上部にスパッタリング法でＴｉＮ膜を堆積することによって、プラグ１９の上部のスルーホール１７内にＴｉＮ膜を埋め込んだ後、スルーホール１７の外部のＴｉＮ膜を化学機械研磨法（またはエッチバック）で除去する。この種のバリアメタル材料としては、ＴｉＮの他、ルテニウム（Ｒｕ）シリサイドやチタン（Ｔｉ）−アルミニウム（Ａｌ）−シリコン（Ｓｉ）合金などを用いることもできる。
【００６８】
続く工程を図３２および図３３に示す。図３２および図３３は、この工程における上記図１のＡ−Ａ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、絶縁膜１６およびバリアメタル膜２０上に、例えば酸化シリコン等からなる絶縁膜２１をＣＶＤ法等によって堆積した後、その上に、反射防止膜およびフォトレジスト膜をスピン塗布し、これをキャパシタ孔形成用のフォトレジストパターン２２に形成する。
【００６９】
ＤＲＡＭのメモリセルを構成する情報蓄積用容量素子の下部電極は、次の工程でこの絶縁膜２１に形成する孔（凹部）の内部に形成される。従って、絶縁膜２１の膜厚がこの下部電極の高さとなるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、絶縁膜２１を厚い膜厚（０．８μｍ程度）で堆積する必要がある。絶縁膜２１は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００７０】
また、フォトレジストパターン２２は、反射防止膜とその上のフォトレジスト膜とで構成されている。このフォトレジスト膜は、厚い膜厚の絶縁膜２１をエッチングするので、エッチング過程での膜減りを考慮し、その膜厚を４８０ｎｍ程度とする。下層の反射防止膜はフォトレジスト膜を露光現像によってパターニングした後、そのフォトレジストパターンをエッチングマスクとしてドライエッチング処理が施されることで、既にパターニングされている。絶縁膜２１の膜厚が０．８μｍ程度の場合は、レジストマスクによるエッチングが可能であるが、絶縁膜２１の膜厚がそれより厚い場合には、エッチングマスクとしてタングステン等のようなハードマスクの転写が必要である。
【００７１】
続く工程を図３４〜図３６に示す。図３４は、この工程における上記図１と同一箇所の要部平面図を示し、図３５および図３６は、それぞれ図３４のＡ−Ａ線およびＣ−Ｃ線の断面図を示している。この工程においては、フォトレジストパターン２２をマスクにしてその下層の絶縁膜２１をドライエッチングすることにより、その底面にスルーホール１７内のバリアメタル膜２０の表面が露出する深い孔（凹部）２３を形成する。孔２３は、ワード線ＷＬの延在方向に長辺を有し、かつデータ線ＤＬの延在方向に短辺を有する矩形の平面パターンで構成され、長辺方向の径は、例えば２２０ｎｍ、短辺方向の径は、例えば１３０ｎｍである。また、長辺方向の隣接する孔２３との間隔および短辺方向の隣接する孔２３との間隔は、それぞれ、例えば１３０ｎｍである。
【００７２】
図３７は、孔２３内に、情報蓄積用容量素子２４を形成した際の断面図を示している。情報蓄積用容量素子２４は、下部電極２４ａと、その表面に形成された容量絶縁膜２４ｂと、プレート電極２４ｃとを有している。下部電極２４ａは、例えばドープトポリシリコン膜からなり、プラグ１９およびその下層のプラグ１１ｂを通じてメモリセル選択ＭＩＳＱｓにおけるソース・ドレイン用の一方のｎ型半導体領域７と電気的に接続されている。容量絶縁膜２４ｂは、例えば窒化シリコン膜、窒化シリコン膜と酸化シリコン膜との積層膜あるいは酸化タンタル（ＴａＯ5）等からなる。プレート電極２４ｃは、キャパシタ孔２３を埋め込むドープトポリシリコン膜と、その上に堆積されたタングステン等のような金属膜とを有している。プレート電極２４ｃにおいてキャパシタ孔２３内における部分を埋め込み性の良好なドープトポリシリコン膜とすることにより、アスペクト比の高いキャパシタ孔２３を良好に埋め込むことが可能となっている。
【００７３】
容量絶縁膜２４ｂは、上記した材料の他に、例えば上記ＢＳＴ膜、ＢａＴｉＯ3（チタン酸バリウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3）、ＰＬＴ（ＰｂＬａXＴｉ1-XＯ3）、ＰＬＺＴなどのペロブスカイト型金属酸化物からなる高（強）誘電体で構成することもできる。その場合、下部電極２４ａは、ルテニウム等を用いることが好ましい。また、プレート電極２４ｃは、容量絶縁膜２４ｂ上に、ルテニウム、窒化チタンおよびタングステン膜を堆積することで構成すると良い。プレート電極２４ｃのタングステン膜は、プレート電極２４ｃと上層配線とのコンタクト抵抗を低減する機能を有し、窒化チタン膜は、容量絶縁膜２４ｂからタングステン膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐ機能を有している。また、ここでは、情報蓄積用容量素子２４がクラウン型の場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばフィン型としても良い。
【００７４】
ここまでの工程により、情報蓄積用容量素子２４が完成し、メモリセル選択用ＭＩＳ・ＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子２４とで構成されるＤＲＡＭのメモリセルが略完成する。その後、情報蓄積用容量素子２４の上部に層間絶縁膜を挟んで２層程度の配線を形成し、最上層の配線の上部にパッシベーション膜を形成するがこれらの図示は省略する。
【００７５】
次に、本実施の形態において、上記ＤＲＡＭの製造工程で用いた露光技術について説明する。
【００７６】
まず、本実施の形態の多重露光処理で用いた露光装置の一例を図３８に示す。露光装置２５は、例えば縮小比４：１の走査型縮小投影露光装置（以下、スキャナとも言う）である。露光装置２５の露光条件は、例えば次の通りである。すなわち、露光光には、例えばＫｒＦエキシマレーザ光（露光波長λ＝２４８ｎｍ）を用い、光学レンズの開口数ＮＡ＝０．６８、より高い位相シフト効果を得るために露光光の干渉性を高めた照明条件であるコヒーレンシ（σ：sigma）値＝０．３の条件とした。ただし、露光光は、上記したものに限定されるものではなく種々変更可能であり、例えば波長が１９３ｎｍのＡｒＦエキシマレーザや波長が１５７ｎｍのＦ2レーザを用いても良い。
【００７７】
露光光源２５ａから発する光は、フライアイレンズ２５ｂ、アパーチャ２５ｃ、コンデンサレンズ２５ｄ１、２５ｄ２及びミラー２５ｅを介してマスク２６を照明する。光学条件のうち、コヒーレンシはアパーチャ２５ｃの開口部の大きさを変化させることにより調整した。マスク２６上には異物付着によるパタン転写不良等を防止するためのペリクル２７が設けられている。マスク２６上に描かれたマスクパターンは、投影レンズ２５ｆを介して試料基板であるウエハ１Ｗ（基板１）上に投影される。なお、マスク２６は、マスク位置制御手段２５ｇで制御されたマスクステージ２５ｈ上に載置され、その中心と投影レンズ２５ｆの光軸とは正確に位置合わせがなされている。
【００７８】
ウエハ１Ｗは、ウエハステージ２５ｉ上に真空吸着されている。ウエハステージ２５ｉは、投影レンズ２５ｆの光軸方向、すなわちＺ方向に移動可能なＺステージ２５ｊ上に載置され、さらにＸＹステージ２５ｋ上に搭載されている。Ｚステージ２５ｊ及びＸＹステージ２５ｋは、主制御系２５ｍからの制御命令に応じてそれぞれの駆動手段２５ｎ１，２５ｎ２によって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ２５ｊに固定されたミラー２５ｐの位置として、レーザ測長機２５ｑで正確にモニタされている。また、ウエハ１Ｗ（基板１）の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージ２５ｊを駆動させることにより、ウエハ１Ｗの表面は常に投影レンズ２５ｆの結像面と一致させることができる。
【００７９】
ウエハ１Ｗ上に形成された回路パターンに対してマスク２６上の回路パターンを重ね合わせ露光する場合、ウエハ１Ｗ上に形成されたマークパターンの位置をアライメント検出光学系２５ｒを用いて検出し、その検出結果からウエハを位置決めして重ね合わせ転写する。主制御系２５ｍはネットワーク装置２５ｓと電気的に接続されており、露光装置２５の状態の遠隔監視等が可能となっている。
【００８０】
図３９は、上記露光装置１の露光動作を模式的に示した図である。マスク２６と、ウエハ１Ｗとは鏡面対称関係になるので、露光処理に際して、マスク２６の走査（スキャン）方向と、ウエハ１Ｗの走査（スキャン）方向とは逆向きになる。マスクステージ２５ｈ上に載置されたマスク２６と、ウエハステージ２５ｉ上に載置されたウエハ１Ｗは、所定の駆動比率で正確に同期してスキャン駆動される。スキャナの縮小比は４：１、が主流なので、ウエハ１Ｗの駆動距離＝１に対してマスク２６の駆動距離＝４となる。露光光ＥＰがスリットＳＬを介することで形成されたスリット状の露光領域が、マスク２６のスキャン動作により、マスク２６上をスキャンすることにより、マスク２６上のマスクパターンをウエハ１Ｗの主面上に露光、転写するようになっている（上記スキャンニング露光）。
【００８１】
ところで、マスクパターンを結像光学系を介して基板上に転写する場合、光学系の誤差である収差の影響により転写パターンの形状劣化や転写位置シフト（ずれ）等の影響が生じる。結像光学系の収差は露光フィールド内に分布して存在している。この収差量は、Zernike（ゼルニケ）収差関数で表すことができ、各収差成分の大きさは各項の係数に対応している。収差のうち、例えば３次のコマ収差、５次の収差であるTrefoil（トレホイル）収差は、転写パターンの形状劣化や位置ずれを生じさせることが分かっている。
【００８２】
上記スキャナの場合、例えば上記スリット状の露光領域の幅（短）方向に走査してパターンを転写する場合、レンズ収差は基本的にスリット状の露光領域の長手方向にのみ分布することになる。したがって、マスク２６上に、上記スリット状の露光領域の幅方向（すなわち、スキャン方向）に沿って複数のパターンを配置しておき、これを多重露光する場合、基板上の同じ位置に転写されるパターン間で、各パターンが影響を受けるレンズ収差量は同一になる。すなわち、転写パターンが同じであれば、上記スキャン方向に対して収差起因の転写パターン位置ずれは同じになる。したがって、上記形状劣化や位置ずれ等を低減または無くすことができる。
【００８３】
転写パターンの転写位置シフト量は、収差量だけではなくパターン配置にも依存して変化する。例えば配置ピッチに依存して転写位置シフト量が変化するが、スキャナでは上記スリット状の露光領域の長手方向に対して一次元的なシフト量分布となる。このため、マスクパターン位置補正は一次元的に行えば良いので、ステッパの場合よりも補正が簡便になる。
【００８４】
また、スキャナの場合、最大露光フィールドサイズがステッパの２２ｍｍ角に比較して、例えば２５×３３ｍｍと大きくなり、より大きな半導体チップを１枚のマスク２６上にのせられるという利点がある。これにより、１枚のマスク２６上に搭載可能な２重露光用の最大チップサイズを逐次移動型縮小投影露光装置（以下、ステッパ）の２２ｍｍ×１１ｍｍよりも大きく、例えば２５ｍｍ×１６．５ｍｍまで拡大することができる。
【００８５】
なお、図３８および図３９においては、露光装置の機能を説明するために必要な部分のみを示したが、その他の通常の露光装置（スキャナやステッパ）に必要な部分は通常の範囲で同様である。また、本発明の技術思想は、ステッパを用いた露光技術に適用することもできる。ステッパの場合、例えば２２×２２ｍｍ角の露光チップを一度に露光して基板上にマスクパターンを転写する。ただし、収差は、この露光チップ内で分布して存在しているので、ステッパを用いた場合、露光チップ内の位置に依存して転写パターン形状が変化したり、転写パターン位置が収差が無い場合の理想位置に対してずれた位置に転写される。例えば同一マスク上に２種類のマスクパターンを配置し、これを重ね合わせて多重露光する場合を考える。基板上に多重露光される各パターンに対して収差量が異なるため、基板上に転写した際の転写パターン位置シフト量も異なってくる。このため、各パターン間での転写位置シフト量が異なり、この位置シフトの影響による２種類のパターン間の相対的な重ね合わせずれが生じてしまう恐れがある。
【００８６】
ステッパの場合、収差量が露光チップ内で二次元的に分布しているため、上記転写パターン位置シフトを補正するためのマスク上での転写パターン位置補正が複雑になってくる。また、同一マスク基板上に２ショット分のマスクパターンを配置するため、露光可能チップサイズの制限、基板１枚当たりの露光ショット数の増加に伴うスループットの低下も懸念される。また、マスクを２枚にした場合、基板上に多重転写されるパターンが影響を受ける収差の量は同等となるが、前述のようにマスクを入れ替えて同一基板上に多重露光するため、スループットの低下が懸念される。以上のことを考慮すると、スキャナを用いることにより、２重露光処理をより簡便、かつ、高精度に行うことができる。
【００８７】
次に、本実施の形態において用いたマスクについて説明する。
【００８８】
まず、上記図１等に示した活性領域Ｌ（溝型の分離部２）を形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。
【００８９】
図４０（ａ）は、上記図１等に示した活性領域Ｌを形成するためのフォトレジストパターンＲLの要部平面図を示し、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。図４０（ａ）は平面図であるが、図面を見易くするために、フォトレジストパターンＲLにハッチングを付す。
【００９０】
このフォトレジストパターンＲLにおいては、上記したように活性領域Ｌの長手方向の隣接間隔Ｄ２を、例えば１６０〜１８０ｎｍ程度と極めて近接したものにすることが要求されている（上記したようにワード線ＷＬが１本分配置できる程度の間隔）。すなわち、要求されるパターンの配置ピッチが微細である。このため、通常のマスクを用いた露光処理では、光強度のスロープがなだらかになり現像後のフォトレジストパターンの後退量が大きくなる、パターンの長手方向に対して充分な光強度が得られ難い等の理由から、上記のような微細な配置ピッチを持たせた状態でパターンを形成することが非常に困難である。そのため、このフォトレジストパターンＲLを転写するためのマスクとしては、レベンソン型位相シフトマスクを用いることが必要であった。
【００９１】
ここで、通常のレベンソン型位相シフトマスク技術で行われているように、フォトレジストパターンＲLを、レベンソン型位相シフトマスクを用いてネガ型のフォトレジスト膜に転写しようとした場合を考える。上記したように、レベンソン型位相シフトマスクでは、隣接する光透過領域を透過した各々の光の位相差を１８０度とすることが必要であるが、フォトレジストパターンＲLのレイアウトでは、これを転写するための光透過領域が３パターン以上がそれぞれ位相シフタ配置が必要な距離で近接して配置されているため、その近接する全ての光透過領域間で透過光の位相差が１８０度になるように位相シフタを配置することができない。すなわち、その近接する光透過領域の中で少なくとも一対は各々の透過光が同位相となってしまう場合が必ず生じる。
【００９２】
そこで、本実施の形態においては、図１に示した活性領域Ｌのパターンを形成するためのフォトレジストパターンＲLを形成する際に、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。活性領域Ｌの分離にあたっては、斜め方向に延びる帯状パターンと、その所定部分を分断するホールパターンとに分離した。
【００９３】
図４１は、上記活性領域形成用のフォトレジストパターンを形成するためのマスク２６の第１のマスクパターン２８Ａを示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図を示している。
【００９４】
図４１のマスク２６を構成するマスク基板２６ａは、例えば透明な合成石英ガラスからなり、その主面上には、図４０（ａ）に示すようなマスクパターン２８Ａが形成されている。このマスクパターン２８Ａは、ＸＹ方向に対して斜め方向に延びるライン／スペースパターンを露光するためのパターンであり、ＸＹ方向に対して斜め（例えばＸ軸方向に対して約２８°傾斜）方向に帯状に延びる遮光パターン２６ｂと、光透過パターン２６ｃとを有している。この遮光パターン２６ｂと光透過パターン２６ｃとは、そのパターン幅（短）方向に沿って交互に配置されている。そのうち、遮光パターン２６ｂを挟んで互いに隣接する光透過パターン２６ｃ，２６ｃの一方に位相シフタＳが配置されている。これにより、その互いに隣接する光透過パターン２６ｃ，２６ｃを透過した各々の光に１８０度の位相差が生じるようになっている。すなわち、その各々の光が互いに１８０度反転するようになっている。なお、寸法Ｄｘ10は、例えば５２０ｎｍ程度（ウエハ上換算）である。また、寸法Ｄｙ10は、例えば２８０ｎｍ程度（ウエハ上換算）である。
【００９５】
マスクパターン２８Ａを構成する遮光パターン２６ｂは、例えばクロム、酸化クロムまたはそれらの積層膜等のような遮光膜によって形成されている。また、光透過パターン２６ｃは、上記遮光膜が除去されて形成されている。位相シフタＳは、図４１（ｂ），（ｃ）に示すように、例えば溝シフタとなっている。すなわち、位相シフタＳは、マスク基板２６ａに所定深さ（上記Ｚの式）の溝が掘られることで形成されている。上記の例では、例えば露光波長２４８ｎｍのＫｒＦを用いているので、位相シフタＳの溝の深さＺは、例えば２４５ｎｍ程度である。
【００９６】
また、ここでは、この溝シフタが上記微細庇型溝シフタの場合を例示している。すなわち、位相シフタＳの溝の周辺（幅の狭い断面方向）においてマスク基板２６ａが溝幅方向にオーバハングされており、その結果、位相シフタＳに面した遮光パターン２６ｂの端部が庇状に突き出た構造となっている。その遮光パターン２６ｂの突き出た部分の庇長さＰの最適値は、パターンピッチや光学条件等に依存するが、縮小比４：１のスキャナ用マスクで０．１５μｍ程度である。このような庇構造とすることにより、光の導波管効果を低減することができ、透過光の光強度が位相シフタＳの側壁からの影響により減衰するのを抑制できる。したがって、多重露光処理に際して、このマスク２６を用いることにより、ウエハ１Ｗ上に転写されるパターンの寸法精度を向上させることが可能となる。
【００９７】
ところで、図４１に示したマスクパターン２８Ａは、Ｘ軸方向に対して約２８度傾いたライン／スペースパターンである。このため、このパターンを可変矩形ビームのベクタースキャン方式の電子線露光装置で描画する場合には、斜めパターンを多数の矩形で分割、近似して斜めパターンを描画することになる。すなわち、図４１に示したマスクパターンレイアウトは、電子線描画データでは、図４２に模式的に示すように微小な階段状のパターンとなる。このため、マスクパターン描画時の電子線ショット数が増加し、描画時間が増加してしまうという問題がある。そこで、このような斜めパターンを転写するマスクパターンのレイアウトでは、マスクパターン描画時の露光ショット数が少なくなるように、マスクパターンをレイアウトすることが好ましい。図４３は、ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウトの一例である。ここでは、光透過パターン２６ｃを、例えば６５ｎｍ（＝Ｄｘ11）×１３５ｎｍ（Ｄｙ11）の複数の微細な矩形パターンに分割し、その矩形パターンを、例えばＹ方向に３５ｎｍ（＝Ｄｙ12）ずつずらしながらＸ方向に沿って並べて配置した。このとき、矩形パターンの寸法は、マスク上では４倍の２６０ｎｍ×５４０ｎｍ程度となるが、この大きさは、電子線露光装置で描画する際に１ショットで描画可能な大きさである。Ｙ方向に対するずらし量Ｄｙ12＝３５ｎｍは、ピッチＤｙ10＝２８０ｎｍの１／８、Ｘ方向の矩形の大きさ６５ｎｍは、ピッチＤx12＝２６０ｎｍの１／４の値とした。Ｘ方向の刻みが、Ｙ方向よりも大きいのは、斜めパターンの角度がＸ方向から約２８度傾いたためである。なお、ラスタスキャン型電子線（ＥＢ）描画装置を用いる場合は、描画方式が異なるため、パターンレイアウトは斜め方向のパターンでも良い。また、セルプジックシタン方式のＥＢ描画装置では、斜めパターンの一部分を１つのセル図形として、これをつなぎ合わせて描画する方法等を用いることもできる。さらに、矩形パターン以外に、斜めパターン（例えば三角形パターン）も転写可能な開口部を有するアパーチャを用いて描画することも可能である。
【００９８】
図４１のマスクパターン２８Ａのみをポジ型のフォトレジスト膜に露光した場合を図４４に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜Ｒは、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。このマスクパターン２８Ａのみでは、図４４において斜め方向に延在する帯状のフォトレジストパターンＲ（すなわち、ラインパターン形成用のフォトレジストパターン）が形成され、島状のフォトレジストパターンを形成することはできない。そこで、その帯状のフォトレジストパターンＲの所定箇所を部分的に除去することで、島状のフォトレジストパターンを形成するための第２のマスクパターンを用意し、これを重ね露光することが必要となる。
【００９９】
図４５は、その重ね合わせ露光に用いる上記活性領域形成用のフォトレジストパターンを形成するためのマスク２６の第２のマスクパターン２８Ｂ部分を示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。
【０１００】
図４５のマスク基板２６ａの主面上に形成されたマスクパターン２８Ｂは、図４１のマスクパターン２８Ａで露光されずに残された図４３の帯状のフォトレジストパターンＲにおいて活性領域Ｌの長手方向の隣接間隔に当たる部分を露光することで、島状のフォトレジストパターンを形成するためのパターンである。
【０１０１】
このマスクパターン２８Ｂは、主光透過パターン２６ｃ１と、その周囲に配置された補助光透過パターン２６ｃ２とを有している。主光透過パターン２６ｃ１および補助光透過パターン２６ｃ２は、例えば平面四角形状に形成されている。主光透過パターン２６ｃ１の平面寸法は、例えば２００×２００ｎｍ程度（ウエハ上換算）である。また、補助光透過パターン２６ｃ２の平面寸法は、主光透過パターン２６ｃ１の平面寸法よりも相対的に小さく、フォトレジスト膜に転写されないような大きさに形成されており、例えば１００×１００ｎｍ程度（ウエハ上換算）である。ここでは、主光透過パターン２６ｃ１に位相シフタＳが配置されている。これにより、主光透過パターン２６ｃ１と補助光透過パターン２６ｃ２とを透過した各々の光に１８０度の位相差が生じるようになっている。位相シフタＳは、例えば上記マスクパターン２８Ａと同様に上記微細庇型溝シフタとなっている。位相シフタＳの溝の深さは、上記マスクパターン２８Ａの位相シフタＳの溝の深さと同じである。
【０１０２】
第２のマスクパターン２８Ｂにおいて、Ｘ方向（第２方向）に隣接する主光透過パターン２６ｃ１，２６ｃ１間のピッチＤｘ13は、パターンの最小近接ピッチであり、その距離は、例えば２×０．３３（λ／ＮＡ）〜２×０．０４５（λ／ＮＡ）ｎｍ程度、ウエハ上で１２０〜１６０ｎｍ程度となっている。ここでは、Ｘ方向に隣接する主光透過パターン２６ｃ１のピッチＤｘ13は、例えば２６０ｎｍ程度（ウエハ上換算）。Ｙ方向（第１方向）に隣接する主光透過パターン２６ｃ１，２６ｃ１の隣接ピッチは、上記Ｘ方向に隣接する主光透過パターン２６ｃ１，２６ｃ１の隣接ピッチよりも長い。ここでは、Ｙ方向に隣接する主光透過パターン２６ｃ１のピッチＤｙ13は、例えば４２０ｎｍ程度（ウエハ上換算）である。Ｙ方向に隣接する主光透過パターン２６ｃ１と、補助光透過パターン２６ｃ２とのピッチＤｙ14は、例えば２８０ｎｍ程度（ウエハ上換算）である。
【０１０３】
ところで、一般的には、マスクパターン２８Ｂの設計に当たっては、主光透過パターンのみを配置し、互いに隣接する主光透過パターンの一方に位相シフタを配置することが考えられる。しかし、このマスクパターン２８Ｂの場合は、Ｘ方向に隣接する主光透過パターンのピッチが最小近接距離であり、また、Ｙ方向に関しても位相シフタ配置が必要となる距離で近接して配置されていて狭いので、普通に位相シフタを配置することができない。そこで、本実施の形態においては、主光透過パターンの周囲に補助光透過パターンを配置し、各々を透過した光を１８０度反転させるようにすることで、解像度を向上させることが可能となっている。その場合に、補助光透過パターンも、ただ単純に配置すると不具合が生じるので工夫がなされている。以下、補助光透過パターンの配置について説明する。
【０１０４】
補助パターンの配置方法としては、図４６に示すように、Ｘ方向、Ｙ方向のそれぞれの方向に対して主光透過パターン２６ｃ１間の中間位置に配置する方法もある。この場合、Ｘ方向とＹ方向とで主光透過パターン２６ｃ１と、補助光透過パターン２６ｃ２との距離が若干異なるため、位相シフト効果もＸ方向とＹ方向とで異なってくる。このため、ウエハ１Ｗ（基板１）上に投影される光学像が楕円形状になり、図４０のフォトレジストパターンＲLの長手方向の隣接間部分の上下に位置するフォトレジストパターンＲL部分が、第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１を透過した光の影響で細る恐れがある。
【０１０５】
また、図４７に示すように、各主光透過パターン２６ｃ１に対してそれぞれ上下左右位置にほぼ等距離に４個の補助光透過パターン２６ｃ２が配置されるようにレイアウトする方法もある。この場合、主光透過パターン２６ｃ１の周辺に補助光透過パターン２６ｃ２がＹ方向に１４０ｎｍピッチで配置されるレイアウトとなる。しかし、この場合は、補助光透過パターン２６ｃ２の平面寸法をウエハ上換算で１００ｎｍ角の矩形パターンとしたため、補助光透過パターン２６ｃ２間のスペースがウエハ上換算で４０ｎｍと非常に小さくなってしまう。このため、マスクの製造が非常に困難となってしまう。
【０１０６】
そこで、図４５に示したように、本実施の形態のマスクパターン２８Ｂにおいては、各主光透過パターン２６ｃ１の中心からその周辺の各補助光透過パターン２６ｃ２の中心までの距離がほぼ等しくなるように、補助光透過パターン２６ｃ２を配置している。すなわち、補助光透過パターン２６ｃ２は、中心が主光透過パターン２６ｃ１の中心と同一とする六角形の角に、補助光透過パターン２６ｃ２の中心が位置するように配置されている。そして、主光透過パターン２６ｃ１の周辺の補助光透過パターン２６ｃ２は、主光透過パターン２６ｃ１の中心を通過するＸＹの両軸に対して左右上下対称に配置されている。
【０１０７】
また、別の観点からは、次のように言える。すなわち、補助光透過パターン２６ｃ２は、主光透過パターン２６ｃ１の中心を通過するＹ軸（第１方向の軸）上には配置されているが、主光透過パターン２６ｃ１の中心を通過するＸ軸（第２方向の軸）上には配置されず、Ｘ軸から上下Ｙ方向に離間した位置にＸ軸を中心線として対称になるように配置されている。
【０１０８】
また、さらに別の観点からは、次のように言える。すなわち、図４８の二点鎖線に示すように、２個の補助光透過パターン２６ｃ２を内包するようなユニットセルＵＣを仮定することができる。各ユニットセルＵＣ内の２個の補助光透過パターン２６ｃ２は、Ｙ方向に沿って配置される２個の主光透過パターン２６ｃ１の中心を通過するＹ軸上に配置されている。また、その２個の補助光透過パターン２６ｃ２は、Ｘ方向に沿って配置される２個の主光透過パターン２６ｃ１の中心を通過するＸ軸には配置されず、そのＸ軸を中心線として対称となるように配置されている。
【０１０９】
このようなマスクパターン２８Ｂのレイアウトにおいては、各主光透過パターン２６ｃ１に対するウエハ１Ｗ（基板１）上の投影光学像を、ほぼ円形とすることができる。また、図１の活性領域Ｌの長手方向の隣接間の上下位置において、フォトレジストパターンの変形を小さく抑えることができる。
【０１１０】
上記第１のマスクパターン２８Ａのデータと、第２のマスクパターン２８Ｂのデータとの重ね合わせた状態を図４９に示す。点線は、第１のマスクパターン２８Ａを示し、実線は、第２のマスクパターン２８Ｂを示している。第１のマスクパターン２８Ａの遮光パターン２６ｂ上に、第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１および補助光透過パターン２６ｃ２が配置される。
【０１１１】
次に、多重露光処理に関する技術について説明する。
【０１１２】
まず、本実施の形態において、上記活性領域転写用のマスクの全体平面図を図５０に示す。ここには、１枚のマスク２６の主面（同一面）に、例えば２つの転写領域３０Ａ，３０Ｂが配置されている場合が例示されている。各々の転写領域３０Ａ，３０Ｂは、例えば平面長方形状に形成されており、各々の長辺が平行になるように所定の距離を隔てて配置されている。各転写領域３０Ａ，３０Ｂは、例えば１個の半導体チップを転写する領域に相当する。このマスク構造は、半導体チップの平面寸法が小さく、１枚のマスク内に２つの半導体チップ転写領域を配置可能な場合に適している。
【０１１３】
転写領域３０Ａのメモリセル領域には、図４１に示した第１のマスクパターン３８Ａが配置され、転写領域３０Ｂのメモリセル領域には、図４５に示した第２のマスクパターン３８Ｂが配置されている。上記多重露光処理に際しては、転写領域３０Ａの第１のマスクパターン２８Ａと、転写領域３０Ｂの第２のマスクパターン２８Ｂとが正確に位置決めされてウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜に転写される。活性領域Ｌ（フォトレジストパターンＲL）の長手方向寸法は、主に第２のマスクパターン２８Ｂの寸法や第２のマスクパターン２８Ｂをウエハ１Ｗ上に露光する際の露光量の調整により最適化することができる。これにより、所望のフォトレジストパターン寸法を得ることが可能となる。
【０１１４】
なお、メモリセル領域以外のマスクパターンは多重露光ではなく通常の露光で転写したので、そのマスクパターンは転写領域３０Ａ内に配置した。また、メモリセル領域以外のマスクパターンを多重露光で転写するようにしてもかまわない。また、上記転写領域３０Ａ，３０Ｂ内には、実質的に集積回路を構成するパターンの他、例えば重ね合わせに用いるマークパターン、重ね合わせ検査に用いるマークパターンまたは電気的特性を検査する際に用いるマークパターン等のような実質的に集積回路を構成しないパターンも含まれている。また、転写領域３０Ａ，３０Ｂの外周の遮光領域には、マスク基板２６ａの一部が露出されて、マスクアライメントマークや計測用マーク等のような他の光透過パターン２６ｄが形成されている。これら光透過パターン２６ｄは、フォトレジスト膜に転写されないような領域か、あるいは露光時に露光光が照射されないようにマスキングブレードで隠されている。
【０１１５】
次に、多重露光処理の具体例を説明する。まず、例えば転写領域３０Ａのパターンが露光されないようにマスキング（遮光）した状態で、転写領域３０Ｂのパターンをウエハ１Ｗ（基板１）主面上のポジ型のフォトレジスト膜に露光した後、連続して今度は転写領域３０Ｂのパターンが露光されないようにマスキング（遮光）した状態で、転写領域３０Ａのパターンを、既にウエハ１Ｗ上のポジ型のフォトレジスト膜に転写（潜像）された転写領域３０Ｂのパターンに重ね合わせて多重露光する方法がある。
【０１１６】
また、別の方法としては、転写領域３０Ａと転写領域３０Ｂとの平面寸法を同一にして、転写領域３０Ａ，３０Ｂを一括してウエハ１Ｗ上のポジ型のフォトレジスト膜に転写した後、マスク２６を各転写領域３０Ａ，３０ＢのＹ方向寸法（幅）分だけＹ方向に移動して露光ショットが半分ずつ重なるようにした状態で露光することにより多重露光する方法がある。
【０１１７】
前者の方法では、各転写領域３０Ａ，３０Ｂに対してそれぞれ最適な露光量、光学条件を用いた露光が可能である。一方、後者の方法は、転写領域３０Ａ，３０Ｂが共に同一露光量、同一光学条件での露光となるため、マスクパターンの最適化が必要であるが、前者の方法よりもスループットの点で有利である。また、２ショットを重ねるため、重ね合わせ精度の低下が問題となる。
【０１１８】
また、上記の例では１枚のマスク２６に第１、第２のマスクパターン２８Ａ，２８Ｂを配置した場合について説明したが、これに限定されるものではなく、例えば２枚のマスクを用いて多重露光する方法もある。すなわち、第１、第２のマスクパターン２８Ａ，２８Ｂをそれぞれ別々のマスクに配置し、マスクを交換しながら多重露光をする方法である。この場合、マスクを入れ換えて露光するので、ショットサイズは通常の露光と同様に露光装置の最大露光フィールドまで大きくとることができる。また、露光条件を各パターン毎に最適な値に設定することができるので、露光マージンや露光条件を良好に設定することが可能である。この方法は、半導体チップの平面寸法が大きく、１枚のマスクに２つの半導体チップ転写領域を配置できないような場合に特に適している。
【０１１９】
なお、このような多重露光処理が終了した後、通常の現像処理および洗浄乾燥処理等のような一連の処理を施すことにより、図４０に示したフォトレジストパターンＲLを形成する。
【０１２０】
上記の例では、位相シフタＳが溝シフタ（微細庇型溝シフタ）の場合について説明したが、これに限定されるものではない。例えば図５１（ａ）に示すように、上記基板上薄膜溝シフタとすることもできる。この場合、マスク基板２６ａの表面上には、シフタ膜２６ｅが形成されている。シフタ膜２６ｅは、位相シフタとして作用する目的に適合した厚さ（＝上記Ｚの式）で形成されており、例えばマスク基板２６ａと同等または同程度の光透過率および屈折率のＳＯＧ（Spin On Glass）等からなる。位相シフタＳを形成する溝は、遮光パターン２６ｂから露出する所定の光透過パターン２６ｃ（主光透過パターン２６ｃ１）のシフタ膜２６ｅをマスク基板２６ａの表面が露出されるまで除去することで形成されている。この場合、位相シフタＳ用の溝の形成に際して、マスク基板２６ａとシフタ膜２６ｅとのエッチング選択比を高くし、シフタ膜２６ｅのエッチング速度の方がマスク基板２６ａのエッチング速度よりも速くなるようにする。すなわち、マスク基板２６ａをエッチングストッパとして位相シフタＳ用の溝を形成する。これにより、その溝の深さ（すなわち、シフタ膜２６ｅの厚さ）および溝底面の平坦性を極めて高い精度で形成できる。このため、透過光の位相誤差を大幅に低減または無くすことができるので、ウエハ１Ｗ（基板１）上に転写されるフォトレジストパターンの寸法精度を大幅に向上させることが可能となる。
【０１２１】
また、図５１（ｂ）に示すように、溝に代えて透明膜２６ｆを位相シフタＳとすることもできる。この場合、透明膜２６ｆの厚さを、上記位相シフタＳ用の溝の深さＺの式で表すことができる。
【０１２２】
次に、上記図１１等に示したコンタクトホール１０ａ，１０ｂのパターンを形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。なお、最小配置ピッチは、例えば２６０ｎｍ程度、最小設計寸法は、例えば１７０ｎｍ程度である。
【０１２３】
図５２（ａ）は、上記図１１等に示したコンタクトホール１０ａ，１０ｂを形成するためのフォトレジストパターンＲCの要部平面図を示し、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。図５２（ａ）は平面図であるが、図面を見易くするために、フォトレジストパターンＲCにハッチングを付す。
【０１２４】
図５２（ａ）に示すように、フォトレジストパターンＲCの開口部３１ａ，３１ｂ（コンタクトホール１０ａ，１０ｂが形成される部分）は、平面的に蜂の巣状に密集して配置されている。配置ピッチＤｘ3は、例えば２６０ｎｍ程度、配置ピッチＤｙ2は、例えば２８０ｎｍであり、１列毎に１４０ｎｍ（＝Ｄｙ２）ずれたパターン配置となっている。このように密集して配置されたパターンを転写するには、レベンソン型位相シフトマスクを用いることが必要である。しかし、図５２（ａ）のようなパターン配置では、最近接パターン間の位相差が全て１８０度となるように位相シフタを配置できない。そこで、マスクパターンを２枚に分割して、多重露光によりパターンを転写することが必要になってくる。
【０１２５】
そこで、本実施の形態においては、図１１に示したコンタクトホール１０ａ，１０ｂのパターンを形成するためのフォトレジストパターンを形成する際においても、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。
【０１２６】
コンタクトホール１０ａ，１０ｂの分離にあたっては、レベンソン型位相シフトマスク技術を使用可能な寸法およびマスクパターンレイアウトを持つ第１のパターン群と、第１のパターン群以外のパターンからなる第２のパターン群とに分離した。具体的には、例えば第１のパターン群を情報蓄積用容量素子用のコンタクトホール１０ｂのパターン群とし、第２のパターン群をデータ線用のコンタクトホール１０ａのパターン群とした。
【０１２７】
図５３は、上記コンタクトホール形成用のフォトレジストパターンを形成するためのマスク２６の第１のマスクパターン２８Ｃを示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図を示している。
【０１２８】
この第１のマスクパターン２８Ｃは、情報蓄積用容量素子用のコンタクトホール１０ｂのパターン群を露光するためのパターンであり、例えば平面四角形状の複数の光透過パターン２６ｃ３を有している。各光透過パターン２６ｃ３の平面寸法は、例えば２００×２００ｎｍ程度である。光透過パターン２６ｃ３のうち、互いに隣接するもののいずれか一方には位相シフタＳが配置されており、その互いに隣接する光透過パターン２６ｃ３を透過した各々の光の位相が１８０度反転するようになっている。Ｙ方向に沿って並んで配置され、かつ、透過光の位相が１８０度互いに反転する２個の光透過パターン２６ｃ３，２６ｃ３の対は、Ｙ方向に配置ピッチＤｙ21だけずれながらＸ方向に沿って配置されている。
【０１２９】
なお、Ｘ方向に隣接する光透過パターン２６ｃ３の配置ピッチＤｘ20は、例えば２６０ｎｍ程度（ウエハ上換算）、Ｙ方向に隣接する光透過パターン２６ｃ3の配置ピッチＤｙ20は、例えば２８０ｎｍ程度（ウエハ上換算）、Ｙ方向に隣接する光透過パターン２６ｃ３において透過光がの同位相のものの配置ピッチＤy21は、例えば４２０ｎｍ程度（ウエハ上換算）である。また、この場合の遮光パターン２６ｂ、位相シフタＳの構成は、前記したのと同じなので説明を省略する。
【０１３０】
このような第１のマスクパターン２８Ｃのみをポジ型のフォトレジスト膜に露光した場合を図５４に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。上記マスクパターン２８Ｃのみでは、情報蓄積容量素子用のコンタクトホール１０ｂ用の開口部３１ｂのみが開口されるフォトレジストパターンＲ（すなわち、第１のホールパターン形成用のフォトレジストパターン）が形成され、データ線用のコンタクトホール１０ａ用の開口部３１ａを開口することができない。そこで、データ線用のコンタクトホール１０ａを形成するための第２のマスクパターンを用意し、これを重ね露光することが必要となる。なお、Ｘ方向に隣接する開口部３１ｂ，３１ｂの配置ピッチＤｘ21は、例えば上記配置ピッチＤｘ20の２倍の５２０ｎｍ程度（ウエハ上換算）である。
【０１３１】
本実施の形態においては、そのデータ線用のコンタクトホール１０ａを形成するための第２のマスクパターンとして、前記図４５に示した第２のマスクパターン２８Ｂと同じものを用いた。
【０１３２】
この第２のマスクパターンとして、通常のマスクを用いた場合は、第２のマスクパターンは、図４５に示した第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１のみが配置されたマスクパターンレイアウトとなる。その第２のマスクパターンを用いた時のウエハ１Ｗ（基板１）上の投影光学像を図４５に示した第２のマスクパターン２８Ｂを用いた場合の投影光学像と比較すると、後者の方が位相シフト効果が得られるため、形状および寸法精度の高いより良好な光学像が得られる。
【０１３３】
このような第２のマスクパターン２８Ｂのみをポジ型のフォトレジスト膜に露光した場合を図５５に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。上記第２のマスクパターン２８Ｂのみでは、データ線用のコンタクトホール１０ａ用の開口部３１ａのみが開口されるフォトレジストパターンＲ（すなわち、第２のホールパターン形成用のフォトレジストパターン）が形成される。なお、Ｘ方向に隣接する開口部３１ａ，３１ａの配置ピッチＤｘ22は、例えば上記配置ピッチＤｘ3の２倍の５２０ｎｍ程度（ウエハ上換算）である。
【０１３４】
したがって、前記図５３の第１のマスクパターン２８Ｃと、前記図４５の第２のマスクパターンとを重ね露光した後、現像、洗浄・乾燥処理等の一連の処理を施すことにより、図５２に示したフォトレジストパターンＲCを形成することができる。
【０１３５】
上記第１のマスクパターン２８Ｃのデータと、第２のマスクパターン２８Ｂのデータとの重ね合わせた状態を図５６に示す。点線は、第１のマスクパターン２８Ｃを示し、実線は、第２のマスクパターン２８Ｂを示している。第１のマスクパターン２８Ａの光透過パターン２６ｃ３と、第２のマスクパターン２８Ｂの補助光透過パターン２６ｃ２とが重なって配置されている。すなわち、第２のマスクパターン２８Ｂの補助光透過パターン２６ｃ２は、第１のマスクパターン２８Ａの光透過パターン２６ｃ３内に配置されている。
【０１３６】
そこで、図４５の第２のマスクパターン２８Ｂのパターンデータを作成する際、例えば次のようにする。まず、コンタクトホール１０ａ，１０ｂの配置の通りに、光透過パターンを配置したパターンデータを作成する。このとき、コンタクトホール１０ａ，１０ｂは、別層（データ層）でレイアウトする。コンタクトホール１０ｂは、図５３のマスクパターン２８Ｃに対応し、コンタクトホール１０ａは、図４７のマスク２６のマスクパターンにおいて光透過パターン２６ｃ１のみに対応する。すなわち、マスクパターン２８Ｃをある層（データ層）でレイアウトし、マスクパターン２６を別層（データ層）でレイアウトする。そして、その図５３の第１のマスクパターン２８Ｃのデータを演算処理することにより、上記補助光透過パターン２６ｃ２の大きさにした後、そのデータと、上記コンタクトホール１０ａの配置の通りに光透過パターンを配置したデータとを合成する。このようにすることで、上記第２のマスクパターン２８Ｂのパターンデータを作成する。
【０１３７】
また、コンタクトホール１０ａ，１０ｂ形成用のフォトレジストパターンを多重露光処理で露光する際のマスクパターンデータの分割処理を、上記ユニットセルＵＣ（図４８参照）の観点で説明すると、例えば次の通りである。すなわち、ユニットセルＵＣの頂点に位置する光透過パターンのデータと、ユニットセルＵＣの内部に配置される光透過パターンのデータとに分けている。ユニットセルＵＣの頂点に位置する光透過パターンのデータは、第２のマスクパターン２８Ｂのウエハ上に転写される光透過パターン２６ｃ１のデータとし、ユニットセルＵＣに内包される光透過パターンのデータは、第１のマスクパターン２８Ｃのデータとしている。
【０１３８】
このような第１、第２のマスクパターン２８Ｃ，２８Ｂを用いた多重露光処理において、マスクの全体構成（図５０参照）や多重露光処理方法については、前記したのと同じなので説明を省略する。
【０１３９】
次に、図５７（ａ）は、前記図５等に示したワード線ＷＬ（ゲート電極５）を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｄは、図５７（ａ）のＹ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ４を有している。そして、互いに隣接する光透過パターン２６ｃ４，２６ｃ４のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ４の幅の寸法Ｄｘ30は、例えば１３０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ４および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｘ31は、例えば２６０ｎｍ程度（ウエハ上換算）である。なお、露光装置および露光条件は、図３８で説明したのと同じである。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１４０】
次に、図５８（ａ）は、前記図１７等に示したデータ線用のスルーホール１３を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここではハーフトーン型位相シフトマスクを用いた。ＨＴはハーフトーン膜を示している。このマスクパターン２８Ｅは、例えば平面四角形状の複数の光透過パターン２６ｃ５を有している。光透過パターン２６ｃ５の平面寸法は、例えば２２０×２２０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【０１４１】
図５９（ａ）は、前記図２１等に示したデータ線ＤＬを形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｆは、図５９（ａ）のＸ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ６を有している。そして、互いに隣接する光透過パターン２６ｃ６，２６ｃ６のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ６の幅の寸法Ｄｙ30は、例えば１７０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ６および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｙ31は、例えば４２０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１４２】
次に、図６０（ａ）は、前記図２５等に示した情報蓄積容量素子用のスルーホール１７を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここではレベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｇは、例えば平面四角形状の複数の光透過パターン２６ｃ７を有している。光透過パターン２６ｃ７は、Ｙ方向において直線上に沿って配置されているが、Ｘ方向において直線上に配置されておらず、交互に若干ずれて配置されている。そのずれ量は、光透過パターン２６ｃ７のＹ方向に沿う辺の寸法分まではいかない。また、光透過パターン２６ｃ７のＹ方向の隣接ピッチは、Ｘ方向の隣接ピッチよりも長い。そして、互いに隣接する光透過パターン２７ｃ７のいずれか一方に位相シフタＳが配置されている。位相シフタＳの構造は前記したのと同じく、例えば微細庇型溝シフタとした。光透過パターン２６ｃ７の平面寸法は、例えば２００×２００ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。なお、露光装置はステッパ、スキャナのいずれを用いても良い。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【０１４３】
この際に用いたマスク２６について本発明者らが検討した課題について説明する。図２５に示したように、スルーホール１７のパターンは、周期的に、かつ、高密度（小さいピッチ）で配置されている。このため、そのパターンの形成においては、そのようなレイアウトに効果的なレベンソン型位相シフトマスクを適用することが考えられる。ここで、図６１は、ホールパターンを形成するためのマスクパターンの平面図を示している。このマスクパターンでは、例えば平面四角形状の複数の光透過パターン２６ｃ７が規則的に並んで配置されている。光透過パターン２７ｃ７は、Ｘ方向に延びる複数の直線（一点鎖線で示す）と、Ｙ方向に延びる複数の直線との交点に配置されている。すなわち、光透過パターン２６ｃ７は、ＸＹ両方向に延びる直線上に並んで配置されている。光透過パターン２６ｃ７の配置は、Ｘ方向と、Ｙ方向とでピッチが異なっており、Ｘ方向の隣接配置ピッチの方が、Ｙ方向の隣接配置ピッチよりも短くなっている。そして、互いに隣接する光透過パターン２７ｃのいずれか一方に位相シフタＳが配置されており、各々を透過した光の位相が１８０度反転するようになっている。
【０１４４】
この場合、Ｘ方向においては、光透過パターン２６ｃ７の隣接配置ピッチが短いため位相シフトマスクの効果が良好に示されるものの、Ｙ方向においては隣接配置ピッチが長いため位相シフトマスクの効果が得られない。この時に得られる転写パターンにおけるＸ，Ｙ方向の寸法を図６２に示す。ここでは、Ｙ方向を非連続方向、Ｘ方向を連続方向とし、非連続方向（Ｙ方向）の寸法を０．１６μｍ（ウエハ上換算）とした時に得られる連続方向（Ｘ方向）の寸法を示している。前記図６１の光透過パターン２６ｃ７は、上記したように直線上に配置されており、ずれがないので、その配置は、配置ずれ量＝０．０μｍの条件となる。したがって、図６２に示すように、非続方向の転写パターンの寸法は０．１６μｍとなるが、連続方向（Ｘ方向）の転写パターンの寸法が、０．１０μｍ以下と、非常に小さくなってしまう。また、この時に得られる焦点深度を図６３に示す。上記配置ずれ量が０．０μｍの時、焦点深度は、０．４μｍであり、非常にマージンが小さいことが分かる。
【０１４５】
そこで、本発明者らは光透過パターン２６ｃ７の配置を工夫し、その位置を隣接するもの同士で相対的にずらした。その場合を図６４に示す。このマスクパターンでは、光透過パターン２６ｃ７の位置が図６１の場合に比べて寸法Ｄｙ40の分だけＹ方向にずれている。ここでは、光透過パターン２６ｃ７のＹ方向の辺の長さ分だけずらしてある。これにより、パターンの形成余裕を向上させることができる。この場合、上記図６２に示したように、配置ずれ量が次第に増えて約０．０７５μｍとなるまでは、Ｘ，Ｙ方向の転写パターンの寸法差が徐々に小さくなり、配置ずれ量が約０．０７５μｍで、Ｘ，Ｙ方向の転写パターンの寸法差がほぼ零（すなわち、転写パターンの平面形状は、ほぼ真円）となる。配置ずれ量が０．０７５μｍを超えると、今までとは逆に転写パターンのＸ方向の寸法が大きくなる。これは、光透過パターン２６ｃ７を直線上に配置した場合には１つの光透過パターン２６ｃ７に対してそのＸ方向から２方向の位相シフト効果があるのに対して、光透過パターン２６ｃ７の配置をずらしたことにより、Ｙ方向に隣接する光透過パターン２６ｃ７が近接してくる結果、それらの間でも光の干渉が生じ始め、ある程度の距離になると３方向から位相シフト効果が得られるためである。したがって、光透過パターン２６ｃ７の位置を、ある程度ずらした方が、ホールパターンの形状が真円に近づくことになる。また、焦点深度についても、図６３に示したように、配置ずれ量が約０．０７５μｍ（上記のようにパターン形状がほぼ円形状になる配置ずれ量）付近で最大となる。すなわち、パターンの形状がウエハ上で可能な限り円形に近づくように、マスク２６上で光透過パターン２６ｃ７を配置することが好ましいことが本発明者らによって初めて見出された。
【０１４６】
この図６４に示したマスクを用いて上記スルーホール１７を形成した場合のメモリセル領域の要部平面図を図６５に示す。また、そのＡ−Ａ線の断面図を図６６に示す。なお、ここでは、スルーホール１７と下層のパターンとの位置合わせがほぼ正確に行われた場合を示している。
【０１４７】
図６５及び図６６に示すように、スルーホール１７は、その中心が、コンタクトホール１０ｂの中心、すなわち、プラグ１１ｂの中心と一致するように配置されている。この場合、スルーホール１７は、コンタクトホール１０ｂよりも小径となっているものの、データ線ＤＬと近接しており、両者の重ね合わせマージンも小さい。このため、スルーホール１７の位置がずれると、スルーホール１７がデータ線ＤＬに重なりショート不良が生じる。図６７は、図６５および図６６の構造においてスルーホール１７がＹ方向に−５０ｎｍ程度ずれた場合の平面図を示している。また、図６８は、図６７のＡ−Ａ線の断面図を示している。スルーホール１７がデータ線ＤＬに重なり、スルーホール１７内に形成されるプラグ１９とデータ線ＤＬとがショートしてしまうことが分かる。
【０１４８】
図６９に、互いに近接するデータ線ＤＬとこれに近接するスルーホール１７とのパターン間距離（端から端までの距離）ｄｙと、パターン形成時のずれ量との関係を示す。図６５等に示した構造の場合（実線ＰＬ）は、パターン間距離ｄｙが、重ね合わせずれの無い場合でも２０ｎｍ程度しか確保できず、非常に小さい。すなわち、僅か２０ｎｍ程度の位置ずれでパターン同士がショートしてしまうことが分かる。したがって、図６５等に示した構造では、位置合わせに極めて高い精度が要求されることになるが、一般的に現在の露光装置の重ね合わせ誤差によるずれ量は±５０ｎｍ程度であることから、重ね合わせマージンを確保してパターンを形成することが不可能であることが分かる。すなわち、マスク２６上の光透過パターン２６ｃ７は、上記したようにずらして配置することが好ましいが、あまりずらし過ぎても新たな問題が生じてしまうことが本発明者らによって初めて見出された。
【０１４９】
これに対してスルーホール１７の直径を小さくすることで重ね合わせマージンを確保する等の取り組みがある。例えば図７０（ａ）に示すように、スルーホール１７の直径を、例えば１４０ｎｍ（ウエハ上換算）程度と小さくすれば、パターン間距離ｄｙを４０ｎｍ程度確保でき、露光装置のずれ量が±５０ｎｍ程度でもショートすることなく、パターンを形成することができる。しかし、この場合、パターンを形成するための各種マージンが大幅に減少する。なお、図７０（ｂ）は（ａ）の転写パターンを形成した際に用いたマスク２６のマスクパターンを示している。Ｙ方向に最近接する光透過パターン２６ｃ７の隣接ピッチは、例えば２９０ｎｍ程度である。
【０１５０】
図７１は、例えば１７０ｎｍのホールパターンで得られる焦点深度と、１４０ｎｍのホールパターンで得られる焦点深度とを比較して示した図である。ここでのパターンの形成条件は、例えば次の通りである。露光装置の縮小投影レンズの開口数ＮＡが０．６８であり、露光光は、波長が２４８ｎｍのＫｒＦエキシマレーザを用いた。パターンの配置は、例えば２９０ｎｍピッチ（ウエハ上換算）で格子状に配置されたものを使用した。露光変動を±５％を考慮し、かつ各寸法±１０％の許容寸法範囲で得られる焦点深度は、１７０ｎｍのホールパターンで１．８μｍ程度であるのに対し、１４０ｎｍのホールパターンでは０．９μｍ程度と低下し、一般に必要とされる焦点深度１．０μｍを下回っていることが分かる。すなわち、パターンの寸法を小さくすることは、パターン間の重ね合わせマージンを稼ぐことができるが、パターンを形成するために必要なプロセス裕度を得ることができないことが本発明者らによって見出された。
【０１５１】
したがって、上記のパターンを形成するには、露光装置のパターン重ね合わせ性能をより高性能にするか、投影レンズの開口数ＮＡを大きなものにするか、あるいは露光波長の短波長化によってパターン寸法を小さくする方法が一般的に採られる。しかし、露光装置の性能向上を図るということは露光装置の変更が必要となる。このため、設備費がかかり半導体集積回路装置のコスト高を招く。また、半導体集積回路装置のパターンの微細化や高集積化は急速に進む傾向にあり、その度に、原価償却することなく露光装置を変更したのでは経済性の上で問題がある。また、投影レンズの開口数ＮＡの増大には限界が生じつつある。また、その開口数ＮＡの増大や露光波長の短波長化のみを向上させることについても経済性の上で上記したことと同じことが言える。
【０１５２】
そこで、本発明においては、転写パターンのレイアウトについてさらに工夫することにより、パターンの重ね合わせ精度を向上させるようにした。上記したように、スルーホール１７は、その役割上、プラグ１１ｂと情報蓄積用容量素子２４の下部電極２４ａとの電気的な接続を行えれば良い。また、スルーホール１７は、情報蓄積用容量素子２４がほぼデータ線ＤＬ間の幅内に存在することから、一対のデータ線ＤＬに囲まれた領域内に配置されていれば良い。さらに、プラグ１１ｂとの電気的な接続を考えると、プラグ１１ｂ上にスルーホール１７の少なくとも一部があれば良いことになる。そこで、スルーホール１７を、初めから重ね合わせマージンの小さいデータ線ＤＬから離れる方向にレイアウトする。これにより、パターンの寸法を変更しないでもパターン間の重ね合わせマージンを確保することができる。
【０１５３】
すなわち、スルーホール１７を形成する際に、スルーホール１７が仮にずれてしまったとしても、プラグ１１ｂとは電気的な接続を確保することができ、かつ、データ線ＤＬとは絶縁状態を確保することができるように、スルーホール１７をその設計段階からデータ線ＤＬから離して配置している。この場合、スルーホール１７が位置ずれせず設計通りに形成された場合でもスルーホール１７の中心は、プラグ１１ｂの中心からずれて配置されることになるが、スルーホール１７内のプラグ１９とプラグ１１ｂとは電気的に接続されるようになる。（図２５、図２８および図３１等参照）。
【０１５４】
このデバイスレイアウトで、上記したのと同様に、スルーホール１７をＹ方向に、例えば−５０ｎｍ（ウエハ上換算）程度ずらした場合の平面図を図７２に示す。また、図７２のＡ−Ａ線の断面図を図７３に示す。この場合でもスルーホール１７とデータ線ＤＬとはショートしていないことが分かる。また、スルーホール１７は下層のプラグ１１ｂと接続されており、電気的に充分な特性を得ることができる。図６９に示したスルーホール１７とデータ線ＤＬとのパターン間距離ｄｙの関係において、本発明の場合は、例えば６０ｎｍ（ウエハ上換算）程度のずれまでショートしないことが分かる。したがって、このようにデバイスレイアウトおよびそれを形成するためのマスクパターンレイアウトを変更することにより、パターン寸法等を変更しなくても（もちろん、解像度が得られる範囲での寸法変更（縮小）を行っても良い）、露光装置の重ね合わせ誤差を許容可能となり、良好なパターンの形成が実現できた。
【０１５５】
上記図６０に示したマスク２６のマスクパターン２８Ｇは、以上のような技術思想に従って形成されている。図７４（ａ）は、スルーホール１７を転写時に用いた図６０と同じマスク２６の要部平面図を示し、（ｂ）は（ａ）のマスクパターンを用いた場合に得られる転写パターンの要部平面図を示している。また、図７５（ａ）は、光透過パターン２６ｃ７を、そのＹ方向の辺の半分程度の長さ分だけずらしたマスクパターンの要部平面図を示し、（ｂ）は（ａ）のマスクパターンを用いた場合に実際に得られた転写パターンの要部平面図を比較のために示している。図７４に示す本実施の形態によれば、図７５に比べて転写パターン間のマージンを大きくとれていることが確認できる。本発明のマスクパターン２８Ｇを用いた場合、パターン寸法を変更することなく、スルーホール１７とデータ線ＤＬとの重ね合わせマージンを充分に確保することができた。また、図６４の構造のマスクパターンを用いた場合に比べて、チップサイズを約１２％程度小さくすることができた。さらに、スルーホール１７とデータ線ＤＬとの重ね合わせマージンを確保できるため、図６４の構造のマスクパターンを用いた場合に比べて、製品製造の工程歩留まり率を２／３に低減できた。
【０１５６】
次に、図３４等に示した孔２３（蓄積容量パターンが形成される）を形成する際の露光技術について説明する。この場合は上記多重露光処理を行った。第１のマスクパターンは、前記図５９で示したのと同じである。ただし、光透過パターン２６ｃ６の幅の寸法が、例えば１５０ｎｍ程度（ウエハ上換算）である。一方、図６１は、第２のマスクパターン２８Ｈを示している。図７６（ａ）は、そのマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。この第２のマスクパターン２８Ｈにおいては、レベンソン型位相シフトマスク技術を用いた。このマスクパターン２８Ｈは、図７６（ａ）のＹ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ８を有している。そして、互いに隣接する光透過パターン２６ｃ８，２６ｃ８のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ６の幅の寸法Ｄｘ40は、例えば１３０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ８および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｙ41は、例えば２６０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、露光光学条件はＮＡ＝０．６８、σ＝０．３０の条件を用いた。。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１５７】
このような本実施の形態の代表的な効果を記載すると、次の通りである。
(1)．スルーホール１７を形成するための露光処理の際に、図６０に示すマスクパターン２８Ｇを用いることにより、パターンの形成制御性の劣化やパターンの形成マージンの減少を招くことなく、スルーホール１７とデータ線ＤＬとの重ね合わせマージンを向上させることが可能となる。
(2)．スルーホール１７を形成するための露光処理の際に、図６０に示すマスクパターン２８Ｇを用いることにより、パターンの形成制御性の劣化やパターンの形成マージンの減少を抑制することが可能となる。
(3).上記(1),(2)により、スルーホール１７とデータ線ＤＬとの高密度配置が可能となるので、メモリセルの集積度を向上させることが可能となる。
(4).上記(3)により、ＤＲＡＭの性能を向上させることが可能となる。
(5).上記(3)により、半導体チップのサイズを縮小することができるので、ＤＲＡＭの小型化を推進させることが可能となる。
(6).上記(1),(2)，(5)により、ＤＲＡＭの製造歩留まりを向上させることが可能となる。
(7).上記(5),(6)により、ＤＲＡＭの製造コストを低減させることが可能となる。
【０１５８】
（実施の形態２）
前記実施の形態１においては、前記図６０に示したマスク２６を用いた露光処理に際して通常照明を用いた場合について説明した。しかし、本発明の技術思想においては、露光光源に通常照明を用いることに限定されるものではなく、露光光源に変形照明を用いても良い。図７７（ａ）、（ｂ）は、その変形照明の一例を示している。図７７（ａ）は４重極照明を示している。ここでは４つの点状光源３３が、Ｘ，Ｙの両軸を中心線として互いに対称となるように配置されている。また、図７７（ｂ）は輪帯照明を示している。ここでは輪帯状光源３４が配置されている。このような輪帯照明を用いた場合は、解像度が通常照明を用いた場合より向上するため、パターン間のピッチを小さくすることができる。したがって、半導体集積回路装置の集積度を向上させることが可能となる。これ以外は、前記実施の形態１と同じなので説明を省略する。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６０】
例えば前記実施の形態１，２で説明した露光条件、レイアウトピッチまたは寸法等は、露光装置、露光波長、レジスト材料または測定装置等によって種々変更可能であり、前記したものに限定されるものではない。
【０１６１】
また、前記実施の形態１、２では、図２５等に示したスルーホール１７を形成するためのマスクとして位相シフトマスクを用いた場合について説明したが、これに限定されるものではなく、例えば通常のマスクでも同様の効果が得られる。
【０１６２】
また、前記実施の形態１，２では、活性領域がワード線等に対して斜めにレイアウトされている構造に本発明を適用した場合について説明したが、これに限定されるものではなく、例えば活性領域がワード線に対して垂直に（データ線に対して水平に）配置されている構造の半導体集積回路装置にも適用できる。
【０１６３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体集積回路装置、マイクロプロセッサ等のような論理回路を有する半導体集積回路装置あるいはメモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置にも適用できる。
【０１６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１６５】
すなわち、本発明によれば、配線を挟む一対の第１ホールパターン上に第２ホールパターンを転写する際に、その配線を挟む一対の第２ホールパターンが位置ずれしたとしても前記第１ホールパターンとは接続され、配線には接続されないように、設計の段階において配線から離間する方向に離れて配置されるようにフォトマスクに形成されたマスクパターンを用いることにより、パターンの重ね合わせマージンを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】図１のＣ−Ｃ線の断面図である。
【図５】図１に続く半導体集積回路装置の製造工程中における要部平面図である。
【図６】図５のＡ−Ａ線の断面図である。
【図７】図５のＢ−Ｂ線の断面図である。
【図８】図５に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図９】図５に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１０】図５に続く図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図８〜図１０に続く半導体集積回路装置の製造工程中における要部平面図である。
【図１２】図１１のＡ−Ａ線の断面図である。
【図１３】図１１のＢ−Ｂ線の断面図である。
【図１４】図１１のＣ−Ｃ線の断面図である。
【図１５】図１１に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１１に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１５および図１６に続く半導体集積回路装置の製造工程中における要部平面図である。
【図１８】図１７のＡ−Ａ線の断面図である。
【図１９】図１７のＢ−Ｂ線の断面図である。
【図２０】図１７のＣ−Ｃ線の断面図である。
【図２１】図１７に続く半導体集積回路装置の製造工程中における要部平面図である。
【図２２】図２１のＡ−Ａ線の断面図である。
【図２３】図２１のＢ−Ｂ線の断面図である。
【図２４】図２１のＣ−Ｃ線の断面図である。
【図２５】図２１に続く半導体集積回路装置の製造工程中における要部平面図である。
【図２６】図２５のＡ−Ａ線の断面図である。
【図２７】図２５のＢ−Ｂ線の断面図である。
【図２８】図２５のＣ−Ｃ線の断面図である。
【図２９】図２５に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３０】図２５に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図２５に続く図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３２】図２９〜図３１に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３３】図３２と同一工程時の図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３４】図３２および図３３に続く半導体集積回路装置の製造工程中における要部平面図である。
【図３５】図３４のＡ−Ａ線の断面図である。
【図３６】図３４のＣ−Ｃ線の断面図である。
【図３７】図３４に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３８】本発明の一実施の形態である半導体集積回路装置の製造工程で用いた露光装置の説明図である。
【図３９】図３８の露光装置の露光動作を模式的に示した説明図である。
【図４０】（ａ）は図１等に示した活性領域を形成するためのフォトレジストパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４１】（ａ）は図４０に示したフォトレジストパターンを転写するためのフォトマスクにおける第１のマスクパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図である。
【図４２】図４１のマスクパターンの電子線描画データの平面図である。
【図４３】ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウト例を示す平面図である。
【図４４】図４１のマスクパターンのみをフォトレジスト膜に転写した場合のフォトレジストパターンの要部平面図である。
【図４５】（ａ）は図４０に示したフォトレジストパターンを転写するためのフォトマスクにおける第２のマスクパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４６】（ａ）は本発明者が検討したフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４７】（ａ）は本発明者が検討したフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４８】図４５のマスクパターンの説明図である。
【図４９】図４１のマスクパターンと図４５のマスクパターンとを重ねて示した説明図である。
【図５０】本実施の形態の半導体集積回路装置の製造工程で用いたフォトマスクの全体平面図である。
【図５１】（ａ）および（ｂ）は位相シフトマスクの変形例を示すフォトマスクの要部断面図である。
【図５２】（ａ）は、図１１等に示したコンタクトホールを形成するためのフォトレジストパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５３】（ａ）は図１１等に示したコンタクトホールを形成するための第１のマスクパターンを有するフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５４】図５３の第１のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図５５】図４５の第２のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図５６】図５３の第１のマスクパターンのデータと、図４５の第２のマスクパターンのデータとの重ね合わせた状態の説明図である。
【図５７】（ａ）は図５等に示したワード線（ゲート電極）を形成する際に用いたフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５８】（ａ）は図１７等に示したデータ線用のスルーホールを形成する際に用いたマスク２６の要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図５９】（ａ）は、前記図２１等に示したデータ線ＤＬを形成する際に用いたマスク２６の要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図６０】（ａ）は、図２５等に示した情報蓄積容量素子用のスルーホールを形成する際に用いたマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図６１】本発明者らが検討したフォトマスクの要部平面図である。
【図６２】フォトマスクにおける光透過パターンの配置ずれ量と転写パターンとの関係を示すグラフ図である。
【図６３】フォトマスクにおける光透過パターンの配置ずれ量と焦点深度との関係を示すグラフ図である。
【図６４】本発明者らが検討したフォトマスクの要部平面図である。
【図６５】図６４のフォトマスクを用いて転写したホールパターンを有する半導体集積回路装置の要部平面図である。
【図６６】図６５のＡ−Ａ線の断面図である。
【図６７】図６５の構造の半導体集積回路装置においてホールパターンがずれて転写された場合を示す半導体集積回路装置の要部平面図である。
【図６８】図６７のＡ−Ａ線の断面図である。
【図６９】パターンの重ね合わせずれ量とデータ線−スルーホールパターン間距離との関係を示すグラフ図である。
【図７０】（ａ）は半導体集積回路装置の要部平面図、（ｂ）は（ａ）のスルーホールパターンの転写に用いたフォトマスクの要部平面図である。
【図７１】焦点位置とホールサイズとの関係を示すグラフ図である。
【図７２】図２５等に示した半導体集積回路装置構造においてホールパターンがずれて転写された場合を示す半導体集積回路装置の要部平面図である。
【図７３】図７２のＡ−Ａ線の断面図である。
【図７４】（ａ）は本実施の形態のフォトマスクの要部平面図、（ｂ）は（ａ）のフォトマスクを用いて転写されたスルーホールを有する半導体集積回路装置の要部平面図である。
【図７５】（ａ）は本発明者らが検討したフォトマスクの要部平面図、（ｂ）は（ａ）のフォトマスクを用いて転写されたスルーホールを有する半導体集積回路装置の要部平面図である。
【図７６】（ａ）は、図３４等に示した孔を形成する際に用いたマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図７７】（ａ）は４重極照明の平面図、（ｂ）は輪帯照明の平面図である。
【符号の説明】
１ 半導体基板
１Ｗ 半導体ウエハ
２ 分離部
２ａ 絶縁膜
３ ｐ型ウエル
４ ゲート絶縁膜
５ ゲート電極
６ キャップ絶縁膜
７ ｎ型半導体領域
８ 絶縁膜
９ 絶縁膜
１０ａ コンタクトホール
１０ｂ コンタクトホール（第１ホールパターン）
１１ａ，１１ｂ プラグ
１２ 絶縁膜
１３ スルーホール
１４ プラグ
１５ 絶縁膜
１６ 絶縁膜
１７ スルーホール（第２ホールパターン）
１８ ハードマスク
１８ａ サイドウォール
１９ プラグ
２０ バリアメタル膜
２１ 絶縁膜
２２ フォトレジストパターン
２３ 孔
２４ 情報蓄積用容量素子
２４ａ 下部電極
２４ｂ 容量絶縁膜
２４ｃ プレート電極
２５ 露光装置
２５ａ 露光光源
２５ｂ フライアイレンズ
２５ｃ アパーチャ
２５ｄ１，２５ｄ２ コンデンサレンズ
２５ｅ ミラー
２５ｆ 投影レンズ
２５ｇ マスク位置制御手段
２５ｈ マスクステージ
２５ｉ ウエハステージ
２５ｊ Ｚステージ
２５ｋ ＸＹステージ
２５ｍ 主制御系
２５ｎ１，２５ｎ２ 駆動手段
２５ｐ ミラー
２５ｑ レーザ測長機
２５ｒ アライメント検出光学系
２５ｓ ネットワーク装置
２６ フォトマスク
２６ａ マスク基板
２６ｂ 遮光パターン
２６ｃ 光透過パターン
２６ｃ１ 主光透過パターン
２６ｃ２ 補助光透過パターン
２６ｃ３ 光透過パターン
２６ｃ４〜２６ｃ８ 光透過パターン
２６ｄ 光透過パターン
２６ｅ シフタ膜
２６ｆ 透明膜
２７ ペリクル
２８Ａ 第１のマスクパターン
２８Ｂ 第２のマスクパターン
２８Ｃ 第１のマスクパターン
２８Ｄ マスクパターン
２８Ｅ マスクパターン
２８Ｇ マスクパターン
２８Ｈ マスクパターン
３０Ａ，３０Ｂ 転写領域
３１ａ，３１ｂ 開口部
３３ 点状光源
３４ 輪帯状光源
Ｒ フォトレジストパターン
ＲL フォトレジストパターン
ＲC フォトレジストパターン
Ｓ 位相シフタ
Ｌ 活性領域（第１領域）
ＷＬ ワード線
ＤＬ データ線（配線）
ＳＬ スリット
ＥＰ 露光光
Ｚ 深さ
ＵＣ ユニットセル
Claims (15)
- 複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との全ての交差部に対応して設けられた複数のメモリセルとを有するＤＲＡＭを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板に複数の第１領域を形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜に前記複数の第１領域の各々を露出する第１ホールパターンを形成する工程、
（ｄ）前記第１ホールパターン内に第１プラグを形成する工程、
（ｅ）前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、
（ｆ）前記配線を覆う第２絶縁膜を堆積する工程、
（ｇ）前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、
（ｈ）前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、
（ｉ）前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１プラグを露出し、かつ、前記配線は露出されないように、前記第２ホールパターンを形成する工程、
（ｊ）前記第２ホールパターン内に第２プラグを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１プラグが露出され、かつ、前記配線と前記第２プラグとの絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間し、かつ、前記一対の第２ホールパターンの各中心間の距離が前記一対の第２ホールパターンの下の一対の第１ホールパターンの中心間の距離よりも長くなるように配置され、
前記フォトマスクは、前記第２ホールパターンを転写するための複数の光透過パターンを有しており、
前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置されており、
前記第１方向に沿って配置される前記複数の光透過パターンの隣接ピッチは、前記第２の方向に沿って配置される前記複数の光透過パターンの隣接ピッチよりも短く、
前記複数の光透過パターンのうち、互いに隣接する光透過パターンのいずれか一方には位相シフタが配置され、
前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１、第２プラグは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置の製造方法。 - 請求項１記載の半導体集積回路装置の製造方法において、前記一対の第２ホールパターンの一方または両方の中心は、前記第１ホールパターンの中心からずれていることを特徴とする半導体集積回路装置の製造方法。
- 請求項１または２記載の半導体集積回路装置の製造方法において、前記第２ホールパターンの直径を、前記第１ホールパターンの直径よりも小径としたことを特徴とする半導体集積回路装置の製造方法。
- 請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記フォトマスクを用いた露光処理に際して、露光光源に変形照明を用いたことを特徴とする半導体集積回路装置の製造方法。
- 請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記位相シフタが溝シフタであることを特徴とする半導体集積回路装置の製造方法。
- 請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と第３ホールパターン内に形成された第３プラグを介して電気的に接続されていることを特徴とする半導体集積回路装置の製造方法。
- 複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との全ての交差部に対応して設けられた複数のメモリセルとを有するＤＲＡＭを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板に複数の第１領域を形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜に前記複数の第１領域の各々を露出する第１ホールパターンを形成する工程、
（ｄ）前記第１ホールパターン内に第１プラグを形成する工程、
（ｅ）前記第１絶縁膜上に、前記第１ホールパターンの隣接間を通過するように、前記複数の第１領域に対して交差する配線を形成する工程、
（ｆ）前記配線を覆う第２絶縁膜を堆積する工程、
（ｇ）前記第２絶縁膜上にポジ型のフォトレジスト膜を堆積する工程、
（ｈ）前記ポジ型のフォトレジスト膜にフォトマスクを用いて露光処理を施すことにより、前記第２絶縁膜に第２ホールパターンを形成するためのフォトレジストパターンを形成する工程、
（ｉ）前記フォトレジストパターンをエッチングマスクとしてエッチング処理を施すことにより、前記第２絶縁膜に、前記第１プラグを露出し、かつ、前記配線は露出されないように、前記第２ホールパターンを形成する工程、
（ｊ）前記第２ホールパターン内に第２プラグを形成する工程を有し、
前記第２ホールパターンは、その位置がずれたとしても前記第１プラグが露出され、かつ、前記配線と前記第２プラグとの絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２ホールパターンがその一対の第２ホールパターンに挟まれる配線から離間し、かつ、前記一対の第２ホールパターンの各中心間の距離が前記一対の第２ホールパターンの下の一対の第１ホールパターンの中心間の距離よりも長くなるように配置され、
前記フォトマスクは、前記第２ホールパターンを転写するための複数の光透過パターンを有しており、
前記配線が延在する第１方向に沿って配置される前記複数の光透過パターンは直線上に配置されず、その位置が前記第１方向に交差する第２方向に交互にずれて配置されており、前記第２方向に沿って配置される前記複数の光透過パターンは直線上に配置され、
前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１、第２プラグは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置の製造方法。 - 請求項７記載の半導体集積回路装置の製造方法において、前記一対の第２ホールパターンの一方または両方の中心は、前記第１ホールパターンの中心からずれていることを特徴とする半導体集積回路装置の製造方法。
- 請求項７または８に記載の半導体集積回路装置の製造方法において、前記第２ホールパターンの直径を、前記第１ホールパターンの直径よりも小径としたことを特徴とする半導体集積回路装置の製造方法。
- 請求項７〜９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記フォトマスクを用いた露光処理に際して、露光光源に変形照明を用いたことを特徴とする半導体集積回路装置の製造方法。
- 請求項７〜１０のいずれか１項に記載の半導体集積回路装置の製造方法において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と第３ホールパターン内に形成された第３プラグを介して電気的に接続されていることを特徴とする半導体集積回路装置の製造方法。
- 複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との全ての交差部に対応して設けられた複数のメモリセルとを有するＤＲＡＭを備えた半導体集積回路装置であって、
半導体基板に形成された複数の第１領域、前記半導体基板上に堆積された第１絶縁膜、前記第１絶縁膜に形成され前記複数の第１領域の各々に電気的に接続された第１プラグ、前記第１絶縁膜上に、前記第１プラグの隣接間を通過し、前記複数の第１領域に対して交差するように設けられた配線、前記配線を覆う第２絶縁膜、前記第２絶縁膜に、前記第１プラグと接続され、かつ、前記配線とは接続されないように設けられた第２プラグを有し、
前記第２プラグは、その位置がずれたとしても前記第１プラグとの接続が保たれ、かつ、前記配線との絶縁状態が保たれるように、前記配線を挟むように配線に近接して配置される一対の第２プラグがその一対の第２プラグに挟まれる配線から離間し、かつ、前記一対の第２プラグの各中心間の距離が前記一対の第２プラグと接続された一対の第１プラグの各中心間の距離よりも長くなるように配置され、
前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１、第２プラグは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置。 - 請求項１２記載の半導体集積回路装置において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と第３プラグを介して電気的に接続されていることを特徴とする半導体集積回路装置。
- 複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との全ての交差部に対応して設けられた複数のメモリセルとを有するＤＲＡＭを備えた半導体集積回路装置であって、
半導体基板に形成された複数の第１領域、前記半導体基板上に堆積された第１絶縁膜、前記第１絶縁膜に形成され前記複数の第１領域の各々に電気的に接続された第１プラグ、前記第１絶縁膜上に、前記第１プラグの隣接間を通過し、前記複数の第１領域に対して交差するように設けられた配線、前記配線を覆う第２絶縁膜、前記第２絶縁膜に、前記第１プラグと接続され、かつ、前記配線とは接続されないように設けられた第２プラグを有し、
前記配線を挟むように近接して配置される一対の第２プラグは、その両方または一方の中心が、前記第１プラグの中心からずれており、かつ、その一対の第２プラグに挟まれる配線から離間し、かつ、前記一対の第２プラグの各中心間の距離が前記一対の第２プラグと接続された一対の第１プラグの各中心間の距離よりも長くなるように配置され、
前記第１領域はＤＲＡＭのメモリセル選択用電界効果トランジスタが形成される活性領域であり、前記配線はデータ線であり、前記第１、第２プラグは、情報蓄積用容量素子と前記メモリセル選択用電界効果トランジスタとを電気的に接続する構成部であることを特徴とする半導体集積回路装置。 - 請求項１４記載の半導体集積回路装置において、前記データ線は、前記活性領域に対して斜めに配置された状態で、前記活性領域の中央を通過し、かつ、前記メモリセル選択用電界効果トランジスタのソース・ドレイン用の半導体領域であって前記活性領域の中央に形成される半導体領域と第３プラグを介して電気的に接続されていることを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215092A JP3983960B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| TW090116490A TW558756B (en) | 2000-07-14 | 2001-07-05 | Method for manufacturing semiconductor integrated circuit device and semiconductor integrated circuit device |
| KR1020010042259A KR100698989B1 (ko) | 2000-07-14 | 2001-07-13 | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로장치 |
| US09/904,591 US6403413B2 (en) | 2000-07-14 | 2001-07-16 | Manufacturing method of semiconductor integrated circuit device having a capacitor |
| US10/142,063 US6750496B2 (en) | 2000-07-14 | 2002-05-10 | Manufacturing method of semiconductor integrated circuit device, and semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215092A JP3983960B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002031883A JP2002031883A (ja) | 2002-01-31 |
| JP2002031883A5 JP2002031883A5 (ja) | 2005-02-03 |
| JP3983960B2 true JP3983960B2 (ja) | 2007-09-26 |
Family
ID=18710571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000215092A Expired - Fee Related JP3983960B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6403413B2 (ja) |
| JP (1) | JP3983960B2 (ja) |
| KR (1) | KR100698989B1 (ja) |
| TW (1) | TW558756B (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438782B1 (ko) * | 2001-12-29 | 2004-07-05 | 삼성전자주식회사 | 반도체 소자의 실린더형 커패시터 제조방법 |
| US7233887B2 (en) * | 2002-01-18 | 2007-06-19 | Smith Bruce W | Method of photomask correction and its optimization using localized frequency analysis |
| JP2003273245A (ja) * | 2002-03-15 | 2003-09-26 | Hitachi Ltd | 半導体記憶装置 |
| US6649945B1 (en) | 2002-10-18 | 2003-11-18 | Kabushiki Kaisha Toshiba | Wiring layout to weaken an electric field generated between the lines exposed to a high voltage |
| KR100505656B1 (ko) * | 2002-12-10 | 2005-08-04 | 삼성전자주식회사 | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 |
| TWI250558B (en) * | 2003-10-23 | 2006-03-01 | Hynix Semiconductor Inc | Method for fabricating semiconductor device with fine patterns |
| US7430731B2 (en) * | 2003-12-31 | 2008-09-30 | University Of Southern California | Method for electrochemically fabricating three-dimensional structures including pseudo-rasterization of data |
| KR100656497B1 (ko) * | 2004-02-09 | 2006-12-11 | 삼성에스디아이 주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| US7126182B2 (en) * | 2004-08-13 | 2006-10-24 | Micron Technology, Inc. | Memory circuitry |
| JP4936659B2 (ja) * | 2004-12-27 | 2012-05-23 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5030131B2 (ja) * | 2004-12-28 | 2012-09-19 | エスケーハイニックス株式会社 | ナンドフラッシュメモリ素子 |
| KR100577542B1 (ko) * | 2005-03-11 | 2006-05-10 | 삼성전자주식회사 | 매몰콘택 플러그를 갖는 반도체소자의 제조방법 |
| JP4750525B2 (ja) * | 2005-10-14 | 2011-08-17 | キヤノン株式会社 | 露光方法及びデバイス製造方法 |
| KR100706817B1 (ko) | 2006-03-13 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| KR100722769B1 (ko) * | 2006-05-19 | 2007-05-30 | 삼성전자주식회사 | 상변화 메모리 장치 및 이의 형성 방법 |
| US8201128B2 (en) * | 2006-06-16 | 2012-06-12 | Cadence Design Systems, Inc. | Method and apparatus for approximating diagonal lines in placement |
| JP2008042085A (ja) * | 2006-08-09 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP4352068B2 (ja) * | 2006-09-08 | 2009-10-28 | 株式会社東芝 | 露光方法及び半導体装置の製造方法 |
| US9190494B2 (en) * | 2008-02-19 | 2015-11-17 | Micron Technology, Inc. | Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin |
| US8866254B2 (en) | 2008-02-19 | 2014-10-21 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
| US7742324B2 (en) * | 2008-02-19 | 2010-06-22 | Micron Technology, Inc. | Systems and devices including local data lines and methods of using, making, and operating the same |
| JP4834784B2 (ja) * | 2008-03-03 | 2011-12-14 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4635085B2 (ja) | 2008-03-03 | 2011-02-16 | 株式会社東芝 | 半導体装置の製造方法 |
| US7915659B2 (en) * | 2008-03-06 | 2011-03-29 | Micron Technology, Inc. | Devices with cavity-defined gates and methods of making the same |
| US8546876B2 (en) * | 2008-03-20 | 2013-10-01 | Micron Technology, Inc. | Systems and devices including multi-transistor cells and methods of using, making, and operating the same |
| US7808042B2 (en) * | 2008-03-20 | 2010-10-05 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
| US7898857B2 (en) | 2008-03-20 | 2011-03-01 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| US7969776B2 (en) * | 2008-04-03 | 2011-06-28 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
| KR101442175B1 (ko) * | 2008-05-23 | 2014-09-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법 |
| US8076229B2 (en) * | 2008-05-30 | 2011-12-13 | Micron Technology, Inc. | Methods of forming data cells and connections to data cells |
| US8148776B2 (en) | 2008-09-15 | 2012-04-03 | Micron Technology, Inc. | Transistor with a passive gate |
| KR20100055731A (ko) * | 2008-11-18 | 2010-05-27 | 삼성전자주식회사 | 레티클 및 반도체 소자의 형성 방법 |
| JP2010161173A (ja) | 2009-01-07 | 2010-07-22 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2011159739A (ja) | 2010-01-29 | 2011-08-18 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| US8294511B2 (en) | 2010-11-19 | 2012-10-23 | Micron Technology, Inc. | Vertically stacked fin transistors and methods of fabricating and operating the same |
| US8372743B2 (en) * | 2011-03-02 | 2013-02-12 | Texas Instruments Incorporated | Hybrid pitch-split pattern-split lithography process |
| US8461038B2 (en) * | 2011-03-02 | 2013-06-11 | Texas Instruments Incorporated | Two-track cross-connects in double-patterned metal layers using a forbidden zone |
| US8575020B2 (en) * | 2011-03-02 | 2013-11-05 | Texas Instruments Incorporated | Pattern-split decomposition strategy for double-patterned lithography process |
| JP2013254815A (ja) * | 2012-06-06 | 2013-12-19 | Ps4 Luxco S A R L | 半導体装置およびその製造方法 |
| TWI545696B (zh) | 2013-09-10 | 2016-08-11 | Toshiba Kk | Semiconductor memory device and manufacturing method thereof |
| KR102248436B1 (ko) * | 2014-05-23 | 2021-05-07 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| DE102015114405A1 (de) * | 2015-08-28 | 2017-03-02 | Infineon Technologies Dresden Gmbh | Halbleitervorrichtung mit sich durch eine zwischenschicht erstreckenden kontaktstrukturen und herstellungsverfahren |
| US10177226B2 (en) | 2016-11-03 | 2019-01-08 | International Business Machines Corporation | Preventing threshold voltage variability in stacked nanosheets |
| US11164938B2 (en) * | 2019-03-26 | 2021-11-02 | Micromaterials Llc | DRAM capacitor module |
| CN112490245A (zh) * | 2019-09-12 | 2021-03-12 | 华邦电子股份有限公司 | 存储器元件及其制造方法 |
| US11114380B2 (en) * | 2019-09-16 | 2021-09-07 | Winbond Electronics Corp. | Manufacturing method of memory device |
| CN112366203B (zh) * | 2020-10-23 | 2023-01-03 | 福建省晋华集成电路有限公司 | 图案布局以及其形成方法 |
| JP2022122792A (ja) * | 2021-02-10 | 2022-08-23 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022127907A (ja) * | 2021-02-22 | 2022-09-01 | キオクシア株式会社 | 半導体装置およびその製造方法 |
| US11887977B2 (en) * | 2022-03-24 | 2024-01-30 | Fujian Jinhua Integrated Circuit Co., Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073862B2 (ja) * | 1983-07-27 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3179520B2 (ja) | 1991-07-11 | 2001-06-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US6043562A (en) * | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| JPH10284700A (ja) | 1997-04-10 | 1998-10-23 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| TW408433B (en) * | 1997-06-30 | 2000-10-11 | Hitachi Ltd | Method for fabricating semiconductor integrated circuit |
| US6027969A (en) * | 1998-06-04 | 2000-02-22 | Taiwan Semiconductor Manufacturing Company | Capacitor structure for a dynamic random access memory cell |
| JP3718058B2 (ja) * | 1998-06-17 | 2005-11-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6303272B1 (en) * | 1998-11-13 | 2001-10-16 | International Business Machines Corporation | Process for self-alignment of sub-critical contacts to wiring |
| JP2000323570A (ja) * | 1999-05-11 | 2000-11-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6184081B1 (en) * | 1999-10-08 | 2001-02-06 | Vanguard International Semiconductor Corporation | Method of fabricating a capacitor under bit line DRAM structure using contact hole liners |
-
2000
- 2000-07-14 JP JP2000215092A patent/JP3983960B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-05 TW TW090116490A patent/TW558756B/zh not_active IP Right Cessation
- 2001-07-13 KR KR1020010042259A patent/KR100698989B1/ko active IP Right Grant
- 2001-07-16 US US09/904,591 patent/US6403413B2/en not_active Expired - Lifetime
-
2002
- 2002-05-10 US US10/142,063 patent/US6750496B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6403413B2 (en) | 2002-06-11 |
| KR20020007195A (ko) | 2002-01-26 |
| US20020005542A1 (en) | 2002-01-17 |
| JP2002031883A (ja) | 2002-01-31 |
| TW558756B (en) | 2003-10-21 |
| US20020155656A1 (en) | 2002-10-24 |
| KR100698989B1 (ko) | 2007-03-26 |
| US6750496B2 (en) | 2004-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3983960B2 (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JP4145003B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3768794B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100738289B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| US20080268381A1 (en) | Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold | |
| KR100306446B1 (ko) | 마이크로디바이스 및 그 구조부분 | |
| JP2007035768A (ja) | 合わせずれ検査用マークの形成方法及び半導体装置の製造方法 | |
| US20020142555A1 (en) | Method for fabricating a semiconductor device | |
| JP2008172249A (ja) | 半導体集積回路装置の製造方法 | |
| JP4829742B2 (ja) | 膜のパターニング方法及び露光用マスク | |
| US20240027890A1 (en) | Reflective mask and method of designing anti-reflection pattern of the same | |
| JP2001250756A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07135259A (ja) | 半導体装置とその製造方法 | |
| JP2001201844A (ja) | 半導体集積回路装置の製造方法およびフォトマスクの製造方法 | |
| JP2001267208A (ja) | 半導体装置の製造方法 | |
| JP2000299455A (ja) | 固体撮像装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040226 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050809 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050816 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051017 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070521 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070612 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070705 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3983960 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130713 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |