JP5030131B2 - ナンドフラッシュメモリ素子 - Google Patents
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Description
図3は、本発明の第1の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
図4は、本発明の第2の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
図5は、本発明の第3の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。図面の符号50は半導体基板である。
図6は、本発明の第4の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。図面の符号60は半導体基板である。
図7は、本発明の第5の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
図8は、本発明の第6の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
図9は、本発明の第7の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
DST:ドレインセレクトトランジスタ
SST:ソースセレクトトランジスタ
MC:メモリセル
T1,T2:トレンチ
Claims (5)
- ビット線に連結されるドレインセレクトトランジスタ、
ソースラインに連結されるソースセレクトトランジスタ、及び
上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
上記ソースセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より広く、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より狭いナンドフラッシュメモリ素子。 - 上記ソースセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より3%〜15%さらに広く、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より3%〜15%さらに狭い請求項1に記載のナンドフラッシュメモリ素子。
- ビット線に連結されるドレインセレクトトランジスタ、
ソースラインに連結されるソースセレクトトランジスタ、及び
上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルは有効チャネル領域における長さが第1間隔で形成され、上記多数のメモリセルそれぞれは上記第1間隔で形成され、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ソースセレクトトランジスタとこれに隣接した上記メモリセルの間には半導体基板にトレンチが形成されて、有効チャネル領域における長さが上記第1間隔より上記トレンチほどさらに長くなった第2間隔を有する ナンドフラッシュメモリ素子。 - ビット線に連結されるドレインセレクトトランジスタ、
ソースラインに連結されるソースセレクトトランジスタ、及び
上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
上記ソースセレクトトランジスタとこれに隣接した上記メモリセルは有効チャネル領域における長さが第1間隔で形成され、上記多数のメモリセルそれぞれは上記第1間隔で形成され、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間には半導体基板にトレンチが形成されて、有効チャネル領域における長さが上記第1間隔より上記トレンチほどさらに長くなった第2間隔を有するナンドフラッシュメモリ素子。 - ビット線に連結されるドレインセレクトトランジスタ、
ソースラインに連結されるソースセレクトトランジスタ、及び
上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
上記多数のメモリセルそれぞれは有効チャネル領域における長さが第1間隔で形成され、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ソースセレクトトランジスタとこれに隣接した上記メモリセルの間には半導体基板に第1のトレンチが形成されて上記第1間隔より上記第1トレンチほどさらに長くなった第2間隔を有し、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間には半導体基板に第2のトレンチが形成されて、有効チャネル領域における長さが上記第1間隔より上記第2トレンチほどさらに長くなった第2間隔を有するナンドフラッシュメモリ素子。
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