JP5030131B2 - ナンドフラッシュメモリ素子 - Google Patents

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Description

本発明は、ナンドフラッシュメモリ素子に関し、特に、セレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させてメモリセルのプログラムディスターブ(disturb)現象によるプログラム動作速度が低下することを防止し得るナンドフラッシュメモリ素子(NANDflash memory device)に関する。
ナンドフラッシュメモリ素子のメモリアレイはストリングを基本単位とし、多数のストリングを備える。ストリングはセレクトトランジスタと多数のメモリセルが直列に接続された構造からなる。図面を参照してより詳細に説明すれば、次の通りである。
図１は、一般的なナンドフラッシュメモリ素子の構成図である。ナンドフラッシュメモリ素子はドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)及びこれらセレクトトランジスタ(DST及びSST)の間に直列に連結されるメモリセル(MC0〜MC31)からなる。一般的なナンドフラッシュメモリ素子はドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)及びメモリセル(MC0〜MC31)のそれぞれの間隔がほとんど同一である。ここで、メモリセルはデバイス(device)及び密度(density)を考慮して16個または64個等で形成することができる。ナンドフラッシュメモリ素子は32個のメモリセル(MC0〜MC31)を一つのストリングとし、多数のストリングを有する。
ところが、上記の構造からなるナンドフラッシュメモリ素子は、ソースセレクトライン(SSL)に隣接したワードライン(WL0)に連結され、非セレクトされたビット線(BL0)に接続されたメモリセル(MC0)と、ドレインセレクトライン(DSL)に隣接したワードライン(WL31)に連結され、非セレクトされたビット線(BL0)に接続されたメモリセル(MC31)においてプログラム動作時にプログラムディスターブが発生する。その理由は、プログラム動作時にソースセレクトライン(SSL)には接地電圧0Vが印加され、ドレインセレクトライン(DSL)には電源電圧Vccが印加され、プログラムしようとするメモリセルのワードラインを除いた残りのワードラインにパス電圧(Vpass)が印加されることにより、ソースセレクトトランジスタ(SST)のチャネルが0V、ドレインセレクトトランジスタ(DST)のチャネルが1V、メモリセルのチャネルが略8Vにブースティングされるためである。
より具体的に説明すれば、ソースセレクトトランジスタ(SST)の0Vのソース電圧とソースセレクトトランジスタ(SST)に隣接したメモリセル(MC0)の8Vのチャネル電圧間の電圧差により、ソースセレクトトランジスタ(SST)とメモリセル(MC0)の間に、強い横方向の電場が存在する。また、ドレインセレクトトランジスタ(DST)の電源電圧Vccとドレインセレクトトランジスタ(DST)に隣接したメモリセル(MC31)の8Vのチャネル電圧間の電圧差によりドレインセレクトトランジスタ(DST)とメモリセル(MC31)との間にも横方向の電場が存在することになる。
このように、セレクトトランジスタ(SSTまたはDST)とこれに隣接したメモリセル(MC0またはMC31)との間に横方向の電場が発生すれば、セレクトトランジスタ(SSTまたはDST)のゲート酸化膜と半導体基板間の界面で発生する電子(electron)が半導体基板の表面に沿ってメモリセル側に移動しながらホットエレクトロン(hotelectron)になる。このように発生したホットエレクトロンは、縦方向に移動してプログラムを所望としないメモリセル(MC0またはMC31)のフローティングゲートに流入してメモリセル(MC0またはMC31)をプログラムさせる。
ソースセレクトトランジスタ(SST)側がドレインセレクトトランジスタ(DST)側より電圧差が大きいため、電場はソースセレクトトランジスタ(SST)側がさらに力強く生じる。従って、同一の条件ではドレインセレクトトランジスタ(DST)に隣接したメモリセル(WL31)よりソースセレクトトランジスタ(SST)に隣接したメモリセル(WL0)でプログラムディスターブがさらに甚だしい。
図２は、図１のメモリセル(MC0及びMC31)のそれぞれにおいてホットエレクトロンによるプログラムディスターブが発生することによるしきい値電圧(Vt)とパス電圧(Vpass)との関係を示したグラフであって、1番目と最後のワードライン(WL0,WL31)に接続されたメモリセル(MC0,M31)は他のワードライン(WL1〜WL30)に接続されたメモリセル(MC1〜MC30)とは全く異なる特性を示すことが分かる。その原因は、上記で説明したホットエレクトロン(hotelectron)によるプログラムディスターブ現象のためである。
このようなプログラムディスターブ現象は、プログラム動作速度を低下させるのみならず、デバイスの性能を低下させる。
本発明の目的は、ソースセレクトトランジスタに隣接したメモリセルのプログラムディスターブ現象を防止するナンドフラッシュメモリ素子を提供することにある。
また、本発明の目的は、ドレインセレクトトランジスタに隣接したメモリセルのプログラムディスターブ現象を防止するナンドフラッシュメモリ素子を提供することにある。
また、本発明の目的は、ソースセレクトトランジスタに隣接したメモリセルとドレインセレクトトランジスタに隣接したメモリセルのプログラムディスターブ現象を防止するナンドフラッシュメモリ素子を提供することにある。
また、本発明の目的は、ソースセレクトトランジスタに隣接したメモリセルのプログラムディスターブ現象を防止し、チップサイズの増加がないナンドフラッシュメモリ素子を提供することにある。
本発明の第１及び第２の側面によるナンドフラッシュメモリ素子は、ビット線に連結されるドレインセレクトトランジスタ、ソースラインに連結されるソースセレクトトランジスタ、及び上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、上記ソースセレクトトランジスタとこれに隣接した上記メモリセルの間隔が他のメモリセルの間隔より広く、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルの間隔が他のメモリセルの間隔より狭い。
本発明の第３の側面によるナンドフラッシュメモリ素子は、ビット線に連結されるドレインセレクトトランジスタ、ソースラインに連結されるソースセレクトトランジスタ、及び上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ソースセレクトトランジスタとこれに隣接した上記メモリセルの間の半導体基板にトレンチが形成される。
本発明の第４の側面によるナンドフラッシュメモリ素子は、ビット線に連結されるドレインセレクトトランジスタ、ソースラインに連結されるソースセレクトトランジスタ、及び上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間の半導体基板にトレンチが形成される。
本発明の第５の側面によるナンドフラッシュメモリ素子は、ビット線に連結されるドレインセレクトトランジスタ、ソースラインに連結されるソースセレクトトランジスタ、及び上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ソースセレクトトランジスタとこれに隣接した上記メモリセルの間の半導体基板に第1のトレンチが、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間の半導体基板に第2のトレンチが形成される。
以上で詳察した通り、本発明によれば、セレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させることにより、メモリセルのプログラムディスターブ(disturb)現象の原因となるホットエレクトロンがブースティングされてチャネルに移動することを減少させてプログラムディスターブ現象を減らすことができ、これによりメモリセルのプログラム動作速度を向上させることができる。
また、ソースセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させ、上記増加した間隔だけドレインセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を減少させることにより、平均的にプログラムディスターブ現象を減らしながら素子のチップサイズの増加を防止する効果がある。
以下、添付図面を参照して本発明の実施例を詳細に説明する。
〔第1の実施例〕
図３は、本発明の第1の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
メモリセル(MC0〜MC31)のそれぞれは、第1の間隔(D)で形成される。同様に、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)は第1の間隔(D)で形成される。ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)は第1の間隔(D)より一定間隔広くなった第2の間隔(D+a)で形成される。第2の間隔(D+a)は第1の間隔(D)より水平的に3％〜15％さらに広い。
このように、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)との間を広くすることにより、メモリセル(MC0)のプログラムディスターブ(disturb)現象の原因となるホットエレクトロンがブースティングされてチャネルに移動することが減少する。メモリセル(MC0)におけるプログラムディスターブ現象が減ることによりメモリセル(MC0)のプログラム動作速度が増加する。これをより詳細に説明すれば、次の通りである。
ソースセレクトトランジスタ(SST)のソース電圧0Vとメモリセル(MC0)の下の8Vのチャネル電圧間の電圧差によりソースセレクトトランジスタ(SST)とメモリセル(MC0)との間に強い横方向の電場が存在することになるが、このような電圧差により横方向に強い電場が発生すれば、ソースセレクトトランジスタ(SST)のゲート酸化膜と半導体基板(30)との間の界面で発生する電子(electron)が半導体基板(30)の表面に沿ってメモリセル(MC0)側に移動しながらホットエレクトロン(hotelectron)になる。このように発生したホットエレクトロンは縦方向に移動してプログラムを所望としないメモリセル(MC0)のフローティングゲートに流入するようになった。
したがって、本発明のようにソースセレクトトランジスタ(SST)とメモリセル(MC0)との間隔が広くなれば、電子がメモリセル(MC0)側に移動する間に電子のエネルギーが弱くなるため、メモリセル(MC0)のフローティングゲートに流入しない。
言い換えれば、ソースセレクトトランジスタ(SST)のゲート酸化膜と半導体基板(30)との間の界面には電子とホール対(e-hpair)の電流による漏洩電流が発生する。このように発生したホール(hole)は半導体基板(30)に抜け出し、電子(electron)は半導体基板(30)の表面に沿ってメモリセル(MC0)側に移動する。この時、ソースセレクトトランジスタ(SST)とメモリセル(MC0)の間隔が増加することにより、電子はメモリセル(MC0)まで移動する距離が従来より長くなる。このようになれば、電子がメモリセル(MC0)側に移動する間、電子のエネルギーが弱くなり(weak)、電子はエネルギーが弱いホットエレクトロンになる。エネルギーが弱いホットエレクトロンはメモリセル(MC0)の近くで散乱をしても、メモリセル(MC0)のフローティングゲートに流入し得ない。なぜならば、ホットエレクトロンのエネルギーが弱くなってこれら電子が縦方向に移動できないためである。従って、メモリセル(MC0)のプログラムディスターブ(disturb)現象が減少し、プログラム動作速度が増加する。
図１０は、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)との間の間隔変化によるプログラムディスターブ現象を比較したグラフであって、メモリセル(MC0)とソースセレクトトランジスタ(SST)との間の間隔が広くなるほどプログラムディスターブ現象が改善されることを確認することができる。
一方、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)との間の間隔のみを広くせず、ソースセレクトトランジスタ(SST)に近いメモリセル(MC1及びMC2)のそれぞれの間隔も順次広くすることができる。
〔第2の実施例〕
図４は、本発明の第2の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
メモリセル(MC0〜MC31)のそれぞれは第1の間隔(D)で形成される。同様に、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)は第1の間隔(D)で形成される。ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)は、第1の間隔(D)より一定間隔広くなった第2の間隔(D+a)で形成される。第2の間隔(D+a)は第1の間隔(D)より水平的に3％〜15％さらに広い。
このように、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)との間を広くすることにより、メモリセル(MC31)のプログラムディスターブ(disturb)現象の原因となるホットエレクトロンがブースティングされてチャネルに移動することが減少する。メモリセル(MC31)におけるプログラムディスターブ現象が減少することによりメモリセル(MC31)のプログラム動作速度が増加する。これをより詳細に説明すれば、次の通りである。
ドレインセレクトトランジスタ(DST)の電源電圧Vccとメモリセル(MC31)の下の8Vのチャネル電圧間の電圧差によりドレインセレクトトランジスタ(DST)とメモリセル(MC31)との間に強い横方向の電場が存在することになるが、このような電圧差により横方向に強い電場が発生すれば、ドレインセレクトトランジスタ(DST)のゲート酸化膜と半導体基板(40)との間の界面で発生する電子(electron)が半導体基板(40)の表面に沿ってメモリセル(MC31)側に移動しながらホットエレクトロン(hotelectron)になる。このように発生したホットエレクトロンは縦方向に移動してプログラムを所望としないメモリセル(MC31)のフローティングゲートに流入することになった。
したがって、本発明のようにドレインセレクトトランジスタ(DST)とメモリセル(MC31)との間隔が広くなれば、電子がメモリセル(MC31)側に移動する間、電子のエネルギーが弱くなるため、メモリセル(MC31)のフローティングゲートに流入しない。
言い換えれば、ドレインセレクトトランジスタ(DST)のゲート酸化膜と半導体基板(40)との間の界面には電子とホール対(e-hpair)の電流による漏洩電流が発生する。このように発生したホール(hole)は半導体基板(40)に抜け出し、電子(electron)は半導体基板(40)の表面に沿ってメモリセル(MC31)側に移動する。この時、ドレインセレクトトランジスタ(DST)とメモリセル(MC31)との間隔が増加することにより、電子はメモリセル(MC31)まで移動する距離が従来より長くなる。このようになれば、電子がメモリセル(MC31)側に移動する間、電子のエネルギーが弱くなり(weak)、電子はエネルギーが弱いホットエレクトロンになる。エネルギーが弱いホットエレクトロンはメモリセル(MC31)の近くで散乱をしても、メモリセル(MC31)のフローティングゲートに流入し得ない。なぜならば、ホットエレクトロンのエネルギーが弱くなってこれら電子が縦方向に移動できないためである。従って、メモリセルのプログラムディスターブ(disturb)現象が減少する。
一方、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)との間の間隔のみを広くせず、ドレインセレクトトランジスタ(DST)に近いメモリセル(MC30及びMC29)のそれぞれの間隔も順次広くすることができる。
〔第3の実施例〕
図５は、本発明の第3の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。図面の符号50は半導体基板である。
メモリセル(MC0〜MC31)のそれぞれは第1の間隔(D)で形成される。ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)は、第1の間隔(D)より一定間隔広くなった第2の間隔(D+a)で形成される。同様に、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)は、第1の間隔(D)より一定間隔広くなった第2の間隔(D+a)で形成される。第2の間隔(D+a)は第1の間隔(D)より水平的に3％〜15％さらに広い。
このように、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)及びドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)との間を広くすることにより、メモリセル(MC0及びMC31)のプログラムディスターブ(disturb)現象の原因になるホットエレクトロンがブースティングされてチャネルに移動することが減少する。メモリセル(MC0及びMC31)におけるプログラムディスターブ現象が減少することによりメモリセル(MC0及びMC31)のプログラム動作速度が増加する。メモリセル(MC0及びMC31)のプログラムディスターブ現象が減少する理由は、上記第1及び第2の実施例で説明したことにより理解できるはずである。
〔第4の実施例〕
図６は、本発明の第4の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。図面の符号60は半導体基板である。
メモリセル(MC0〜MC31)のそれぞれは第1の間隔(D)で形成される。ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)は、第1の間隔(D)より一定間隔広くなった第2の間隔(D+a)で形成される。ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)は、第1の間隔(D)より一定間隔減少した第3の間隔(D-a)で形成される。第2の間隔(D+a)は第1の間隔(D)より水平的に3％〜15％さらに広く、第3の間隔(D-a)は第1の間隔(D)より水平的に3％〜15％さらに狭い。ナンドフラッシュメモリ素子のチップサイズを増加させずに所望のチップサイズをそのまま維持するためには、第2の間隔(D+a)及び第3の間隔(D-a)の増減する値を同一にすれば良い。
このように、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)間を広くすることにより、メモリセル(MC0及びMC31)のプログラムディスターブ(disturb)現象の原因になるホットエレクトロンがブースティングされてチャネルに移動することが減少する。メモリセル(MC0)におけるプログラムディスターブ現象が減少することによりメモリセル(MC0)のプログラム動作速度が増加する。メモリセル(MC0)のプログラムディスターブ現象が減少する理由は、上記第1の実施例で説明したことにより理解できるはずである。
ところが、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)との間を狭めるということは第2の実施例に違背すると言える。しかし、ナンドフラッシュメモリ素子のプログラム動作の特性上、ドレインセレクトトランジスタ(DST)に隣接したメモリセル(MC31)のプログラムディスターブ現象は、ソースセレクトトランジスタ(SST)に隣接したメモリセル(MC0)のプログラムディスターブ現象に比べて非常に少なく発生するため、ナンドフラッシュメモリ素子のチップサイズを増加させないながら全体プログラムディスターブ現象は減らすことができる。
〔第5の実施例〕
図７は、本発明の第5の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
メモリセル(MC0〜MC31)のそれぞれは第1の間隔(D)で形成される。同様に、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)は第1の間隔(D)で形成される。ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)は、その間の半導体基板(70)に第1のトレンチ(T1)が形成され、第1のトレンチ(T1)により制限された面積下でソースセレクトトランジスタ(SST)とメモリセル(MC0)との間の有効チャネル領域の長さが長くなり、結局、制限された面積下で有効チャネル領域の長さが第1の間隔(D)より第1のトレンチ(T1)だけさらに長くなった第2の間隔(D+a)で形成される。第1のトレンチ(T1)の形状は、図７において“V”字形で示したが、その形状は、これに限定されず、様々な形状にすることができる。
このように、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)との間に第1のトレンチ(T1)を形成し、制限された面積下で有効チャネル領域の長さを長くすることにより、メモリセル(MC0)のプログラムディスターブ(disturb)現象の原因となるホットエレクトロンがブースティングされてチャネルに移動することが減少する。メモリセル(MC0)におけるプログラムディスターブ現象が減少することによりメモリセル(MC0)のプログラム動作速度が増加する。これをより詳細に説明すれば、次の通りである。
第1のトレンチ(T1)の形成により、制限された面積下でソースセレクトトランジスタ(SST)とメモリセル(MC0)の有効チャネル領域の長さが長くなれば、電子の移動距離が増加するようになり、これは電子の再結合率(recombination)及び移動度(mobility)の減少につながり、メモリセル(MC0)に到達する電子の数を減少させる。従って、メモリセル(MC0)のフローティングゲートに注入(injection)される電子の数が減少するため、ホットエレクトロンインジェクション(hotelectron injection)を減らせてプログラムディスターブ現象を減らすことになる。
〔第6の実施例〕
図８は、本発明の第6の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
メモリセル(MC0〜MC31)のそれぞれは第1の間隔(D)で形成される。同様に、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)は第1の間隔(D)で形成される。ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)は、その間の半導体基板(80)に第2のトレンチ(T2)が形成され、第2のトレンチ(T2)により制限された面積下でドレインセレクトトランジスタ(DST)とメモリセル(MC31)との間の有効チャネル領域の長さが長くなり、結局、制限された面積下で有効チャネル領域の長さが第1の間隔(D)より第2のトレンチ(T2)だけさらに長くなった第2の間隔(D+a)で形成される。第2のトレンチ(T2)の形状は、図８において“V”字形で示したが、その形状はこれに限定されるものでなく、様々な形状にすることができる。
このように、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)との間に第2のトレンチ(T2)を形成し、制限された面積下で有効チャネル領域の長さを長くすることにより、メモリセル(MC31)のプログラムディスターブ(disturb)現象の原因となるホットエレクトロンがブースティングされてチャネルに移動することが減少する。メモリセル(MC31)におけるプログラムディスターブ現象が減少することにより、メモリセル(MC31)のプログラム動作速度が増加する。メモリセル(MC31)のプログラムディスターブ現象が減少する理由は、上記第5の実施例で説明したことにより理解できるはずである。
〔第7の実施例〕
図９は、本発明の第7の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図であって、ソースセレクトトランジスタ(SST)、ドレインセレクトトランジスタ(DST)、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に直列に形成されたメモリセル(MC1〜MC31)からなる。
メモリセル(MC0〜MC31)のそれぞれは第1の間隔(D)で形成される。ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)は、その間の半導体基板(90)に第1のトレンチ(T1)が形成され、第1のトレンチ(T1)により制限された面積下でソースセレクトトランジスタ(SST)とメモリセル(MC0)との間の有効チャネル領域の長さが長くなり、結局、制限された面積下で有効チャネル領域の長さが第1の間隔(D)より第1のトレンチ(T1)だけさらに長くなった第2の間隔(D+a)で形成される。ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)はその間の半導体基板(90)に第2のトレンチ(T2)が形成され、第2のトレンチ(T2)により制限された面積下でドレインセレクトトランジスタ(DST)とメモリセル(MC31)との間の有効チャネル領域の長さが長くなり、結局、制限された面積下で有効チャネル領域の長さが第1の間隔(D)より第2のトレンチ(T2)だけさらに長くなった第2の間隔(D+a)で形成される。第1及び2トレンチ(T1及びT2)の形状は、図９において“V”字形で示したが、その形状はこれに限定されるものでなく、様々な形状にすることができる。
このように、ソースセレクトトランジスタ(SST)とこれに隣接したメモリセル(MC0)間に第1のトレンチ(T1)を形成し、ドレインセレクトトランジスタ(DST)とこれに隣接したメモリセル(MC31)との間に第2のトレンチ(T2)を形成し、制限された面積下で有効チャネル領域の長さを長くすることにより、メモリセル(MC0及びMC31)のプログラムディスターブ(disturb)現象の原因となるホットエレクトロンがブースティングされてチャネルに移動することが減少する。メモリセル(MC0及びMC31)におけるプログラムディスターブ現象が減少することにより、メモリセル(MC0及びMC31)のプログラム動作速度が増加する。メモリセル(MC0及びMC31)のプログラムディスターブ現象が減少する理由は、上記第5の実施例で説明したことにより理解できるはずである。
上述した第1〜第7の実施例をそれぞれ説明するために示した図３〜図９のそれぞれでは、ソースセレクトトランジスタ(SST)とドレインセレクトトランジスタ(DST)との間に32個のメモリセル(MC0〜MC31)が直列に形成されたことを示したが、16個または64個のメモリセルを直列に形成することができる。図３〜図９のそれぞれでは、一つのストリング構造のみを示したが、本発明のナンドフラッシュ素子はこのようなストリング構造が多数個結合してなる。即ち、ソースセレクトトランジスタ(SST)はソースセレクトラインに連結され、ドレインセレクトトランジスタ(DST)はドレインセレクトラインに連結され、メモリセル(MC0〜MC31)はそれぞれのワードラインに連結されて本発明のナンドフラッシュメモリ素子をなす。
一般的なナンドフラッシュメモリ素子の構成の図。 図１のメモリセルのそれぞれにおいてホットエレクトロンによるプログラムディスターブが発生することによるしきい値電圧(Vt)とパス電圧(Vpass)との関係を示したグラフ。 本発明の第1の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図。 本発明の第2の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図。 本発明の第3の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図。 本発明の第4の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図。 本発明の第5の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図。 本発明の第6の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図。 本発明の第7の実施例によるナンドフラッシュメモリ素子のストリング構造を説明するための断面図。 ソースセレクトトランジスタとこれに隣接したメモリセルとの間の間隔変化によるプログラムディスターブ現象を比較したグラフ。
符号の説明
30,40,50,60,70,80,90:半導体基板
DST:ドレインセレクトトランジスタ
SST:ソースセレクトトランジスタ
MC:メモリセル
T1,T2:トレンチ

Claims (5)

  1. ビット線に連結されるドレインセレクトトランジスタ、
    ソースラインに連結されるソースセレクトトランジスタ、及び
    上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
    上記ソースセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より広く、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より狭いナンドフラッシュメモリ素子。
  2. 上記ソースセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より3％〜15％さらに広く、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間隔が他のメモリセルの間隔より3％〜15％さらに狭い請求項１に記載のナンドフラッシュメモリ素子。
  3. ビット線に連結されるドレインセレクトトランジスタ、
    ソースラインに連結されるソースセレクトトランジスタ、及び
    上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
    上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルは有効チャネル領域における長さが第１間隔で形成され、上記多数のメモリセルそれぞれは上記第１間隔で形成され、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ソースセレクトトランジスタとこれに隣接した上記メモリセルの間には半導体基板にトレンチが形成されて、有効チャネル領域における長さが上記第１間隔より上記トレンチほどさらに長くなった第２間隔を有する ナンドフラッシュメモリ素子。
  4. ビット線に連結されるドレインセレクトトランジスタ、
    ソースラインに連結されるソースセレクトトランジスタ、及び
    上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
    上記ソースセレクトトランジスタとこれに隣接した上記メモリセルは有効チャネル領域における長さが第１間隔で形成され、上記多数のメモリセルそれぞれは上記第１間隔で形成され、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間には半導体基板にトレンチが形成されて、有効チャネル領域における長さが上記第１間隔より上記トレンチほどさらに長くなった第２間隔を有するナンドフラッシュメモリ素子。
  5. ビット線に連結されるドレインセレクトトランジスタ、
    ソースラインに連結されるソースセレクトトランジスタ、及び
    上記ドレインセレクトトランジスタ及び上記ソースセレクトトランジスタとの間に直列に連結される多数のメモリセルを含み、
    上記多数のメモリセルそれぞれは有効チャネル領域における長さが第１間隔で形成され、他のメモリセルより制限された面積下で有効チャネル領域の長さを長くするために、上記ソースセレクトトランジスタとこれに隣接した上記メモリセルの間には半導体基板に第1のトレンチが形成されて上記第１間隔より上記第１トレンチほどさらに長くなった第２間隔を有し、上記ドレインセレクトトランジスタとこれに隣接した上記メモリセルとの間には半導体基板に第2のトレンチが形成されて、有効チャネル領域における長さが上記第１間隔より上記第２トレンチほどさらに長くなった第２間隔を有するナンドフラッシュメモリ素子。
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