KR20070002319A - 비휘발성 메모리 소자 및 그것의 프로그램 디스터브 방지방법 - Google Patents

비휘발성 메모리 소자 및 그것의 프로그램 디스터브 방지방법 Download PDF

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KR20070002319A
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Abstract

본 발명은 낸드형 플래시 메모리 소자의 프로그램 디스터브 방지 방법에 관한 것으로서, 특히 소스 선택 트랜지스터의 게이트에 인가되는 바이어스 전압을 조절하여 비선택된 셀 스트링 내의 선택 트랜지스터에 인접한 메모리 셀들에서 프로그램 디스터브가 발생되는 것을 방지하는 방법에 관한 것이다.
프로그램 디스터브, 질화막, 선택 트랜지스터, 간섭 효과

Description

비휘발성 메모리 소자 및 그것의 프로그램 디스터브 방지 방법{Non-volatile memory device and method for preventing program disturb thereof}
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 2는 도 1의 NAND형 플래시 메모리 소자의 프로그램 디스터브가 발생되는 워드라인을 나타낸 그래프이다.
도 3은 도 1의 낸드형 플래시 메모리 소자의 프로그램 속도가 저하되는 워드라인을 나타낸 그래프이다.
도 4a는 본 발명의 바람직한 제1 실시예에 따른 NAND형 플래시 메모리 소자를 나타낸 레이아웃이다.
도 4b는 도 4a의 선택 트랜지스터들과 워드라인에 접속된 메모리 셀들의 상세 단면도이다.
도 5는 본 발명의 바람직한 제2 실시예에 따른 NAND형 플래시 메모리 소자를 나타낸 레이아웃이다.
도 6은 본 발명의 바람직한 제3 실시예에 따른 NAND형 플래시 메모리 소자를 나타낸 레이아웃이다.
도 7은 선택 트랜지스터와 첫번째 워드라인에 접속되는 메모리 셀 간의 간격 증가에 따른 셀 문턱전압을 나타낸 도면이다.
도 8은 선택 트랜지스터와 첫번째 워드라인에 접속되는 메모리 셀 간의 간격 증가에 따른 셀 문턱전압을 나타낸 도면이다.
도 9는 선택 트랜지스터와 마지막 워드라인에 접속되는 메모리 셀 간의 간격 증가에 따른 셀 문턱전압을 나타낸 도면이다.
도 10은 프로그램 동작 시에 소스 선택 트랜지스터에 인가되는 바이어스 전압에 따른 셀 문턱전압을 나타낸 도면이다.
도 11은 선택 트랜지스터와 첫번째/마지막 워드라인에 접속되는 메모리 셀 간의 스페이서로서 산화막을 형성할 때와 질화막을 형성할 때의 셀 문턱전압을 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
SST : 소스 선택 트랜지스터 DST : 드레인 선택 트랜지스터
SSL : 소스 선택 라인 DSL : 드레인 선택 라인
MC : 메모리 셀 WL : 워드라인
본 발명은 비휘발성 메모리 소자 및 그것의 프로그램 디스터브 방지방법에 관한 것으로, 특히 선택 트랜지스터에 인접한 메모리 셀들에 프로그램 디스터브가 발생되는 것과 선택 트랜지스터에 인접한 메모리 셀들의 프로그램 속도 저하를 방지할 수 있는 낸드형 플래시 메모리 소자 및 그것의 프로그램 디스터브 방지 방법에 관한 것이다.
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸다.
도 1을 참조하면, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되는 메모리 셀들(MC0~MC31)의 개수는 디바이스(device) 및 밀도(density)를 고려하여 16개, 32개, 또는 64개 등으로 한다.
도 1에서는 32개의 메모리 셀을 하나의 스트링으로 하여 N개의 스트링(1-1, 1-n)이 존재한다. 메모리 셀들(예컨대 MC0)은 하나의 워드라인(WL0)에 의해 제어되며, 하나의 페이지를 형성한다. 도 1에서는 32개의 페이지가 존재한다.
도 1과 같은 낸드형 플래시 메모리 소자의 프로그램 동작에서 비선택된 스트링(1-1)에서는, 메모리 셀(MC0, MC1-MC31)의 채널을 대략 8V 정도로 부스팅시켜서, 워드라인과 채널 간의 전위차를 완화시킴으로써 프로그램 디스터브를 예방하고 있다. 그러한 부스팅 채널이 8V정도로 높아지면서 선택 트랜지스터(SST, DST)에 인접한 메모리 셀(MC0, MC31)에만 프로그램 디스터브가 발생되고 있다.
좀더 구체적으로 설명하면, 소스 선택 트랜지스터(SST)의 0V의 게이트 전압에 의한 채널전압(대략 0V)과 메모리 셀(MC0)의 8V의 채널전압 간의 전압차에 의해서, 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에, 강한 횡방향의 전기장이 존재하고, 드레인 선택 트랜지스터(DST)의 VCC의 게이트 전압에 의한 채널전압(대 략 1V)과 메모리 셀(MC31)의 8V의 채널전압 간의 전압차에 의해 드레인 선택 트랜지스터(DST)와 메모리 셀(MC31) 사이에도 강한 횡방향의 전기장이 존재하게 된다. 이러한 전압차에 의해 횡방향으로 강한 전기장이 발생되면, 소스 선택 트랜지스터(SST)의 게이트와 정션 오버랩(junction overlap) 간의 계면에서 발생되는 전자(electron)가 정션 표면을 따라 메모리 셀(MC0)쪽으로 이동하면서 핫 일렉트론(hot electron)이 된다. 이렇게 발생된 핫 일렉트론은 종방향으로 이동하여 프로그램을 원하지 않는 메모리 셀(MC0, MC31)의 플로팅 게이트로 유입되어 비선택된 스트링(1-1) 내의 메모리 셀(MC0, MC31)에 데이터를 프로그램시킨다. 드레인 선택 트랜지스터(DST)의 게이트 전압은 소스 선택 트랜지스터(SST)의 게이트 전압보다 높아서 상태적으로 전자 수가 적어 메모리 셀(MC31)에는 프로그램 디스터브가 상대적으로 메모리 셀(MC0)보다 적게 발생된다.
한편, 프로그램 동작 시에 선택된 스트링(1-2) 내에서, 선택 트랜지스터(SST, DST)에 인접한 메모리 셀들(MC0, MC31)의 프로그램 속도는 다른 메모리 셀들(MC1-MC30)의 프로그램 속도보다 느리다. 그 이유는 소스 선택 라인(SSL)과 첫번째 워드라인(WL0) 간에 그리고 드레인 선택 라인(DSL)과 마지막 워드라인(WL31) 간에 전압 차가 발생하여, 선택 트랜지스터(SST, DST)에 인접한 메모리 셀들(MC0, MC31)의 문턱전압(Vt)이 나머지 워드라인(WL1-WL30)에 접속되는 메모리 셀들의 문턱전압(Vt)보다 낮기 때문이다.
즉, 메모리 셀들(MC0, M31)이 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 전위에 의한 간섭을 받아, 이들 메모리 셀들(MC0, M31)의 문턱전 압이 다른 메모리 셀들(MC1-MC30)의 문턱전압보다 낮아짐으로써, 메모리 셀들(MC0, M31)의 프로그램 속도가 다른 메모리 셀들(MC1-MC30)의 프로그램 속도보다 느리게 된다.
도 2는 메모리 셀(MC0, MC31; 프로그램 디스터브가 발생되는 메모리 셀)의 문턱전압(Vt)과 프로그램 금지 전압(Vpass)과의 관계를 나타낸 그래프이다.
도 2에 도시한 바와 같이, 비선택 스트링에서 선택 트랜지스터(DST, SST)에 인접한 메모리 셀(MC0, M31)은 다른 메모리 셀(MC1-MC30)과는 전혀 다른 특성을 나타낸다는 것을 알 수 있다. 그 원인은 위에서 설명한 핫 일렉트론(hot electron)에 의한 프로그램 디스터브 현상 때문이다.
도 3은 선택된 스트링에서 메모리 셀들(MC0-MC31)의 각 워드라인(WL0-WL31)에 동일한 전압을 동시에 인가하여 프로그램을 실시하였을 경우 각 메모리 셀(MC0-MC31)의 문턱 전압(Vt) 분포를 나타낸 그래프이다. 여기서, 문턱전압이 낮다는 것은 프로그램 속도가 느리다는 것을 의미한다.
도 3에 도시한 바와 같이, 드레인 선택 라인(DSL)에 가장 인접한 마지막 워드라인(WL31)에 접속된 메모리 셀(MC31)의 문턱 전압(Vt)이 가장 낮고, 소스 선택 라인(SSL)에 가장 인접한 첫번째 워드라인(WL0)에 접속된 메모리 셀(MC0)이 그 다음으로 낮다는 것을 알 수 있다.
도 2에 나타낸 비선택된 스트링 내에서의 프로그램 디스터브 현상과 도 3에 나타낸 선택된 스트링 내에서의 프로그램 속도 저하 현상은 메모리 셀의 크기가 작을수록 더욱더 심해지고, 싱글 레벨 셀보다는 멀티 레벨 셀에서 더욱더 심해진다. 이러한 프로그램 디스터브 현상과 프로그램 속도 저하는 디바이스의 성능을 저하시키는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 비선택된 셀 스트링에서 선택 트랜지스터에 가장 인접한 메모리 셀들에서 프로그램 디스터브가 발생되는 것을 방지하는 것에 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 선택된 스트링에서 선택 트랜지스터에 가장 인접한 메모리 셀들의 프로그램 속도가 저하되는 것을 방지하는 것에 있다.
본 발명에 따른 비휘발성 메모리 소자의 프로그램 디스터브 방지 방법은 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들 각각과, 공통 소스 라인에 연결되는 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되는 복수개의 메모리 셀들의 워드라인들 중 하나에 프로그램 전압을 인가하는 단계; 상기 프로그램 전압이 인가되는 워드라인을 제외한 나머지 워드라인들에 프로그램 금지 전압을 인가하는 단계; 상기 제1 선택 트랜지스터의 게이트에 전원전압을 인가하는 단계; 및 상기 제2 선택 트랜지스터의 게이트에 상기 제2 선택 트랜지스터의 문턱전압을 넘지 않는 포지티브 전압을 인가하는 단계를 포함한다.
본 발명에 따른 비휘발성 메모리 소자는 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들; 공통 소스 라인에 연결되는 제2 선택 트랜지스터들; 및 상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 워드라인들 중 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 간의 간격이 상기 첫번째 워드라인을 제외한 나머지 워드라인들에 접속되는 메모리 셀들 간의 간격보다 더 넓은 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 도면 상에서 동일 부호는 동일한 부재를 나타낸다.
도 4a는 본 발명의 바람직한 제1 실시예에 따른 낸드형 플래시 메모리 소자의 비선택된 셀 스트링을 나타낸 레이아웃이다.
도 4a를 참조하면, 낸드형 플래시 메모리 소자는 32개의 메모리 셀을 하나의 스트링으로 하였다. 여기서, 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에는 32개로 한정되는 것이 아니라, 8개, 16개 또는 32개 등의 메모리 셀들(MC)이 직렬로 형성될 수도 있다. 이 셀 스트링은 공통 소스 라인에 접속되는 소스 선택 트랜지스터(SST)와, 비트라인들 각각에 접속되는 드레인 선택 트랜지스터(DST)와, 소스 선택 트랜지스터(SST)와 드레인 선택된 트랜지스터(DST) 사이에 직렬로 접속되는 메모리 셀들(MC0~MC31)을 포함한다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 접속되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 접속되며, 메모리 셀들(MC0~MC31) 게이트 각각은 제1 내지 제31 워드라인(WL0-WL31)에 접속된다.
도 4a에 나타낸 셀 스트링 구조에서 종래와 다른 점은, 소스 선택 트랜지스터(SST)와 첫번째 워드라인(WL0)에 접속되는 메모리 셀(MC0) 사이의 간격 A가 다른 메모리 셀들 간의 간격 B보다 1.1배 이상 더 넓다는 것이다. 즉, 소스 선택 트랜지스터(SST)와 첫번째 메모리 셀(MC0)이 공유하고 있는 정션(junction)영역의 길이가 다른 메모리 셀들이 공유하고 있는 정션영역의 길이보다 더 길다. 소스 선택 트랜지스터(SST)와 이것에 인접한 메모리 셀(MC0) 사이의 간격 A가 다른 메모리 셀들 간의 간격 B보다 더 넓으면, 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 간의 전기장이 약해져서, 즉 전자 이동도가 종래보다 감소되어, 비선택된 셀 스트링 내의 메모리 셀(MC0)에서 프로그램 디스터브가 발생되는 것을 방지할 수 있게 된다.
이하, 도 4b를 참조하면서 도 4a에 나타낸 비선택된 스트링 내에서 메모리 셀들(MC0)에 프로그램 디스터브가 발생되지 않는 이유를 설명하기로 한다.
도 4b를 참조하면, 소스 선택 트랜지스터(SST)의 게이트와 오버랩 영역 간의 계면에는 전자와 홀 쌍(e-h pair)의 전류에 의한 누설전류가 발생한다. 이렇게 발 생한 홀(hole)은 실리콘 기판(Si-Sub)으로 빠져나가고, 전자(electron)는 실리콘 기판(Si-Sub)의 표면을 따라 워드라인(WLO)에 접속되는 메모리 셀쪽으로 이동하게 된다. 이때, 소스 선택 라인(SSL)과 첫번째 워드라인(WL0) 간의 넓어진 간격(정션)에 의해서 전자가 메모리 셀(MC0)까지 이동하는 거리는 종래보다 길어지게 된다. 이렇게 되면, 전자가 메모리 셀(MC0)쪽으로 이동하는 동안 전자의 에너지가 약해져서(weak), 전자는 에너지가 약한 핫 일렉트론이 된다. 에너지가 약한 핫 일렉트론은 터널 산화막(미도시)을 넘을 만한 에너지가 안됨으로, 메모리 셀(MC0)의 플로팅 게이트(FG)로 유입되지 못한다. 왜냐하면, 핫 일렉트론의 에너지가 약해져서 이들 전자들이 종방향으로 이동하지 못하기 때문이다. 이로 인해 비선택된 스트링 내의 프로그램 금지 셀(MC0)에는 프로그램 디스터브가 발생되지 않게 되는 것이다.
도 5는 본 발명의 바람직한 제2 실시예에 따른 낸드형 플래시 메모리 소자의 선택된 셀 스트링 구조를 나타낸다.
도 5에 나타낸 선택된 셀 스트링 구조에서는 드레인 선택 트랜지스터(DST)와 이것에 인접한 메모리 셀(MC31) 사이의 간격 A가 다른 워드라인들 간의 간격 B보다 더 넓다. 즉, 드레인 선택 트랜지스터(DST)와 마지막 메모리 셀(MC31)이 공유하고 있는 정션(junction)영역의 길이가 다른 메모리 셀들이 공유하고 있는 정션영역의 길이보다 길다. 드레인 선택 트랜지스터(DST)와 이것에 인접한 메모리 셀(MCL31) 사이의 간격 A가 다른 메모리 셀들 간의 간격 B보다 더 넓으면, 메모리 셀(MC31)의 커플링비가 다른 메모리 셀들(MC0-MC30)과 비슷하게 유지됨으로써, 드레인 선택 트랜지스터(DST)에 인접한 메모리 셀들(MC31)의 프로그램 속도가 다른 메모리 셀 (MC0-MC30)의 프로그램 속도와 비슷하게 된다. 즉, 드레인 선택 트랜지스터(DST)와 이것에 인접한 메모리 셀(MCL31) 사이의 길어진 간격 A(정션)에 의해서 메모리 셀(MC31)이 드레인 선택 트랜지스터(DST)의 전위에 의한 영향을 종래보다 덜 받게 됨으로써, 메모리 셀(MC31)의 문턱전압(Vt)이 높아져서 다른 메모리 셀들(MC0-MC30)의 문턱전압(Vt)과 비슷하게 된다(후에서 설명될 도 9 참조). 그로 인해, 메모리 셀(MC31)의 프로그램 속도가 다른 메모리 셀들(MC0-MC30)의 프로그램 속도와 비슷하게 된다.
도 6은 본 발명의 바람직한 제3 실시예에 따른 낸드형 플래시 소자의 스트링 구조를 나타낸다. 도 6은 비선택 셀 스트링일 수도 있고, 선택된 셀 스트링일 수도 있다.
도 6을 참조하면, 소스 선택 트랜지스터(SST)와 이것에 인접한 메모리 셀(MC0) 간의 간격 A와 드레인 선택 트랜지스터(DST)와 이것에 인접한 메모리 셀(MC31) 간의 간격 A가 다른 메모리 셀 간의 간격 B보다 넓다. 이렇게 한 이유는 비선택된 스트링 내의 선택 트랜지스터(SST, DST)에 인접한 메모리 셀들(MC0, MC31)에 프로그램 디스터브가 발생되는 것을 방지하면서, 선택된 스트링 내의 선택 트랜지스터(SST, DST)에 인접한 메모리 셀들(MC0, MC31)의 프로그램 속도가 저하되는 것을 방지하기 위함이다.
상술한 바와 같이, 소스 선택 트랜지스터(SST)와 이것에 인접한 메모리 셀(MC0) 간의 간격 A와 드레인 선택 트랜지스터(DST)와 이것에 인접한 메모리 셀(MC31) 간의 간격 A을 다른 메모리 셀들 간의 간격 B보다 넓히면, 제1 실시에서 설 명한 것과 같은 현상으로 비선택된 셀 스트링 내의 선택 트랜지스터(SST)에 가장 인접한 메모리 셀(MC0. MC31)에서 프로그램 디스터브가 발생되지 않고, 제2 실시에서 설명한 것과 같은 현상으로 선택된 셀 스트링 내의 선택 트랜지스터(SST)에 가장 인접한 메모리 셀(MC0. MC31)의 프로그램 속도가 저하되지 않는다.
도 7은 소스 선택 라인(SSL)과 첫번째 워드라인(WL0) 간의 간격 증가에 따라 소스 선택 라인(SST)에 인접한 워드라인(WL0)에 접속되는 메모리 셀들의 문턱전압이 낮아져서 프로그램 디스터브가 감소되었음을 나타내는 도면이다.
도 8은 소스 선택 라인(SSL)과 첫번째 워드라인(WL0) 간의 간격을 넓힘으로써 첫번째 워드라인(WL0)에 접속되는 메모리 셀의 문턱전압이 높아져서 프로그램 속도가 향상되었음을 나타내는 도면이다.
도 9는 선택 라인(SSL, DSL)과 이것에 인접한 워드라인(WL0, WL31) 간의 간격을 넓힘으로써 워드라인(WL0, WL31)에 접속되는 메모리 셀들의 문턱전압이 높아져서 워드라인(WLO, WL31)에 접속되는 메모리 셀들의 프로그램 속도가 향상되었음을 나타내는 도면이다.
본 발명의 제4 실시예로서, 도 1에서 설명한 일반적인 낸드형 메모리 소자에서 프로그램 동작 시에 소스 선택 라인(SSL)에 0.5V이하의 포지티브 바이어스 전압, 즉 소스 선택 트랜지스터(SST)의 문턱전압(Vt)을 넘지 않는 0.5V 이하의 바이어스 전압을 인가해도 소스 선택 트랜지스터(SST)에 인접한 비선택된 스트링 내의 메모리 셀(MC0)에 프로그램 디스터브가 발생되는 것을 방지할 수 있다.
도 10는 소스 선택 라인(SSL)에 인가되는 바이어스 전압에 따른 셀 문턱전압 (Vt)를 나타낸다. 도 10를 참조하면, 소스 선택 라인(SSL)에 인가되는 바이어스 전압이 보다 큰 포지티브 전압일수록 프로그램 디스터브가 발생되는 것을 방지할 수 있다는 것을 알 수 있다.
본 발명의 제5 실시예로서, 소스 선택 라인(SSL)과 이것에 인접한 첫번째 워드라인(WL0) 간의 간격과 다른 워드라인들 간의 간격도 B로 동일하게 하거나, 도 6에서와 같이 소스 선택 라인(SSL)과 이것에 인접한 첫번째 워드라인(WL0) 간의 간격 A를 다른 워드라인들의 간격 B보다 넓혀서 낸드형 플래시 메모시 소자를 형성하는 경우에, 선택 트랜지스터와 이것에 가장 인접한 메모리 셀 간의 스페이서를, 질화막(highly compressive nitride layer)으로 형성하거나 갭 필(gap fill)해도, 비선택된 스트링 내의 선택 트랜지스터에 인접한 메모리 셀들에 프로그램 디스터브가 발생되는 것을 방지할 수 있다.
도 11은 소스 선택 라인(SSL)과 이것에 인접한 첫번째 워드라인(WL0) 간의 간격에 따른 셀 문턱전압을 나타낸 것으로서, 흰색 동그라미들은 스페이서를 산화막으로 형성한 경우를 나타내고, 검은색 동그라미들은 스페이서를 질화막으로 형성한 경우를 나타낸다.
도 11을 참조하면, 스페이서를 산화막으로 형성한 경우보다 스페이서를 질화막으로 형성한 경우가 소스 선택 트랜지스터에 인접한 메모리 셀의 문턱전압(Vt)이 더 낮고, 또한, 소스 선택 라인(SSL)과 첫번째 워드라인(WL0) 간의 간격이 넓을수록 문턱전압(Vt)이 낮음을 알 수 있다. 이렇게 비선택된 스트링 내의 소스 선택 트랜지스터에 인접한 메모리 셀의 문턱전압이 높아지는 것을 감소시키면, 이 소스 선 택 트랜지스터에 인접한 메모리 셀들에 프로그램 디스터브가 발생되는 것을 방지할 수 있게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면 비선택된 스트링 내에서의 프로그램 디스터브 현상과 선택된 스트링 내에서의 프로그램 속도 저하 현상을 방지할 수 있다. 그 결과, 메모리 셀 사이즈가 작은 싱글 레벨 셀 또는 멀티 레벨 셀에서 디바이스의 성능을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들 각각과, 공통 소스 라인에 연결되는 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되는 복수개의 메모리 셀들의 워드라인들 중 하나에 프로그램 전압을 인가하는 단계
    상기 프로그램 전압이 인가되는 워드라인을 제외한 나머지 워드라인들에 프로그램 금지 전압을 인가하는 단계;
    상기 제1 선택 트랜지스터의 게이트에 전원전압을 인가하는 단계; 및
    상기 제2 선택 트랜지스터의 게이트에 상기 제2 선택 트랜지스터의 문턱전압을 넘지 않는 포지티브 전압을 인가하는 단계를 포함하는 비휘발성 메모리 소자의 프로그램 디스터브 방지 방법.
  2. 제 1 항에 있어서,
    상기 제2 선택 트랜지스터의 게이트에 0.5V 이하의 포지티브 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 디스터브 방지 방법.
  3. 낸드형 플래시 메모리 소자에 있어서,
    복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들;
    공통 소스 라인에 연결되는 제2 선택 트랜지스터들; 및
    상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며,
    상기 복수개의 워드라인들 중 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 간의 간격이 상기 첫번째 워드라인을 제외한 나머지 워드라인들에 접속되는 메모리 셀들 간의 간격보다 더 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서,
    상기 복수개의 워드라인들 중 마지막 워드라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 간의 간격이 상기 마지막 워드라인을 제외한 나머지 워드라인들에 접속되는 메모리 셀들 간의 간격보다 더 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 3 항에 있어서,
    상기 제1 및 제2 선택 트랜지스터들과 상기 복수개의 메모리 셀들 간의 스페이서로서 질화막이 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 3 항에 있어서,
    상기 첫번째 워드라인에 접속되는 상기 메모리 셀들과 상기 제2 선택 트랜지스터들 간의 간격은 상기 나머지 워드라인들에 접속되는 메모리 셀들 간의 간격보다 1.1배 이상 더 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 마지막 워드라인에 접속되는 상기 메모리 셀들과 상기 제1 선택 트랜지스터들 간의 간격은 상기 나머지 워드라인들에 접속되는 메모리 셀들 간의 간격보다 1.1배 이상 더 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
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US8982635B2 (en) 2013-02-21 2015-03-17 SK Hynix Inc. Semiconductor memory device and writing method thereof

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