JP2009094479A - 不揮発性メモリ装置及びその動作方法 - Google Patents

Abstract

【課題】不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】少なくとも一つのメインストリング及び電荷供給ラインを備える不揮発性メモリ装置。それぞれのメインストリングは、複数のメモリセルトランジスタをそれぞれ備える第１サブストリングと第２サブストリングとをそれぞれ備える。電荷供給ラインは、それぞれのメインストリングの第１及び第２サブストリングに電荷を供給または遮断する。それぞれのメインストリングは、第１サブストリングに連結される第１接地選択トランジスタと、第１接地選択トランジスタに連結される第１サブストリング選択トランジスタと、第２サブストリングに連結される第２接地選択トランジスタと、第２接地選択トランジスタに連結される第２サブストリング選択トランジスタと、を備える。
【選択図】図１

Description

本発明は、不揮発性メモリ装置に係り、特にチャンネルブースティングを利用せずに動作できる不揮発性メモリ装置に関する。

ＮＡＮＤ型の不揮発性メモリ素子は、ＮＡＮＤストリングに配列されたメモリトランジスタを備えることができる。ワードラインは、ＮＡＮＤストリングを渡ってメモリトランジスタにカップリングされうる。したがって、かかるＮＡＮＤ型の不揮発性メモリ素子で、選択されていないＮＡＮＤストリングに配列されたメモリトランジスタにデータがプログラムされることを防止する必要がある。

例えば、特許文献１及び２は、チャンネルブースティング技術を利用して一部のＮＡＮＤストリングのプログラムを防止する技術を公開している。チャンネルブースティング技術によれば、選択されていないＮＡＮＤストリングのチャンネルに高いブースティング電圧を印加して、メモリトランジスタに印加されるプログラム電位を低めることができる。

しかし、ブースティング電圧は最外側に位置したメモリトランジスタを損傷させて、不揮発性メモリ素子の動作信頼性を落とす恐れがある。例えば、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）による熱電荷がメモリトランジスタを撹乱させる恐れがある。これにより、メモリトランジスタのプログラム及びパスウィンドウが減少し、読み取り動作時に短チャンネル効果が発生できる。
国際公開第ＷＯ０５／０７８７３３号パンプレット 国際公開第ＷＯ０６／１２４５２５号パンプレット

本発明が解決しようとする技術的課題は、チャンネルブースティングを利用せずに動作できる不揮発性メモリ装置を提供するところにある。

前記技術的課題を達成するための本発明による不揮発性メモリ装置は、少なくとも一つのメインストリング及び電荷供給ラインを備える。それぞれのメインストリングは、複数のメモリセルトランジスタをそれぞれ備える第１サブストリングと第２サブストリングとをそれぞれ備える。電荷供給ラインは、前記それぞれのメインストリングの第１及び第２サブストリングに電荷を供給または遮断する。それぞれのメインストリングは、前記第１サブストリングに連結される第１接地選択トランジスタと、前記第１接地選択トランジスタに連結される第１サブストリング選択トランジスタと、前記第２サブストリングに連結される第２接地選択トランジスタと、前記第２接地選択トランジスタに連結される第２サブストリング選択トランジスタと、を備える。

本発明による不揮発性メモリ装置は、前記第１サブストリング選択トランジスタのゲートに連結される第１サブストリング選択ラインと、前記第２サブストリング選択トランジスタのゲートに連結される第２サブストリング選択ラインと、をさらに備えることができる。

本発明による不揮発性メモリ装置は、前記メモリセルトランジスタ間の半導体基板に、フリンジフィールドによるソース及びドレイン領域を形成させることができる。前記フリンジフィールドは、前記メモリセルトランジスタのゲートに電圧を印加することによって、設けられうる。

前記第１サブストリング及び前記第２サブストリングは、垂直構造フラッシュメモリを形成できる。前記それぞれのメインストリングの第１及び第２サブストリングは、一つのビットラインを共有できる。

前記電荷供給ラインは、共通ソースラインでありうる。

本発明による不揮発性メモリ装置のプログラミング方法は、プログラミング対象メモリセルトランジスタをプログラミングするために、前記プログラミング対象メモリセルトランジスタが属するメインストリングに備えられる第１及び第２接地選択トランジスタをターンオンさせ、前記プログラミング対象メモリセルトランジスタが属するサブストリングに連結されるサブストリング選択トランジスタをターンオンさせ、前記プログラミング対象メモリセルトランジスタが属していないサブストリングに連結されるサブストリング選択トランジスタをターンオフさせる。

本発明による不揮発性メモリ装置の読み出し方法は、読み出し対象メモリセルトランジスタが属するメインストリングに備えられる第１及び第２接地選択トランジスタをターンオンさせ、読み出し対象メモリセルトランジスタが属するサブストリングに連結されるサブストリング選択トランジスタをターンオンさせ、前記読み出し対象メモリセルトランジスタが属していないサブストリングに連結されるサブストリング選択トランジスタをターンオフさせる。

本発明による不揮発性メモリセルプログラミング方法は、チャンネルブースティングを利用せずにプログラミング及び読み出し動作を行うことができる。それにより、高いチャンネルブースティング電圧を利用した場合に発生した最外側メモリセルトランジスタの損傷を抑制できる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図１は、本発明の実施形態による不揮発性メモリ装置を示す回路図である。

図１を参照すれば、本発明による不揮発性メモリ装置は、少なくとも一つのメインストリングＭＳ１、ＭＳ２及び電荷供給ラインＣＳＬを備える。

それぞれのメインストリング（例えば、ＭＳ１）は、第１サブストリングＴＭ１＿１〜ＴＭｎ＿１と第２サブストリングＴＭ１＿２〜ＴＭｎ＿２とを備え、第１サブストリングＴＭ１＿１〜ＴＭｎ＿１と第２サブストリングＴＭ１＿２〜ＴＭｎ＿２とは、複数のメモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１、ＴＭ１＿２〜ＴＭｎ＿２をそれぞれ備える。電荷供給ラインＣＳＬは、それぞれのメインストリングＭＳ１、ＭＳ２の第１及び第２サブストリングＴＭ１＿１〜ＴＭｎ＿１、ＴＭ１＿２〜ＴＭｎ＿２に電荷を供給または遮断する。

それぞれのメインストリングＭＳ１、ＭＳ２は、第１接地選択トランジスタＴＧＳ１、ＴＧＳ３、第１サブストリング選択トランジスタＴＳＩ１、ＴＳＩ３、第２接地選択トランジスタＴＧＳ２、ＴＧＳ４及び第２サブストリング選択トランジスタＴＳＩ２、ＴＳＩ４を備える。第１接地選択トランジスタＴＧＳ１、ＴＧＳ３と第１サブストリング選択トランジスタＴＳＩ１、ＴＳＩ３とは、第１サブストリングＴＭ１＿１〜ＴＭｎ＿１、ＴＭ１＿３〜ＴＭｎ＿３に連結され、第２接地選択トランジスタＴＧＳ２、ＴＧＳ４と第２サブストリング選択トランジスタＴＳＩ２、ＴＳＩ４とは、第２サブストリングＴＭ１＿２〜ＴＭｎ＿２、ＴＭ１＿４〜ＴＭｎ＿４に連結される。

本発明による不揮発性メモリ装置は、第１及び第２接地選択トランジスタＴＧＳ１、ＴＧＳ２、ＴＧＳ３、ＴＧＳ４を利用してメインストリングの選択性を確保でき、第１及び第２サブストリング選択トランジスタＴＳＩ１、ＴＳＩ２を利用してサブストリングの選択性を確保できる。例えば、第１メインストリングＭＳ１の第１及び第２接地選択トランジスタＴＧＳ１、ＴＧＳ２をターンオンさせることによって第１メインストリングＭＳ１を選択してもよく、第２メインストリングＭＳ２の第１及び第２接地選択トランジスタＴＧＳ３、ＴＧＳ４をターンオフさせることによって第２メインストリングＭＳ２を選択しなくてもよい。また、第１メインストリングＭＳ１の第１サブストリング選択トランジスタＴＳＩ１をターンオンさせることによって第１サブストリングＴＭ１＿１〜ＴＭｎ＿１を選択してもよく、第１メインストリングＭＳ１の第２サブストリング選択トランジスタＴＳＩ２をターンオフさせることによって第２サブストリングＴＭ１＿２〜ＴＭｎ＿２を選択しなくてもよい。それにより、本発明による不揮発性メモリ装置は特定サブストリングを個別的に選択できる長所がある。

サブストリングを個別的に選択するために、本発明による不揮発性メモリ装置は、第１サブストリング選択ラインＳＩ１と第２サブストリング選択ラインＳＩ２とを備えることができる。第１サブストリング選択ラインＳＩ１は、第１サブストリング選択トランジスタＴＳＩ１のゲートに連結され、第２サブストリング選択ラインＳＩ２は、第２サブストリング選択トランジスタＴＳＩ２のゲートに連結される。第１サブストリング選択ラインＳＩ１と第２サブストリング選択ラインＳＩ２とに印加される電圧レベルを調節して、第１サブストリング選択トランジスタＴＳＩ１と第２サブストリング選択トランジスタＴＳＩ２とを個別的にターンオンまたはターンオフさせることができる。それにより、第１サブストリングＴＭ１＿１〜ＴＭｎ＿１と第２サブストリングＴＭ１＿２〜ＴＭｎ＿２とを個別的に選択できる。例えば、第１サブストリング選択ラインＳＩ１に０Ｖを印加し、第２サブストリング選択ラインＳＩ２にＶｃｃを印加すれば、第１サブストリング選択トランジスタＴＳＩ１はターンオフされ、第２サブストリング選択トランジスタＴＳＩ２はターンオンされる。それにより、第２サブストリングＴＭ１＿２〜ＴＭｎ＿２が選択される。

第１及び第２接地選択トランジスタＴＧＳ１、ＴＧＳ２、ＴＧＳ３、ＴＧＳ４を制御するために、本発明による不揮発性メモリ装置は、接地選択ラインＧＳＬ１、ＧＳＬ２を備えることができる。それぞれの接地選択ラインＧＳＬ１、ＧＳＬ２は、第１及び第２接地選択トランジスタＴＧＳ１、ＴＧＳ２、ＴＧＳ３、ＴＧＳ４のゲートに連結される。それぞれの接地選択ラインＧＳＬ１、ＧＳＬ２に印加される電圧レベルを調節して、第１メインストリングＭＳ１の第１及び第２接地選択トランジスタＴＧＳ１、ＴＧＳ２をターンオンさせるか、または第２メインストリングＭＳ１の第１及び第２接地選択トランジスタＴＧＳ３、ＴＧＳ４をターンオンさせることができる。それにより、メインストリングを個別的に選択できる。

本発明による不揮発性メモリ装置で、それぞれの接地選択ラインＧＳＬ１、ＧＳＬ２は対応するビットラインＢＬ１、ＢＬ２に連結されうる。この場合、ビットラインＢＬ１、ＢＬ２に印加される電圧は、対応する接地選択ラインＧＳＬ１、ＧＳＬ２にそのまま伝えられて、接地選択ラインＧＳＬ１、ＧＳＬ２の電圧レベルは、それに対応するビットラインＢＬ１、ＢＬ２の電圧レベルと同じくなる。それにより、ビットラインＢＬ１、ＢＬ２に印加する電圧レベルを調節することによって、接地選択ラインＧＳＬ１、ＧＳＬ２に連結される接地選択トランジスタＴＧＳ１、ＴＧＳ２、ＴＧＳ３、ＴＧＳ４を制御できる。

本発明による不揮発性メモリ装置は、第１ストリング選択トランジスタＴＳＳ１、ＴＳＳ３と第２ストリング選択トランジスタＴＳＳ２、ＴＳＳ４を備えることができる。第１ストリング選択トランジスタＴＳＳ１、ＴＳＳ３は第１サブストリングＴＭ１＿１〜ＴＭｎ＿１、ＴＭ１＿３〜ＴＭｎ＿３に連結され、第２ストリング選択トランジスタＴＳＳ２、ＴＳＳ４は第２サブストリングＴＭ１＿２〜ＴＭｎ＿２、ＴＭ１＿４〜ＴＭｎ＿４に連結されうる。

本発明による不揮発性メモリ装置で、第１サブストリングＴＭ１＿１〜ＴＭｎ＿１と第２サブストリングＴＭ１＿２〜ＴＭｎ＿２とは垂直構造フラッシュメモリを形成できる。それにより、それぞれのビットライン（例えば、ＢＬ１）は、第１及び第２サブストリングＴＭ１＿１〜ＴＭｎ＿１、ＴＭ１＿２〜ＴＭｎ＿２によって共有されうる。垂直構造フラッシュメモリに関しては、韓国登録特許第０７０７２００号明細書をさらに参照でき、その内容は本願に含まれうる。

本発明による不揮発性メモリ装置が垂直構造フラッシュメモリ構造を備える場合、一つのビットライン（例えば、ＢＬ１）を利用して、２個のサブストリング（第１サブストリングと第２サブストリング）に連結される接地選択トランジスタＴＧＳ１、ＴＧＳ２を制御できる。また、前述したように、第１及び第２サブストリング選択トランジスタＴＳＩ１、ＴＳＩ２を利用して、一つのビットライン（例えば、ＢＬ１）に連結される２個のサブストリングのうち、一つのサブストリングを選択できる。

本発明による不揮発性メモリ装置で、電荷供給ラインＣＳＬは共通ソースラインでありうる。

図２は、図１の不揮発性メモリ装置の一部分を示す回路図である。

図３は、図１の不揮発性メモリ装置の一部分を示す断面図である。

図４は、図１の不揮発性メモリ装置の一部分を示す平面図である。

図２ないし図４には、図１の一つのサブストリングＴＭ１＿１〜ＴＭｎ＿１とそれに連結されるトランジスタＴＳＳ１、ＴＧＳ１、ＴＳＩ１とが図示される。

図３及び図４を参照すれば、サブストリングＴＭ１＿１〜ＴＭｎ＿１とそれに連結されるトランジスタＴＳＳ１、ＴＧＳ１、ＴＳＩ１とは、半導体基板ＳＵＢ上に形成されうる。半導体基板ＳＵＢの一部分は電荷の導電通路を提供できる。半導体基板ＳＵＢは、例えば、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含むことができる。

メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１は、半導体基板ＳＵＢ上の電荷保存層ＳＮ１〜ＳＮｎ及び制御ゲート電極ＣＧ１〜ＣＧｎの積層構造を備えることができる。例えば、制御ゲート電極ＣＧ１〜ＣＧｎは、電荷保存層ＳＮ１〜ＳＮｎ上にブロッキング絶縁層（図示せず）によって離隔配置されうる。電荷保存層ＳＮ１〜ＳＮｎは、フローティングゲート層または電荷トラップ層として利用できる。さらに、半導体基板ＳＵＢと電荷保存層ＳＮ１〜ＳＮｎとの間にはトンネリング絶縁層（図示せず）が介在されうる。

制御ゲート電極ＣＧ１〜ＣＧｎは、ワードラインパターンＷＬＰ０〜ＷＬＰｎの一部でありうる。さらに、ワードラインパターンＷＬＰ０〜ＷＬＰｎは、図１及び図２に示したワードラインＷＬ０、ＷＬ１、ＷＬ２…ＷＬ２９、ＷＬ３０、ＷＬ３１の役割を行える。

図２のストリング選択トランジスタＴＳＳ１は、半導体基板ＳＵＢ上のゲート電極ＣＧＴＳＳを備えることができる。ゲート電極ＣＧＴＳＳは、ストリング選択ラインＳＳＬを構成するストリング選択ラインパターンＳＳＬＰの一部でありうる。図２の接地選択トランジスタＴＧＳ１は、半導体基板ＳＵＢ上のゲート電極ＣＧＴＧＳを備えることができる。図２のサブストリング選択トランジスタＴＳＩ１は、半導体基板ＳＵＢ上のゲート電極ＣＧＴＳＩ１を備えることができる。ゲート電極ＣＧＴＳＩ１は、サブストリング選択ラインＳＩ１を構成するサブストリング選択ラインパターンＳＩＰ１の一部でありうる。

ストリング選択トランジスタＴＳＳ１及び接地選択トランジスタＴＧＳ１は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造を持つことができる。

本発明による不揮発性メモリ装置は、第１ダミーサブストリング選択トランジスタ（図示せず）と第２ダミーサブストリング選択トランジスタ（図示せず）とを備えることができる。第２サブストリング選択トランジスタＴＳＩ２のゲートの役割を行うサブストリング選択ラインパターンＳＩＰ２は、第１サブストリング選択トランジスタＴＳＩ１と第１接地選択トランジスタＴＧＳ１との間の空いている空間を通る。このような空間を通るサブストリング選択ラインパターンＳＩＰ２の一部分で、第１ダミーサブストリング選択トランジスタ（図示せず）のゲートを形成できる。第２サブストリング選択トランジスタＴＳＩ２と共通ソースラインＣＳＬとの間の空いている空間を通るサブストリング選択ラインパターンＳＩＰ１の一部分で、第２ダミーサブストリング選択トランジスタ（図示せず）のゲートを形成できる。

本発明による不揮発性メモリ装置は、第１ソース及びドレイン領域３１０、３１２を備えることができる。第１ソース及びドレイン領域（図示せず）は、半導体基板ＳＵＢに不純物をドーピングして形成できる。例えば、半導体基板ＳＵＢが第１導電型を持つならば、第１ソース及びドレイン領域３１０、３１２は、第１導電型と反対の第２導電型の不純物でドーピングされうる。したがって、第１ソース及びドレイン領域３１０、３１２は、半導体基板ＳＵＢとダイオード接合を形成できる。

ビットラインＢＬ１は、コンタクトプラグＤＣを利用して半導体基板ＳＵＢの第１ソース及びドレイン領域３１０に連結されうる。共通ソースラインＣＳＬは、半導体基板上の第１ソース及びドレイン領域３１２に電気的に連結されうる。

第１ソース及びドレイン領域３１０、３１２は、トランジスタの外側に配置された半導体基板ＳＵＢのみに形成されうる。したがって、メモリセルトランジスタＴＭ１〜ＴＭｎの制御ゲート電極ＣＧ１〜ＣＧｎの間、メモリセルトランジスタＴＭ１〜ＴＭｎの制御ゲート電極ＣＧ１〜ＣＧｎとストリング選択トランジスタＴＳＳ１のストリング選択ラインパターンＳＳＬＰとの間、及びメモリセルトランジスタＴＭ１〜ＴＭｎの制御ゲート電極ＣＧ１〜ＣＧｎと第１及び第２サブストリング選択トランジスタＴＳＳ１のサブストリング選択ラインパターンＳＩＰ１のとの間に配置された半導体基板ＳＵＢには、第１ソース及びドレイン領域が形成されない。

第１ソース及びドレイン領域が形成されていない領域には、第２ソース及びドレイン領域３２０〜３２７が形成されうる。第２ソース及びドレイン領域３２０〜３２７は、メモリセルトランジスタＴＭ１〜ＴＭｎの制御ゲート電極ＣＧ１〜ＣＧｎ間の半導体基板ＳＵＢに形成できる。

第２ソース及びドレイン領域３２０〜３２７は、不揮発性メモリ装置の動作モードによって選択的に形成されうる。例えば、不揮発性メモリ装置のプログラム及び読み出しモードで第２ソース及びドレイン領域３２０〜３２７が形成され、残りのモードで第２ソース及びドレイン領域３２０〜３２７が形成されない。第２ソース及びドレイン領域３２０〜３２７が選択的に形成されるという意味を表すために、図３には、第２ソース及びドレイン領域３２０〜３２７が点線で表示されている。

第２ソース及びドレイン領域３２０〜３２７は、制御ゲート電極ＣＧ１〜ＣＧｎに印加された電圧によるフリンジフィールドによって形成されうる。

図７は、図１の不揮発性メモリ装置でフリンジフィールドが発生する態様を示す図面である。図７には、フリンジフィールドＦＦによって第２ソース及びドレイン領域３２０〜３２３が形成される態様が図示される。第２ソース及びドレイン領域３２０〜３２７は、電界効果によって形成された反転層であり、チャンネルと類似している。第２ソース及びドレイン領域３２０〜３２７は、制御ゲート電極ＣＧ１〜ＣＧｎに電圧が印加された場合のみに形成されうる。このような点で、電界効果により形成された第２ソース及びドレイン領域３２０〜３２７は、不純物ドーピングにより形成された第１ソース及びドレイン領域３１０、３１２と区分されうる。電界効果により形成された第２ソース及びドレイン領域３２０〜３２７は韓国登録特許第０６７３０２０号明細書をさらに参照でき、その内容は本願に含まれうる。

第２ソース及びドレイン領域３２０〜３２７は、制御ゲート電極ＣＧ１〜ＣＧｎとストリング選択トランジスタＴＳＳ１のストリング選択ラインパターンＳＳＬＰとの間、及び制御ゲート電極ＣＧ１〜ＣＧｎと第１及び第２サブストリング選択トランジスタＴＳＳ１のサブストリング選択ラインパターンＳＩＰ１との間にさらに形成されうる。第２ソース及びドレイン領域（図示せず）は、不揮発性メモリ素子のプログラム及び読み出し動作時に電荷の導電通路になりうる。

図８は、フリンジフィールドが発生する場合に図１の不揮発性メモリ装置の動作特性を示すグラフである。

図８を参照すれば、第２ソース及びドレイン領域３２０〜３２７に自由電子がない場合Ａと自由電子がある場合Ｂとのプログラム特性の差が分かる。通例的なＮＡＮＤ構造の不揮発性メモリ素子は、ステップパルスプログラム方式を利用できる。この場合、ステップパルスは約１５ないし２０μsの維持時間を持つことができる。

Ａの場合、約１００μsの書き込み時間までフラットバンド電圧Ｖ＿ＦＬＡＴの変化がほとんどないことが分かる。しかし、約１００μsの書き込み時間でＢの場合は、Ａの場合に比べて約３Ｖ以上のフラットバンド電圧Ｖ＿ＦＬＡＴの変化が観察されるということが分かる。フラットバンド電圧Ｖ＿ＦＬＡＴの変化はしきい電圧の変化を意味し、したがって、プログラム如何に影響を及ぼすことができる。したがって、１５ないし２０μsの通例的な書き込み時間のステップパルスプログラムを利用した場合、Ａの場合にほとんどプログラムされず、Ｂの場合にはプログラムが実行されるということがわかる。

したがって、第２ソース及びドレイン領域３２０〜３２７に自由電子が供給された場合にはプログラム動作ができるが、自由電子が供給されない場合にはプログラムが防止されるということが分かる。このような原理を利用すれば、高いチャンネルブースティング電圧を印加しなくてもプログラム防止動作を具現できる。

例えば、図１ないし図４で、メモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１にデータプログラムを行おうとする時は、第１接地選択トランジスタＴＧＳ１をターンオンさせて、共通ソースラインＣＳＬから第２ソース及びドレイン領域３２０〜３２７に自由電子を供給できる。一方、メモリトランジスタＴＭ１＿１〜ＴＭｎ＿１にデータがプログラムされることを防止しようとする時は、第１ストリング選択トランジスタＴＳＳ１及び第１接地選択トランジスタＴＧＳ１をいずれもターンオフさせることによって、第２ソース及びドレイン領域３２０〜３２７に自由電子を注入させないことができる。

図５は、図１の不揮発性メモリ装置のプログラミング動作を説明するための図面である。

以下では、メモリセルトランジスタＴＭｎ−２＿２をプログラミング対象メモリセルトランジスタと仮定して説明する。プログラミング対象メモリセルトランジスタＴＭｎ−２＿２をプログラミングするために、プログラミング対象メモリセルトランジスタＴＭｎ−２＿２が属するメインストリングＭＳ１に含まれる第１及び第２接地選択トランジスタＴＧＳ１、ＴＧＳ２をターンオンさせる。また、プログラミング対象メモリセルトランジスタＴＭｎ−２＿２が属するサブストリングＴＭ１＿２〜ＴＭｎ＿２に連結されるサブストリング選択トランジスタＴＳＩ２をターンオンさせ、プログラミング対象メモリセルトランジスタＴＭｎ−２＿２が属していないサブストリングＴＭ１＿１〜ＴＭｎ＿１に連結されるサブストリング選択トランジスタＴＳＩ１をターンオフさせる。

一方、プログラミング対象メモリセルトランジスタＴＭｎ−２＿２が属するメインストリングＭＳ１以外の残りのメインストリングＭＳ２に対するプログラミングを禁止するために、残りのメインストリングＭＳ２に含まれる第１及び第２接地選択トランジスタＴＧＳ３、ＴＧＳ４をターンオフさせることができる。

プログラミング対象メモリセルトランジスタＴＭｎ−２＿２が属するメインストリングＭＳ１に連結されるビットラインＢＬ１にはＶｃｃを印加し、残りのメインストリングＭＳ２に連結されるビットラインＢＬ２には接地電圧を印加することによって、メインストリングＭＳ１が選択され、メインストリングＭＳ２が選択されないようにすることができる。

かかるプログラミングモードで、電荷供給ラインＣＳＬに接地電圧を印加できる。それにより、電荷供給ラインＣＳＬからプログラミング対象メモリセルトランジスタＴＭｎ−２＿２に電荷を供給することによってプログラミング動作を行える。

プログラミングモードで、プログラミング対象メモリセルトランジスタＴＭｎ−２＿２にプログラミング電圧Ｖｐｇｍを印加し、残りのメモリセルトランジスタＴＭ１＿２〜ＴＭ３＿２、ＴＭｎ−１＿２〜ＴＭｎ＿２にパス電圧Ｖｐａｓｓを印加できる。パス電圧Ｖｐａｓｓは、メモリセルトランジスタをターンオンさせる電圧であり、プログラミング電圧Ｖｐｇｍは、パス電圧Ｖｐａｓｓより高い電圧でありうる。

プログラミング対象メモリセルトランジスタＴＭｎ−２＿２と第２接地選択トランジスタＴＧＳ２との間に位置しないメモリセルトランジスタＴＭｎ−１＿２〜ＴＭｎ＿２には、パス電圧Ｖｐａｓｓを印加する代わりに接地電圧を印加するか、またはフローティングさせることができる。

図６は、図１の不揮発性メモリ装置の読み出し動作を説明するための図面である。

以下では、メモリセルトランジスタＴＭｎ−２＿２を読み出し対象メモリセルトランジスタと仮定して説明する。読み出し対象メモリセルトランジスタＴＭｎ−２＿２が属するメインストリングＭＳ１に含まれる第１及び第２接地選択トランジスタＴＧＳ１、ＴＧＳ２をターンオンさせ、読み出し対象メモリセルトランジスタＴＭｎ−２＿２が属するサブストリングＴＭ１＿２〜ＴＭｎ＿２に連結されるサブストリング選択トランジスタＴＳＩ２をターンオンさせ、読み出し対象メモリセルトランジスタＴＭｎ−２＿２が属していないサブストリングＴＭ１＿１〜ＴＭｎ＿１に連結されるサブストリング選択トランジスタＴＳＩ１をターンオフさせる。

かかるプログラミングモードで、電荷供給ラインＣＳＬに接地電圧を印加できる。また、読み出し対象メモリセルトランジスタＴＭｎ−２＿２に読み出し電圧Ｖｒｅａｄを印加し、残りのメモリセルトランジスタＴＭ１＿２〜ＴＭ３＿２、ＴＭｎ−１＿２〜ＴＭｎ＿２にパス電圧Ｖｐａｓｓを印加できる。パス電圧Ｖｐａｓｓは、メモリセルトランジスタをターンオンさせる電圧であり、読み出し電圧Ｖｒｅａｄは、読み出し対象メモリセルトランジスタＴＭｎ−２＿２のしきい電圧レベルによって読み出し対象メモリセルトランジスタＴＭｎ−２＿２をターンオンまたはターンオフさせる電圧である。

図１には、サブストリング選択トランジスタ（例えば、ＴＳＩ１）とメモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１との間に接地選択トランジスタＴＧＳ１が配置されていることが示されている。しかし、サブストリング選択トランジスタＴＳＩ１と接地選択トランジスタＴＧＳ１との位置は互いに入れ替わりうる。すなわち、接地選択トランジスタＴＧＳ１とメモリセルトランジスタＴＭ１＿１〜ＴＭｎ＿１との間にサブストリング選択トランジスタＴＳＩ１が配置されうる。このように構造が変更された場合の不揮発性メモリ装置の動作は、図１に示した不揮発性メモリ装置の動作に対応するため、それについての詳細な説明は省略される。

以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。

本発明は、不揮発性メモリ装置関連の技術分野に好適に用いられる。

本発明の実施形態による不揮発性メモリ装置を示す回路図である。 図１の不揮発性メモリ装置の一部分を示す回路図である。 図１の不揮発性メモリ装置の一部分を示す断面図である。 図１の不揮発性メモリ装置の一部分を示す平面図である。 図１の不揮発性メモリ装置のプログラミング動作を説明するための図面である。 図１の不揮発性メモリ装置の読み出し動作を説明するための図面である。 図１の不揮発性メモリ装置でフリンジフィールドが発生する態様を示す図面である。 フリンジフィールドが発生する場合に図１の不揮発性メモリ装置の動作特性を示すグラフである。

符号の説明

ＭＳ１、ＭＳ２ メインストリング
ＣＳＬ 電荷供給ライン
ＧＳＬ１ 接地選択ライン
ＢＬ１、ＢＬ２ ビットライン
ＴＭ１＿１〜ＴＭｎ＿１ 第１サブストリング
ＴＭ１＿２〜ＴＭｎ＿２ 第２サブストリング
ＴＧＳ１、ＴＧＳ３ 第１接地選択トランジスタ
ＴＧＳ２、ＴＧＳ４ 第２接地選択トランジスタ
ＴＳＩ１、ＴＳＩ３ 第１サブストリング選択トランジスタ
ＴＳＩ２、ＴＳＩ４ 第２サブストリング選択トランジスタ
ＴＳＳ１、ＴＳＳ３ 第１ストリング選択トランジスタ
ＴＳＳ２、ＴＳＳ４ 第２ストリング選択トランジスタ

Claims (22)

1. 複数のメモリセルトランジスタをそれぞれ備える第１サブストリングと第２サブストリングとをそれぞれ備える少なくとも一つのメインストリングと、
   前記それぞれのメインストリングの第１及び第２サブストリングに電荷を供給または遮断する電荷供給ラインと、を備え、
   前記それぞれのメインストリングは、
   前記第１サブストリングに連結される第１トランジスタと、
   前記第１トランジスタに連結される第２トランジスタと、
   前記第２サブストリングに連結される第３トランジスタと、
   前記第３トランジスタに連結される第４トランジスタと、を備えることを特徴とする不揮発性メモリ装置。
2. 前記第１トランジスタは、第１接地選択トランジスタであり、
   前記第２トランジスタは、第１サブストリング選択トランジスタであり、
   前記第３トランジスタは、第２接地選択トランジスタであり、
   前記第４トランジスタは、第２サブストリング選択トランジスタであることを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記第１サブストリング選択トランジスタのゲートに連結される第１サブストリング選択ラインと、
   前記第２サブストリング選択トランジスタのゲートに連結される第２サブストリング選択ラインと、をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ装置。
4. 前記第１接地選択トランジスタと前記第１サブストリング選択トランジスタとの間に連結され、前記第２サブストリング選択ラインに連結されるゲートを備える第１ダミーサブストリング選択トランジスタと、
   前記第２サブストリング選択トランジスタに連結され、前記第１サブストリング選択ラインに連結されるゲートを備える第２ダミーサブストリング選択トランジスタと、をさらに備えることを特徴とする請求項３に記載の不揮発性メモリ装置。
5. 前記第１及び第２接地選択トランジスタのゲートに連結される接地選択ラインをさらに備えることを特徴とする請求項２に記載の不揮発性メモリ装置。
6. ビットラインをさらに備え、
   前記接地選択ラインは、
   前記ビットラインに連結されることを特徴とする請求項５に記載の不揮発性メモリ装置。
7. 前記それぞれのメインストリングの第１及び第２サブストリングによって共有されるビットラインをさらに備えることを特徴とする請求項２に記載の不揮発性メモリ装置。
8. 前記電荷供給ラインは、
   共通ソースラインであることを特徴とする請求項２に記載の不揮発性メモリ装置。
9. 前記第１サブストリングに連結される第１ストリング選択トランジスタと、
   前記第２サブストリングに連結される第２ストリング選択トランジスタと、をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ装置。
10. フリンジフィールドによって、前記メモリセルトランジスタ間の半導体基板にソース及びドレイン領域を形成させることを特徴とする請求項２に記載の不揮発性メモリ装置。
11. 前記フリンジフィールドは、
    前記メモリセルトランジスタのゲートに電圧を印加することによって形成されることを特徴とする請求項１０に記載の不揮発性メモリ装置。
12. 前記第１サブストリングと前記第２サブストリングとは、
    垂直構造ＮＡＮＤフラッシュメモリを形成することを特徴とする請求項２に記載の不揮発性メモリ装置。
13. 前記第１トランジスタは第１サブストリング選択トランジスタであり、
    前記第２トランジスタは第１接地選択トランジスタであり、
    前記第３トランジスタは第２サブストリング選択トランジスタであり、
    前記第４トランジスタは第２接地選択トランジスタであることを特徴とする請求項１に記載の不揮発性メモリ装置。
14. 前記第１接地選択トランジスタのゲート及び前記第２接地選択トランジスタのゲートに連結される接地選択ラインと、
    前記第１サブストリング選択トランジスタのゲートに連結される第１サブストリング選択ラインと、
    前記第２サブストリング選択トランジスタのゲートに連結される第２サブストリング選択ラインと、をさらに備えることを特徴とする請求項１３に記載の不揮発性メモリ装置。
15. 請求項１に記載の不揮発性メモリ装置のプログラミング方法において、
    プログラミング対象メモリセルトランジスタをプログラミングするために、
    前記プログラミング対象メモリセルトランジスタが属するメインストリングに備えられる第１及び第２接地選択トランジスタをターンオンさせ、
    前記プログラミング対象メモリセルトランジスタが属するサブストリングに連結されるサブストリング選択トランジスタをターンオンさせ、前記プログラミング対象メモリセルトランジスタが属していないサブストリングに連結されるサブストリング選択トランジスタをターンオフさせることを特徴とする不揮発性メモリ装置のプログラミング方法。
16. 前記プログラミング対象メモリセルトランジスタが属するメインストリング以外の残りのメインストリングに対するプログラミングを禁止するために、
    前記残りのメインストリングに備えられる第１及び第２接地選択トランジスタをターンオフさせることを特徴とする請求項１５に記載の不揮発性メモリ装置のプログラミング方法。
17. 前記電荷供給ラインに接地電圧を印加することを特徴とする請求項１５に記載の不揮発性メモリ装置のプログラミング方法。
18. 前記プログラミングモードで、
    前記プログラミング対象メモリセルトランジスタにプログラミング電圧を印加し、残りのメモリセルトランジスタにパス電圧を印加し、
    前記パス電圧は、前記メモリセルトランジスタをターンオンさせる電圧であり、前記プログラミング電圧は、前記パス電圧より高い電圧であることを特徴とする請求項１５に記載の不揮発性メモリ装置のプログラミング方法。
19. 前記プログラミング対象メモリセルトランジスタと前記第１または第２接地選択トランジスタとの間に位置しないメモリセルトランジスタには、接地電圧を印加するか、フローティングさせることを特徴とする請求項１８に記載の不揮発性メモリ装置のプログラミング方法。
20. 請求項１に記載の不揮発性メモリ装置の読み出し方法において、
    読み出し対象メモリセルトランジスタが属するメインストリングに備えられる第１及び第２接地選択トランジスタをターンオンさせ、
    読み出し対象メモリセルトランジスタが属するサブストリングに連結されるサブストリング選択トランジスタをターンオンさせ、前記読み出し対象メモリセルトランジスタが属していないサブストリングに連結されるサブストリング選択トランジスタをターンオフさせることを特徴とする不揮発性メモリ装置の読み出し方法。
21. 前記電荷供給ラインに接地電圧を印加することを特徴とする請求項２０に記載の不揮発性メモリ装置の読み出し方法。
22. 前記読み出し対象メモリセルトランジスタに読み出し電圧を印加し、残りのメモリセルトランジスタにパス電圧を印加し、
    前記パス電圧は、前記メモリセルトランジスタをターンオンさせる電圧であり、前記読み出し電圧は、前記読み出し対象メモリセルトランジスタのしきい電圧レベルによって前記読み出し対象メモリセルトランジスタをターンオンまたはターンオフさせる電圧であることを特徴とする請求項２０に記載の不揮発性メモリ装置の読み出し方法。

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