KR960006722B1 - 낸드형 쎌구조를 가지는 불휘발성 반도체집적회로 - Google Patents
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Abstract
내용 없음
Description
제1도는 종래의 낸드쎌 구조를 가지는 쎌어레이의 일 실시구성을 간략하게 보여주는 회로도.
제2도는 종래의 낸드쎌 구조를 가지는 쎌어레이의 다른 실시 구성을 간략하게 보여주는 회로도.
제3도는 제3a도와 제3b도로 구성되며, 제3a도는 본 발명에 의한 낸드쎌 구조를 가지는 쎌어레이의 일실시예를 보여주는 회로도이고, 제3b도는 제3a도의 레이아웃을 보여주는 평면도.
제4도는 제4a도와 제4b도로 구성되며, 제4a도는 본 발명에 의한 낸드쎌 구조를 가지는 쎌어레이의 다른실시예를 보여주는 회로도이고, 제4b도는 제4a도외 레이아웃을 보여주는 평면도.
제5도는 제3도와 제4도에 적용되어질 수 있는 열디코오더의 실시예.
* 도면의 주요부분에 대한 부호의 설명
SS0-SS3 : 스트링선택신호 W/L0-W/Ln : 워드라인
B/L0,B/L1 : 비트라인 GSS,GS0,GS1 : 접지선택신호.
본 발명은 불휘발성 반도체집적회로에 관한 것으로, 특히 메모리쎌의 구조가 낸드(NAND)형으로 이루어지는 불휘발성 반도체집적회로에 관한 것이다.
예를 들어 EEPROM이나 Mask ROM과 같은 불휘발성 반도체집적회로의 경우에는 메모리쎌들의 구조가 크게 노아(NOR)형과 낸드형이라는 2가지 형태로 분류되어진다. 이중에서도 특히 낸드형으로 이루어지는메모리쎌 구조는 쎌당 선택트랜지스터의 갯수와 비트라인과의 접속개구(contact hole)들의 갯수를 줄일 수있는 잇점이 있기 때문에 근래애 와서의 대부분의 불휘발성 반도체집적회로에 사용되고 있는 추세이다. 이러한 낸드형의 메모리쎌 구성은 다수의 단위(unit) 메모리스트링으로 이루어지며, 각각의 단위메모리스트링은 소정의 데이타를 저장하는 메모리쎌트랜지스터와 소정의 메모리쎌트랜지스터가 속한 단위메모리스트링을 선택하기 위한 스트링선택수단을 가지게 되는데, 이와 관련하여 1979년 2월 27일자로 특허등록된 미합중국특허 4,142,176호는 스트링선택수단과 낸드형의 메모리쎌트랜지스터가 서로 직렬연결되어 구성되는 쎌어레이를 가지는 불휘발성 반도체집적회로를 개시하고 있다. 상기의 특허에 도시된 바와 같이 쎌어레이를 구성하는 다수개의 단위메모리스트링은, 메모리스트링을 선택하기 위한 스트링선택트랜지스터와 데이타를 저장하는 다수개의 직렬연결된 메모리쎌트랜지스터가 서로 직렬로 연결되고 이들의 양쪽끝단에는 소오스전원과 비트라인이 각각 연결되어 있다. 이러한 구성에서는 소정의 데이타액세스동작시에, 비트라인에 전압이 공급되고 스트링선택트랜지스터의 선택동작에 의해 소정의 선택된 메모리스트링에 존재하는 메모리쎌트랜지스터가 선택되어 데이타액세스동작이 이루어진다.이러한 방식은 낸드형 메모리쎌 구조를 가지는 일반적인 단순한 구조로서, 하나의 단위메모리스트링이 하나의 비트라인과 접속되는 바 각 비트라인의 피치(pitch)문제등에 의해 회로의 고집적화에 부적합한 구성으로 된다.
이러한 문제를 해결하기 위하여 제시된 구성이 제1도에 도시된 바와 같이 하나의 비트라인에 2개의 단위메모리스트링이 접속되는 구성으로서, 이러한 구성은 일본국 특개평 2-65170(l990.3.15)호 등에 개시된바 있다. 도시된 바와 같이 그 구성은 칩내의 열디코오더(column decoder)에 의해 선택되는 비트라인(B/L)에 2개의 평행한 단위메모리스트링이 연결되어 있는데, 이 메모리스트링에 소정의 행디코오더(rowdecoder)에 의해 선택되는 스트링선택트랜지스터(MS10A, MS11A , MS20A, MS21A)와 워드라인(W/L0,…,W/Ln)에 의해 구동되는 n개의 메모리쎌트랜지스터(M10A,…,MAnA: M20A,···,M2nA)가 서로 직렬로 연결되어 있다. 제1도의 구성에서 하나의 단위메모리스트링에 2개의 스트링선택트랜지스터가 연결되는이유는 하나의 비트라인에 2개의 단위메모리스트링이 동시에 선택되는 바, 이들을 각각 독립적으로 선택하기 위함임은 주지의 사실이다. 이러한 구성에서 통상의 데이타의 독출 또는 서입동작의 경우, 칩에 입력되는 어드레스에 의한 2개의 스트링선택트랜지스터중 선택된 1개의 스트링선택트랜지스터만이 논리 "하이(H)"상태로 되고 동시에 워드라인 W/L0,···,W/Ln중에서 선택원 한개의 신호만이 논리 "로우(L)"로 된다. 예를 들어서 칩에 입력된 어드레스를 디코오딩한 결과 SS0, W/L0신호가 선택되었다면, SS0은 "하이"SS1은 "로우"로 되고, W/L0은 "로우" 그외의 워드라인은 "하이"로 입력된다. 이때 메모리스트링을 구성하는 스트링선택트랜지스터 MS10A는 통상의 양(+)의 문턱전압(threshold voltage)을 가지는 인핸스먼트(enhancement)트랜지스터 이고, 스트링선택트랜지스터 MS11A는 통상의 음(-)의 문턱전압을 가지는 디플리션(depletion) 트랜지스터로 구성된다.
그리고 메모리쎌트랜지스터들은 프로그램상태에 따라 인핸스먼트트랜지스터 또는 디플리션트랜지스터로 구성되어진다. 그래서 상기의 디코오딩조건에 따르면 스트링선택트랜지스터 MS10A, MS11A, MS20A는 도통(turn-on) 되고, 스트링선택트랜지스터 MS21A는 비도통(turn-off) 하게 된다. 따라서 비트라인 B/L0은 접속점 A와 전기적으로 연결되어 있으며, 접속점 B와는 스트링선택트랜지스터 MS21A에 의하여 절연상태로 된다. 이러한 디코오딩조건에 의하면 메모리쎌트랜지스터 M1nA는 프로그램상태에 관계없이 도통상태에 있으며, 접지(ground)접속점인 C와의 접속여부는 워드라인 W/L0에 게이트가 접속되는 메모리쎌트랜지스터 M10A의 문턱전압에 달려있다. 즉, Ml0A이 디플리션트랜지스터일 경우에는 비트라인 B/L0와 접지접속점 C와의 사이에는 전기적연결이 이루어지여, 반대로 M10A이 인핸스먼트트랜지스터일 경우에는 비트라인 B/L0와 접지접속점 C와의 사이에는 전기적연결이 이루어지지 못한다. 이와 같은 방법으로 소정의 메모리쎌의 선택이 이루어지며, 선택된 메모리쎌의 전압은 통상적으로 비트라인에 접속된 센스앰프(senseamplifier)(도시되지 않음)에 의해 판독이 이루어진다. 한편 제1도의 구성을 가지는 반도체집적회로의 경우에는 칩의 대기상태(stand-by)시에 워드라인 W/L0,···,W/Ln의 전압레벨이 "하이"로 되는 바, 이 인가전압에 의한 스트레스(stress)에 의하거나, 또는 제조공정상의 결함(defect)등의 이유에 의하여 메모리쎌트랜지스터의 게이트막의 파괴가능성이 높아지게 된다. 이러한 문제는 특히 메모리쎌의 크기가 점점 더 작아지는 초고집적 반도체집적회로의 경우 그 가능성이 점점 더 커지게 된다.
한편 이와같이 메모리쎌트랜지스터의 결함이 발생될시에 예를 들어 ECC(error correcting code)회로에 의해 상기의 결함이 발생한 메모리쎌트랜지스터의 결함을 구제하여도, 게이트막의 파괴에 의하여 대기상태시에 파괴된 게이트막에 인가되는 워드라인전압으로부터 접지접속점으로 전류경로(current path)가 형성되어 불필요한 전류소모가 증대되는 문제점이 발생된다.
이러한 문제를 해결하기 위하여 종래에 제시된 또다른 낸드쎌 구조를 가지는 불휘발성 반도체집적회로의 메모리쎌 구조가 제2도에 도시되어 있다. 제2도에 도시된 낸드쎌 구조는 1991년 4월 24일자로 대한민국에 기출원된 특허출원번호 '1991-6569'호에 개시되어 있는 구성이다. 제2도의 구성상 특징은 제1도의 구성에 비하여 각 메모리스트링마다 소정의 디코오딩신호로서의 접지선택신호(GSS)의 제어를 받는 스위칭수단(MG1B,MG2B,…)이 더 구비되는데, 이 스위칭수단(MG1B,MG2B,…)에 의해 각 메모리스트링이 접지접속점과 선택적으로 전기적인 연결이 이루어진다는 것이다. 즉, 제2도의 구성은 메모리소자의 대기시 전류불량의 구제장치로서의 스위칭수단(MG1B,MG2B,···)에 관한 것으로, 워드라인(W/L0,…,W/Ln)과 비트라인(B/L0,B/L1,·‥) 및 제1,제2스트링선택신호(SS1B,SS2B)에 의해 선택된 트랜지스터가 대기시 접지접속점으로의 전류경로를 형성하여도 집지선택신호(GSS)에 의해 스위칭트랜지스터(MG1B,MG2B,…)가 도통 또는 비도통하므로, 대기시에는 스위칭트랜지스터(MG1B,MG2B, ··)를 비도통시키고 리드동작시에는 필요에 따라 도통상태로 되게 하면 칩의 대기시 트랜지스터의 게이트막의 절연파괴로 인한 전류증가의 문제가 해결된다. 여기서 접지선택신호(GSS)는 제2도의 구성에는 도시되지는 않았지만 행디코오더의 디코오딩동작에 의해 발생되는 것으로, 이는 메모리쎌트랜지스터의 선택동작시에는 "하이"로 공급되고, 대기시를 포함한 그외에는 "로우"로 공급되는 신호이다.
그러나 이와 같은 구성하에서 반도체집적회로가 점점 초고집적화할수록 칩의 기판상면부위에 형성되어 비트라인으토 되는 메탈선간의 선폭이 극히 미세화됨에 따라 제조공정시에 입자(particle)등에 의한 브리지(bridge)현상의 발생빈도가 높아지게 되며, 또한 메탈간의 브러지현상이 발생시에 이를 구제할 수 없게 된다. 이는 또한 향후 64M(mega:106) 또는 128M급의 반도체집적회로에서는 제 2도와 같은 구성은 칩의 구현에 있어서 비트라인은 통상적으로 금속(metal)으로 형성되는 바 고집적화를 위한 제조공정 뿐만 아니라 디자인-룰(design-rule)의 설계에 있어서 커다란 장애요소로 대두된다.
따라서 본 발명의 목적은 칩의 초고집적화에 적합한 신뢰성 있는 불휘발성 반도체집적회로를 제공함에 있다.
본 발명의 다른 목적은 칩의 고집적화에 적합한 저전력 불휘발성 반도체집적회로를 제공함에 있다.
본 발명의 또다른 목적은 칩의 초고집적시에도 메탈간의 브리지현상이 방지되는 불휘발성 반도체집적회로를 제공함에 있다.
본 발명의 또다른 목적은 칩의 대기시 불필요한 전류소비가 방지되는 낸드쎌 어레이 구조를 가지는 뷸휘발성 반도체집적회로를 제공함에 있다.
본 발명의 또다른 목적은 디자인룰을 용이하게 하는 낸드쎌 어레이 구조를 가지는 불휘발성 반도체집적회로를 제공함에 있다.
본 발명의 또다른 목적은 쎌트랜지스터의 게이트막 파괴에 의한 대기시 전류소비가 방지되고, 칩의 초고집적화를 용이하게 하는 낸드쎌 어레이 구조를 가지는 불휘발성 반도체집적회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명은 채널이 서로 직렬로 연결되는 다수개의 메모리쎌이 하나의 단위메모리스트링을 구성하고, 이러한 단위메모리스트링이 행과 열방향으로 각각 다수개로 모여서 쎌어레이를 구성하는 불휘발성 반도체집적회로에 있어서, 상기 단위 메모리스트링의 일끝단에 직렬연결되고 소정의 스트링선택신호의 제어를 받는 적어도 2개의 스트링선택트랜지스터와, 상기 단위메모리스트링의 타끝단에 직렬연결되고 소정의 접지선택신호의 제어를 받아 스트링선택기능외에도 접지선택기능을 가지는 적어도 2개의 스트링선택 및 접지선택트랜지스터를 각각 적어도 구비하는 불휘발성 반도체집적회로를 향한 것이다. 이와 같은 본 발명에 의한 불휘발성 반도체집적회로에서 하나의 비트라인은 2개의 단위메모리스트링과 또는 4개의 단위메모리스트링과 접속하는 형태로 실시하여 발명의 목적달성 및 효과의 극대화를 실현할 수 있으며, 이는 하나의 비트라인에 접속되는 단위메모리스트링의 갯수는 칩의 집적도 및 당 업계의 기술등을 고려하여 적절하게 실시함이 바람직하다. 한편 본 발명의 구성에서 하나의 단위메모리스트링에 직렬연결되는 적어도 2개 이상의 스트링선택 및 접지선택트랜지스터(이하 후술되는 본 명세서상에서는 설명 및 이해의 용이성을 위해서 '스트링선택 및 접지선택트랜지스터'가 그대로 표기될 것이며, 이는 트랜지스터의 기능이 스트링선택기능외에도 접지기능을 가지는 역할을 한다는 것임을 이해하여야 할 것이다.)가 자기가 속한 임의의 메모리스트링의 완전한 선택기능외에도, 상기 임의의 메모리스트링이 선택되지 않을 시에는 비도통하여 전류경로의 형성을 방지함에 의해 종래기술의 문제점을 효율적으로 해결하게 된다.
이하 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명될 것이다.
제3a도는 본 발명에 의한 낸드쎌 어레이구조를 가지는 불휘발성 반도체집적회로의 쎌어레이 구성을 간략하게 보여주는 일 실시예이다. 도시된 구성에서 예측되어지는 바와 같이 본 발명에 의한 불휘발성 반도체집적회로의 쎌어레이의 구성상의 특징은 하나의 메모리스트링의 구성이 제1스트링선택트랜지스터와 메모리쎌트랜지스터와 제2스트링선택트랜지스터가 서로 직렬로 접속되어 있는 점에 있다. 이때 제1 및 제2스트링선택트랜지스터중 어느 하나는 스트링선택신호에 의해서 제어되지 않고 접지신호에 의해서 제어되어, 스트링선택기능 뿐만 아니라 임의의 메모리쎌트랜지스터의 게이트막 파괴의 발생에 의한 전류경로의 형성을 허용하지 않게 하는 기능까지 포함한다.
본 발명에 의한 제3a도의 구성을 상세히 설명하면 다음과 같다. 제3a도의 구성은 2개의 메모리스트링이하나의 비트라인을 공유하는 구성으로, 낸드구조로 이루어지는 각 메모리스트링은 각각 직렬접속되는 메모리쎌트랜지스터의 양쪽에 스트링선택트랜지스터가 각각 연이어서 직렬로 접속되는 것이다. 즉, 제1메모리스트링에는 스트링선택신호 SS0의 제어를 받는 스트링선택트랜지스터 MS10C과, 스트링선택신호 SS1의 제어를 받는 스트링선택트랜지스터 MS11C와, 워드라인 W/L0,···,W/Ln의 제어를 받는 메모리쎌트랜지스터M10C,···,M1nC와, 접지선택신호 GS0의 제어를 받는 스트링선택 및 접지선택트랜지스터 MG10C와, 접지선택신호 SG1의 제어를 받는 스트링선택 및 접지선택트랜지스터 MG11C가 각각 순차적으로 직렬로 접속되어 있다. 그리고 그외의 메모리스트링도 제1메모리스트링과 동일하게 그 구성이 이루어진다.
그래서 도시된 바와 같이 하나의 메모리스트링에는 n개의 메모리쎌트랜지스터와 이 n개의 메모리쎌트랜지스터의 양쪽에 각각 2개씩의 스트링선택트랜지스터가 직렬로 연결되어 있게 된다. 이때 제3a도의 구성에서 스트링선택 및 접지선택트랜지스터의 제어단자와 연결하는 접지선택신호 GS0,GS1를 칩의 동작상태에 따라 적절하게 그 전압레벨을 결정하므로서, 예를 들어 대기시 상기 스트링선택신호 GS0,GS1을 접지레벨의 신호로 공급하여 제1 및 제 2 메모리스트링의 MG10C 및 MG20C 트랜지스터와 제3 및 제 4 메모리스트링의 MG31C, 및 MG41C 트랜지스터를 각각 비도통하게 하므로서, 예를 들어 제1 내지 제4메모리스트링중에 존재하는 임의의 메모리쎌트랜지스터의 게이트막이 파괴되어도 이로인한 대기시 전류경로의 형성을 방지한다. 따라서 종래에 문제시되었던 대기시 불필요한 전류소비가 방지된다. 한편 제3a도와 같은 구성을 실현할 시에 각 트랜지스터의 실시에 있어서 스트링선택트랜지스터는 하나의 메모리스트링에 하나의 디클리션형트랜지스터와 인핸스먼트형트랜지스터로구성하고, 메모리쎌트랜지스터는프로그램에 따라 인핸스먼트형또는 디플리션형 트랜지스터로 구성하고, 접지선택 및 스토링선택트랜지스터는 하나의 메모리스트링에 하나외 디플리션형트랜지스터와 하나의 인핸스먼트형트랜지스터로 이루어진다. 이때 스트링선택트랜지스터와 스트링선택 및 접지선택트랜지스터에서 각각 디플리션형트랜지스터와 인핸스먼트형트랜지스터가 하나씩으로구성되는데, 이의 순서는 그 제어신호의 인가를 고려하여 적절하게 실시할 수 있다. 한편, 제3a도와 같은구성은 제3b도와 같이 레이-아웃되어질 수 있다. 도시된 바와 같이 통상적으로 금속(metal)으로 형성되는 비트라인상에 스트링선택트랜지스터와 메모리쎌트랜지스터와 스트링선택 및 접지선택트랜지스터가 서로 직렬로 존재하는 바, 이들을 각각 제어하기 위한 제어신호로 스트링선택신호 SS0, SS1과 워드라인 W/L0,…,W/Ln과 접지선택신호 GS0, GS1가 각각 상기 각 트랜지스터들에 상응하게 인가되도록 각 제어신호와 각 트랜지스터의 교차지점에서 접속(contact)이 이루어진다. 그리고 제3b도의 구성에서 검은색으로 처리된 비트라인접속부는 제3a도의 각 메모리스트링이 열방향외에도 행방향으로 각각 다수개로 형성되는 바, 그 각각의 메모리스트링에 비트라인을 접속하기 위해 해당접속이 이루어지는 부분이다.
제4a도는 본 발명에 의한 낸드쎌어레이를 가지는 반도체집적 4로의 다른 실시예를 간략하게 보여주는 회로도이다. 도시된 구성에서 알 수 있는 바와 같이 제4a도의 구성은 제3a도의 구성에서 하나의 비트라인에 2개의 메모리스트링이 접속되는 것과는 달리 하나의 비트라인에 4개의 메모리스트링이 접속된 구성이다. 이와 같은 구성은 칩 내에 구성되는 각 비트라인사이의 피치를 보다 넓게 하기 위한 구성으로 칩의 설계 및 그 제조공정을 용이하게 할 수 있다. 그 구성을 상세히 설명하면 다음과 같다. 제4a도의 각 메모리스트링의 구조는 제3a도의 구성과 같이 스트링선택트랜지스터와 메모리쎌트랜지스터와 스트링선택 및 접지선택트랜지스터의 순서로 직렬연결되는 구성으로 이루어진다. 즉, 워드라인 W/L0,··,W/Ln의 제어를 받는 직렬연결된 메모리쎌트랜지스터 M10D,···,M1nD의 양쪽에 스트링선택신호 SS0, SS1의 제어를 받는 스트링선택트랜지스터 MS10D, MS11D와 접지선택신호 GS0, GS1의 제어를 받는 스트링선택 및 접지선택트랜지스터 MG10D, MG11D가 직렬연결되어 있는 구성이다. 그리고 각 메모리스트링(제4a도에서는 4개의 메모리스트링만 도시되어 있음)의 각 채널을 하나의 비트라인에 공통으로 접속되어 있다.
한편 제4a도와 같은 구성을 실현할 시에 각 트랜지스터의 실시예에 있어서 스트링선택트랜지스터는 하나의 메모리스트링에 하나의 디플리션형트랜지스터와 인핸스먼트형트랜지스터로 구성하고, 메모모리쎌트랜지스터는 모두 인핸스먼트형트랜지스터로 구성하고, 접지선택 및 스트링선택트랜치스터는 하나의 메모리스트링에 하나의 디플리션형트랜지스터와 하나의 인핸스먼트형트랜지스터로 이루어진다. 이때 스트링선택트랜지스터와 스트링선택 및 접지선택트랜지스터에서 각각 디플리션형트랜지스터와 인핸스먼트헝트랜지스터가 하나씩으로 구성되는데, 이의 순서는 그 제어신호의 인가를 고려하여 적절하게 실시할 수 있다. 이와 같은 구성하에서는 예를 들어 임의의 메모리쎌의 게이트막의 파괴에 따른 대기시 불필요한 전류경로의 발생이 스트링선택 및 접지선택트랜지스터에 의해 방지되는 바, 저전력 불휘발성 반도체집적회로를 실현할 수 있다. 또한 4개의 메모리스트링이 하나의 비트라인에 공통으로 접속되어 칩 내에 구현되는 각 비트라인간의 피치가 제3a도의 구성보다 2배의 여유를 가지게 되는 잇점이 발생되는 바, 비트라인의 간격의 미세화에 따른 쇼트문제가 해결되고 동시에 초고집적 반도체집적회로의 설계 및 그 제조공정이 용이해진다.
한편 이와 같은 회로구성을 레이-아웃할시에는 4b도와 같은 형태로 실시되어질 수 있다. 즉, 하나의 비트리인에 4개의 메모리스트링이 공동으로 접속되는 바, 서로 이웃하는 비트라인간의 피치에 여유가 생겨서 레이-아웃의 용이성이 향상되며 제조공정상에서 발생할 수 있는 금속의 브리지 형상도 방지할 수 있다.
제5도는 제3a도 및 제4a도의 제어신호인 SS0, SS1, W/L0-W/Ln, GS0, GS1를 디코오딩하여 출력하는 행(row)디코더의 실시예이다. 도시된 구성에서 메모리스트링은 제5도에 도시된 것외에도 행과 열(column) 방향으로 집적도에 따라 각각 다수개로 구비된다. 제5도의 구성에서 점선블럭으로 표시된 것이 본 발명의 실시에에 따른 행디코오더이며, 제5도에서는 2개의 행디코오더가 도시되어 있다. 한편 제5도의 구성에서 입력신호로 연결되는 GS0, GS1과 S0,…,Sn과 SS0,…,SS3신호는 제5도에서는 도시되지 않은 소정의 프리디코오더(pre-decoder)의 출력신호로서, 이러한 프리디코오더의 회로구성 및 어드레싱(addressing)에 대하여는 1992년 10읠 30일자로 대한민국에 기 출원한 특허출원번호 '1991-20209'호에 개시되어 있다. 이러한 프리디코오더의 출력신호가 제5도의 행디코오더에 입력되고, 또한 외부어드레스의 조합에 의한 P.Q R신호가 노아게이트(12A)에 입력되면, 이 P.Q.신호의 디코오딩에 따라 소정의 스트링선택신호와 워드라인과 접지선택신호가 각각 선택되는 바, 스트링선택신호는 선택동작시에 "하이"로, 워드라인은 선택시에 "로우"로 공급되어 소정의 메모리쎌을 선택하게 된다.
그리고 접지선택신호는 메모리스트링이 선택될시에만 "하이"로 공급되고, 그외는 "로우"로 공급된다. 한편 제5도의 구성에서 각각의 디플리션형 트랜지스터는 프리차아지수단으로서, 이는 1989년 11월 13일자로내한민국에 기출원된 특허출원번호 "1989-16428"호에 개시된 바와 같은 공지의 기술이다.
제3a도 내지 제5도를 참조하여 소정의 데이타 액세스에 대한 설명을 하면 다음과 같다. 제5도의 구성에서 알 수 있는 바와 같이 접지선택신호인 GS0과 GS1은 비트라인을 선택하기 위하여 사용하는 어드레스와 동일한 어드레스로부터 인에이블된다. 그래서 제3a도에서 비트라인 B/L0가 선택시에 GS0은 "하이"GS1은 "로우"이며, 비트라인 B/L1이 선택시에 GS0은 "로우" GS1은 "하이"로 되고, 비선택시나 또는 대기시에 GS0과 GS1은 각각 "로우"가 된다. 이때 스트링선택 및 접지선택트랜지스터 MG11CM, MG21C,MG30C, MG40C은 각각 디플리션트랜지스터이고, MG10C, MG20C, MG31C, MG41C는 각각 인핸스먼트트랜지스터로 구성되는 바, 상기한 바와 같은 GS0과 GS1신호인가시에 적절히 대응동작을 수행하게 된다. 즉, 비트라인 B/L0선택시에는 스트링선택 및 접지선택트랜지스터 MG31C와 MG41C가 비도통되어 비트라인 B/L1과 접지만과의 전류경로의 형성을 차단하게 된다. 또한 비트라인 B/L1선택시에는 스트링선택 및접지선택트랜지스터 MG10C와 MG20C가 비도통되어 비트라인 B/L0과 접지단과의 전류 경로의 형성을 차단하게 된다. 이러한 디코오딩방법은 제4a도의 경우에도 동일하게 적용된다.
전술한 제3a도와 제4a도와 제5도의 구성은 본 발명의 기술적사상에 입각하여 실현한 최적의 실시예이지만, 이는 각 신호들의 로직 및 칩의 집적도등을 고려하여 다르게 실시되어질 수 있음은 자명한 사실이다. 본 발명의 실시예에 개시된 스트링선택트랜지스터와 스트링선택 및 접지선택트랜지스터를 구성하는 트랜지스터형은 제어신호를 고려하여 디플리션형과 인핸스먼트형으로 선택적으로 적절하게 실시할 수 있다. 또한 본 발명에서는 하나의 비트라인이 2개의 단위메모리스트링과 접속하는 형태와, 4개의 단위메모리스트링과 접속하는 형태를 보여주고 있지만, 이는 하나의 비트라인이 다른 수개의 단위메모리스트링과 접속하는 형태로 실시될 수 있다. 또한 제3a도와 제4a도에 도시된 쎌어레이구성의 동작을 위한 행디코오더인 제5도의 구성은 보다 개량된 행디코오더로 실시하여 그 효과를 상승시킬 수 있다.
상술한 바와 같이 본 발명은 낸드구조의 메모리쎌트랜지스터를 가지는 불화발성 반도체집적회로 쎌어레이구성이 스트링선택수단과 스트링선택 및 접지선택수단사이에 직렬로 형성되는 구조를 실현하므로서, 대기시 불필요한 전류소모를 방지하여 저전력 반도체집적회로를 실현할 수 있고, 또한 메탈간의 브리지현상이 발생을 최대한 억제하고 만일 브리지현상이 발생되어도 이를 용이하게 ECC회로에 외해서 구제할 수 있다. 이로부터 본 발명에 의한 낸드쎌 구조를 가지는 불휘발성 반도체집적회로는 향후 64M나 256M급의 초고집적 불휘발성 반도체집적회로의 성능향상에 크게 기여할 것이다.
Claims (12)
- 채널이 서로 직렬로 연결되는 다수개의 메모리쎌이 하나의 단위메모리스트링을 구성하고, 이러한 단위메모리스트링이 행과 열방향으토 각각 다수개로 모여서 쎌어레이를 구성하는 불휘발성 반도체집적회로에 있어서, 상기 단위메모리스트링의 일끝단에 직렬연결되고 소정의 스트링선택신호의 제어를 받는 적어도 2개의 스트링선택트랜지스터와, 상기 단위메모리스트링의 타끝단에 직렬연결되고 소정의 집지선택신호의 제어를 받아 스토링선택기능외에도 접지선택기능을 가지는 적어도 2개의 스트링선택 및 접지선택트랜지스터를 각각 구비함을 특징으로 하는 불휘발성 반도체집적회로.
- 제1항에 있어서, 상기 적어도 2개 이상의 스트링선택트랜지스터가, 디플리션형트랜지스터와 인핸스먼트형트랜지스터를 포항함을 특징으로 하는 불휘발성 반도체집적회로.
- 제1항에 있어서, 상기 적어도 2개 이상의 접지선택트랜지스터가 디플리션형트랜지스터와 인핸스먼트형트랜지스터를 포항함을 특징으로 하는 불휘발성 반도체집적회로.
- 제1항에 있어서, 상기 스트링선택신호와 접지선택신호는 소정의 행디코오더에서 출력되는 신호임을 특징으로 하는 불휘발성 반도체집적회로.
- 채널이 서로 직렬로 연결되는 다수개의 메모리쎌이 하나의 단위메모리스트링을 구성하고, 이러한 단위메모리스트링이 행과 열 방향으로 각각 다수개로 모여서 쎌어레이를 구성하는 불휘발성 반도체집적회로에 있어서, 상기 다수개의 단위메모리스트링중 2개씩의 단위메모리스트링에 하나씩 접속하는 비트라인과, 상기 단위메모리스트링의 일끝단에 직렬연결되고 소정의 스트링선택신호의 제어를 받는 적어도 2개의 스트링선택트랜지스터와, 상기 단위메모리스트링의 타끝단에 직렬연결되고 소정의 접지선택신호의 제어를 받아 스트링선택기능외에도 접지선택기능을 가지는 적어도 2개의 스트링선택 및 접지선택트랜지스터를 구비함을 특징으로 하는 불휘발성 반도체집적회로.
- 제5항에 있어서, 상기 적어도 2개 이상의 스트링선택트랜지스터가, 디플리션형트랜지스터와 인핸스먼트형트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체집적회로.
- 제5항에 있어서, 상기 적어도 2개 이상의 접지선택트랜지스터가, 디플리션형트랜지스더와 인핸스먼트형트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체집적회로.
- 제5항에 있어서, 상기 스트링선택신호와 접지선택신호는 소정의 행디코오더에서 출력되는 신호임을 특징으로 하는 불휘발성 반도체집적회로.
- 채널이 서로 직렬로 연결되는 다수개의 메모리쎌이 하나의 단위메모리스트링을 구성하고, 이러한 단위메모리스트링이 행과 열방향으로 각각 다수개로 모여서 쎌어레이를 구성하는 불휘발성 반도체집적회로에 있어서, 상기 다수개의 단위메모리스트링중 적어도 4개씩의 단위메모리스트링에 하나씩 접속하는 비트라인과, 상기 단위메모리스트링의 일끝단에 직렬연결되고, 소정의 스트링선택신호의 제어를 받는 적어도 2개의 스트링선택트랜지스터와, 상기 단위메모리스트링의 타끝단에 직렬연결되고 소정의 접지선택신호의 제어를 받아 스트링선택기능외에도 접지선택기능을 가지는 적어도 2개의 스트링선택 및 접지선택트랜지스터를 구비함을 특징으로 하는 불휘발성 반도체집적회로.
- 제9항에 있어서, 상기 적어도 2개 이상의 스트링선택트랜지스터가, 디플리션형트랜지스터와 인핸스먼트형트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체집적회로.
- 제9항에 있어서, 상기 적어도 2개 이상의 접지선택트랜지스터가, 디플리션형트랜지스터와 인핸스먼트형트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체집적회로.
- 제9항에 있어서, 상기 스트링선택신호와 접지선택신호는 소정의 행디코오더에서 출력되는 신호임을 특징으로 하는 불휘발성 반도체집적회로.
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Legal Events
| Date | Code | Title | Description |
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
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