KR0140350B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치

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KR0140350B1
KR0140350B1 KR1019940023756A KR19940023750A KR0140350B1 KR 0140350 B1 KR0140350 B1 KR 0140350B1 KR 1019940023756 A KR1019940023756 A KR 1019940023756A KR 19940023750 A KR19940023750 A KR 19940023750A KR 0140350 B1 KR0140350 B1 KR 0140350B1
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도시하루 오까모또
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세끼모또 다다히로
니뽄 덴끼 가부시끼 가이샤
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Abstract

본 발명의 목적은 용장 회로의 규모를 증가시킴으로써 반도체 기억 장치의 (제조) 생산성을 향상시키는 것이다. 반도체 기억 장치(1)는 6개의 퓨즈 회로 및 각기 제1 내지 제6 프리-로우 라인을 통해 6개의 퓨즈 회로와 1 대 1 대응관계로 연결된 6개의 로우 프리-디코더를 포함하고, 6개의 퓨즈 회로 중 하나가 6개의 로우 프리-디코더에 의해 선택되며, 용장 스위칭 정보가 각각의 퓨즈 회로에 기입된다는 점에서 종래의 반도체 기억 장치와 상이하다.

Description

반도체 기억 장치
제1도는 비휘발성 트랜지스터로 구성된 메모리 셀을 갖는 종래의 반도체 기억 장치의 일예를 도시한 블럭도.
제2도는 본 발명의 반도체 기억 장치의 실시예의 구성을 도시한 블럭도.
제3도는 제2도에 도시된 퓨즈 회로의 구성의 일예를 도시한 블럭도.
제4도는 제2도에 도시된 용장 스위칭 제어 회로의 구성의 일예를 설명하기 위한 용장 스위칭 제어 회로 블럭을 도시한 블럭도.
제5도는 제2도에 도시된 퓨즈 회로의 구성의 또다른 일예를 도시한 블럭도.
제6도는 메모리 셀 블럭에서 불량 메모리 셀을 포함하고 있는 컬럼 라인 메모리 셀이 컬럼 라인 예비 메모리 셀 블럭의 컬럼 라인 예비 메모리 셀로 대체되는 일실시예의 구성을 도시한 블럭도.
* 도면의 주요 부분에 대한 부호의 설명
1:반도체 기억 장치 16:용장 스위칭 제어 회로
19:퓨즈 회로용 기입 전압원 회로 60:용장 스위칭 제어 회로 블럭
181내지 186:퓨즈 회로 201, 202:메모리 셀 블럭
211, 212:예비 메모리 셀 블럭
[발명의 분야]
본 발명은 반도체 기억 장치에 관한 것으로, 특히 비휘발성 트랜지스터로 형성된 메모리 셀을 갖는 반도체 기억 장치에 관한 것이다.
[종래 기술의 설명]
반도체 기억 장치(반도체 메모리)의 생산성에서 고효율화를 달성하기 위하여, 칩제조의 양품률을 향상시키는 것은 중요하다. 그러나, 근래에 미세 가공 기술의 진보의 결과로 반도체 메모리의 용량이 증가할수록 먼지나 또는 그와 유사한 외부 요인에 의해 초래되는 패턴 결함 역시 점차 증가되고, 그 결과, 다수의 불량 메모리 셀이 메모리 셀 블럭내에서 발생되거나, 로우 라인 또는 컬럼 라인이 패턴 결합에 의해 절연 및 단락됨으로써 많은 칩들이 불량한 것으로 선별되고 있다. 그러므로 칩 제조시 양품률 향상에 의한 생산성 증가의 가능성은 그 한계에 도달하고 있다. 여기에서, 용장 구제 방법(redundancy relief method)이 불량 칩을 양품으로 변화시키는 수단으로서 흔히 이용된다. 이 방법에 따르면, 예비 메모리 셀셀 용장 제어 회로가 칩내에 제공되고, 불량 메모리 셀은 예비 메모리 셀로 교체될 것이다.
용장 구제 방법은, 예컨대 컬럼 라인용 예비 메모리 셀, 로우 라인용 예비 메모리 셀, 컬럼 라인 용장 스위칭 정보용 퓨즈 회로, 로우 라인 용장 스위칭 정보용 퓨즈 회로, 및 용장 스위칭 제어 회로가 제공되고, 용장 스위칭 정보는 사전에 퓨즈 회로에 기억되는 방법이다. 불량 메모리 셀은 용장 스위칭 정보에 따라 컬럼 라인 예비 메모리 셀 또는 로우 라인 예비 메모리 셀과 교체된다.
DRAM 또는 SRAM과 같은 휘발성 메모리 집적회로에서 다결정 실리콘은 흔히 퓨즈 회로를 구성하는 퓨즈 소자로 사용된다. 이 경우, 칩의 검사 단계는 장시간을 필요로 하는데, 이것은 용장 스위칭 정보를 기억시키기 위해 레이저등의 수단을 이용하여 다결정 실리콘을 융합시키는 단계가 퓨즈 소자를 패키지에 봉입하기 전에 요구되기 때문이다. 이와 반대로, 비휘발성 메모리 집적회로인 EPROM이나 플래쉬 메모리에서는 메모리 셀이 전기적 기입가능 비휘발성 트랜지스터로 구성된다. 또한, 퓨즈 회로도 비휘발성 트랜지스터로 구성된 퓨즈소자를 이용하여 구성될 수 있다. 용장 스위칭 정보는 퓨즈 회로에 전기적으로 기입될 수 있으므로, 퓨즈 회로는 불량 칩에 대응하는 용장 스위칭 구제 대책에 용이하게 사용될 수 있다. 그러나, 퓨즈 회로, 퓨즈 회로용 기입 전압원 회로 및 퓨즈 회로용 기입 제어회로가 필요하게 되므로 이러한 주변회로에 의해 점유되는 면적이 커지게 된다.
게다가, 근래에는 CPU 용량의 증가와 함께, 멀티비트 출력 구성의 반도체 메모리 집적 회로에 대한 요구가 증가하고 있고, 이 멀티비트 출력 구성에 대응하여 대규모 용장 스위칭 구성이 도입되어야 한다. 이것은 주변 회로에 의한 점유 면적의 증가를 초래하여 결과적으로 칩의 크기를 증가시킨다.
제1도는 비휘발성 트랜지스터로 구성된 메모리 셀을 갖는 종래의 반도체 기억 장치의 일예를 도시한 블럭도이다.
반도체 기억 장치(100)는 2개의 메모리 셀(1201및 1202), 2개의 컬럼 라인 예비 메모리 셀 블럭(1211및 1212), 6개의 로우 프리-디코더(1101내지 1106), 어드레스 버퍼(111), 각기 4개의 컬럼 라인을 출력하는 12개의 로우 디코더(11211내지 11262), 각기 4개의 컬럼 라인을 출력하는 2개의 컬럼 선택기(1131및 1132), 각기 단일 예비 컬럼 라인을 출력하는 2개의 용장 스위칭 회로(1141및 1142), 2개의 감지증폭기(1151및 1152), 용장 스위칭 제어 회로(116), 퓨즈 회로용 기입 제어회로(117), 6개의 퓨즈 회로(1181내지 1186), 및 퓨즈 회로용 기입 전압원 회로(119)를 포함한다. 용장 스위칭 회로(1141및 1142), 용장 스위칭 제어 회로(116), 퓨즈 회로용 기입 제어회로(117), 및 퓨즈 회로(1181내지 1186)는 메모리 셀 블럭(1201및 1202)내에 발생된 불량 메모리 셀을 포함하고 있는 컬럼 라인 메모리 셀을 컬럼 라인 예비 메모리 셀 블럭(1211및 1212)내의 컬럼 라인 예비 메모리 셀로 교체하기 위한 용장 회로의 기능을 한다.
제1도의 좌측의 메모리 셀 블럭(1201)은, 각각의 로우 디코더(11211내지 11261)로부터 출력된 로우 라인들과 컬럼 선택기(1131)로부터 출력된 4개의 컬럼 라인들 사이의 교점에 배열된 비휘발성 트랜지스터들로 구성된 4×4×6 = 96 메모리 셀로 구성된다. 컬럼 라인 메모리 셀은 예컨대 로우 디코더(11211)로부터 출력된 4개의 로우 라인과 컬럼 선택기(1131)로부터 출력된 1개의 컬럼 라인 사이의 교점에 배열된 4개의 메모리 셀을 표시함에 유의하라. 제1도의 우측의 메모리 셀 블럭(1202)은 메모리 셀 블럭(1201)과 유사한 방식으로 구성된다.
제1도의 좌측의 컬럼 라인 예비 메모리 셀 블럭(1211)은, 각각의 컬럼 디코더(11211내지 11261)로부터 출력된 4개의 로우 라인과 용장 스위칭 회로(1141)로부터 출력된 1개의 예비 컬럼 라인 사이의 교점에 배열된 비휘발성 트랜지스터로 구성된 4×1×6 = 24 예비 메모리 셀로 구성되고, 메모리 셀 블럭(1201)에서 발생된 불량 메모리 셀을 포함하고 있는 컬럼 라인 메모리들을 스위칭하기 위한 6개의 컬럼 라인 예비 메모리 셀로 구성된다. 컬럼 라인 예비 메모리 셀은, 예컨대 로우 디코더(11211)로부터 출력된 4개의 로우 라인과 용장 스위칭 회로(1141)로부터 출력된 1개의 예비 컬럼 라인 사이의 교점에 배열된 4개의 예비 메모리 셀을 표시함에 유의하라. 제1도의 우측의 컬럼 라인 예비 메모리 블럭(1212)은 컬럼 라인 예비 메모리 셀 블럭(1211)과 유사한 방식으로 구성된다.
6개의 로우 프리-디코더(1101내지 1106)는 제1 어드레스 신호 라인 LAD1을 거쳐 어드레스 버퍼(111)에 연결되고 메모리 셀 블럭(1201및 1202)의 로우를 선택한다. 12개의 로우 디코더(11211내지 11262)는 각각 제1 내지 제6 프리-로우 라인, LPC1내지 LPC6을 거쳐 로우 프리-디코더(1101내지 1106)에 2대 1로 연결된다. 구체적으로, 로우 디코더(11211) 및 로우 디코더(11212)는 제1 프리-로우 라인 LPC1을 거쳐 로우 프리-디코더(1101)에 연결되고, 로우 디코더(11221) 및 로우 디코더(11222)는 제2 프리-로우 라인 LPC2을 거쳐 로우 프리-디코더(1102)에 연결되고, 로우 디코더(11231) 및 로우 디코더(11232)는 제3 프리-로우 라인 LPC3을 거쳐 로우 프리-디코더(1103)에 연결되고, 로우 디코더(11241) 및 로우 디코더(11242)는 제4 프리-로우 라인 LPC4을 거쳐 로우 프리-디코더(1104)에 연결되고, 로우 디코더(11251) 및 로우 디코더(11252)는 제5 프리-로우 라인 LPC5을 거쳐 로우 프리-디코더(1105)에 연결되며, 로우 디코더(11261) 및 로우 디코더(11262)는 제6 프리-로우 라인 LPC6을 거쳐 로우 프리-디코더(1106)에 연결된다.
2개의 컬럼 선택기(1131및 1132)이 각각 메모리 셀 블럭(1201및 1202)을 선택하기 위해 제공된다. 여기에서, 제1도의 좌측의 컬럼 선택기(1131)는 제1컬럼 어드레스 신호라인 LRAD1을 거쳐 어드레스 버퍼(111)에 연결되고, 제1 데이타 라인 LD1을 거쳐 제1도의 좌측의 용장 스위칭 회로(1141)에 연결된다. 반면에, 제1도의 우측의 컬럼 선택기(1132)는 제1 컬럼 어드레스 신호라인 LRAD1을 거쳐 어드레스 버퍼(111)에 연결되고, 제2 데이타 라인 LD2을 거쳐 제1도의 우측의 용장 스위칭 회로(1142)에 연결된다.
2개의 용장 스위칭 회로(1141및 1142)가 메모리 셀 블럭(1201및 1202)의 데이타를 예비 메모리 셀 블럭(1211및 1212)의 데이타로 교체시키기 위해 제공된다. 여기에서, 제1도의 좌측의 용장 스위칭 회로(1141)는 제3데이타 라인 LD3을 거쳐 제1도의 좌측의 감지증폭기(1151)에 연결되고, 제1 제어 신호라인 LC1을 거쳐 용장 스위칭 제어 회로(116)에 연결된다. 한편, 제1도의 우측의 용장 스위칭 회로(1142)는 제4데이타 라인 LD4을 거쳐 제1도의 우측의 감지증폭기(115P2)에 연결되고, 제2 제어 신호라인 LC2을 거쳐 용장 스위칭 제어 회로(116)에 연결된다.
용장 스위칭 제어 회로(116)는 퓨즈 회로(1181내지 1186)에 기입된 용장 스위칭 정보와 관계 있으며, 메모리 셀 블럭(1201및 1202)의 데이타가 각각 예비 메모리 셀 블럭(1211및 1212)의 데이타로 교환되어야 하는지에 관한 지시를 용장 스위칭 회로(1141및 1142)에 지시한다. 용장 스위칭 제어 회로(116)는 제2 컬럼 어드레스 신호라인 LRAD2을 거쳐 어드레스 버퍼(111)에 연결되고 제11 내지 제 16 신호 라인, LS11내지 LS16을 거쳐 퓨즈 회로(1181내지 1186)에 연결됨에 유의하라.
6개의 퓨즈 회로(1181내지 1186)는 전술한 메모리 셀과 동일한 구조를 갖는 비휘발성 트랜지스터로 형성된 퓨즈 소자로 구성되고 용장 스위칭 정보가 그 내부에 기입될 수 있도록 제공된다. 퓨즈 회로(1181내지 1186)는 퓨즈 회로용 기입 전압원 회로(119)에 연결되고, 또한 제21 내지 제26 신호라인 LS21내지 LS26을 거쳐 각각 퓨즈 회로용 기입 제어회로(117)에 연결됨에 유의하라.
퓨즈 회로용 기입 제어회로(117)은 퓨즈회로(1181내지 1186)에 용장 스위칭 정보를 기입하기 위해 제공되고, 제2 어드레스 신호 라인 LAD2을 거쳐 어드레스 회로(111)에 연결된다. 한편, 퓨즈 회로용 기입 전압원 회로(119)는 용장 스위칭 정보를 기입하는데 필요한 전압을 퓨즈 회로(1181내지 1186)에 공급하기 위해 제공된다.
다음은 반도체 기억 장치(100)의 용장 스위칭 제어가 설명될 것이다.
판독 모드에서, 6개의 로우 프리-디코더(1101내지 1106)중 하나가 어드레스 버퍼(111)로부터 출력된, 제1 어드레스 신호 라인 LAD1상의 로우 어드레스 신호에 응답하여 선택된다. 예를들어 제1도에서 가장 위에 도시된 로우 프리-디코더(1101)가 선택되었다고 가정하면, 각각의 로우 디코더(11211및 11212)로부터 출력된 4개의 로우 라인중 하나가 로우 디코더(11211및 11212)에 의해 선택되어 제1 프리-로우 라인 LPC1을 거쳐 선택된 로우 프리-디코더(1101)에 연결된다.
제1도의 좌측의 컬럼 선택기(1131)에서, 제1도의 좌측의 메모리 셀 블럭(1201)의 4개의 컬럼 라인 중 하나가 어드레스 버퍼(111)로부터 출력된 제1 컬럼 어드레스 신호 라인 LRAD1상의 제1 컬럼 어드레스 신호에 응답하여 선택되고, 선택된 컬럼 라인의 데이타는 제1도의 좌측의 용장 스위칭 회로(1141)에 출력된다. 용장 스위칭 회로(1141)에서, 컬럼 선택기(1131)의 데이타와 컬럼 라인 예비 메모리 셀 블럭(1211)의 데이타 간의 데이타 스위칭은 제1 제어 신호 라인 LC1의 용장 스위칭 제어 회로(116)로부터 출력된 제1 제어 신호에 응답하여 수행되고, 그 데이타는 제1도의 좌측의 감지증폭기(1151)에 출력된다. 감지증폭기(1151)는 용장 스위칭 회로(1141)로부터 전송된 데이타를 증폭하고, 증폭된 데이타를 출력 버퍼 회로(도시안됨)에 출력한다. 제1도의 우측에 도시된 컬럼 선택기(1132), 용장 스위칭 회로(1142) 및 감지증폭기(1152)는 전술한 것과 유사한 방식으로 동작한다.
용장 스위칭 제어 회로(116)는 제1 및 제2 제어 신호를 발생하고, 이 신호들은 메모리 셀 블럭(1201및 1202)의 컬럼 라인 메모리 셀이 퓨즈 회로(1181내지 1186)에 기입된 용장 스위칭 정보에 따라 컬럼 라인 예비 메모리 셀과 교체되어야 하는 것을 지시한다. 이 발생된 제1 및 제2 제어 신호들은 제1 및 제2 제어 신호 라인 LC1및 LC2를 거쳐 용장 스위칭 회로(1141및 1142)에 출력된다.
예를들어 출하전의 검사 단계에서 제1도의 좌측의 메모리 셀 블럭(1201)에서 불량 메모리 셀이 발견되었다면, 발견된 불량 메모리 셀을 포함하고 있는 컬럼 라인 메모리 셀을 컬럼 라인 예비 메모리 셀 블럭(1211)의 컬럼 라인 예비 메모리 셀로 교체할 것을 지시하는 용장 스위칭 정보는 퓨즈 회로(1181내지 1186)에 기입되어야만 한다. 이러한 용장 스위칭 정보 기입 모드에서, 기입에 필요한 고전압은 퓨즈 회로용 기입 전압원 회로(119)로부터 퓨즈 회로(1181내지 1186)로 공급되고, 용장 스위칭 정보는 어드레스 버퍼(111)로부터 제2 어드레스 신호 라인 LAD2에 출력된 어드레스 신호에 따라 퓨즈 회로용 기입 제어회로(117)에 의해 퓨즈 회로(1181내지 1186)에 선택적으로 기입된다.
그러나, 전술한 반도체 기억 장치(100) (예를들면 EPROM 또는 플래쉬 메모리와 같은 반도체 메모리 집적 회로)에 있어서, 용장 스위칭 대책은 검사 단계에서 쉽게 수행될 수 있는 반면, 퓨즈 회로용 기입 전압원 회로(119), 퓨즈 회로용 기입 제어회로(117) 및 다른 회로들에 대한 필요성은 주변 회로에 의해 점유되는 면적을 증가시키는 경향이 있다. 대규모의 용장 회로 구성이 장래에 고려된다면, 칩 크기의 증가는 생산성의 저하나 양품률의 저하를 초래할 것이고, 이것은 생산성이 개선될 수 없다는 결과를 낳는다.
대규모 용장 회로의 구현에서 중요한 소자는 퓨즈 회로용 기입 제어 회로이다. 퓨즈 회로용 기입 제어 회로는 사용자가 메모리 제품을 이용할 때 직접적으로 관련되는 것은 아니지만, 불량 메모리 셀을 예비 메모리 셀로 대체하기 위해 용장 스위칭 정보가 기입되어지는 퓨즈 회로를 선택함에 있어서는 필수적인 기능이다. 칩 크기를 줄이는 또 다른 중요한 장애물은 어드레스 버퍼로부터의 배선인데, 이것은 퓨즈 회로용 기입 제어회로에 의해 퓨즈 회로를 선택하기 위해 필요한 퓨즈 회로용 기입 제어 신호가 어드레스 입력 단자를 거쳐 얻어지기 때문이다.
[발명의 요약]
본 발명의 목적은 용장 회로의 규모가 커지더라도 생산성을 향상할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는, 비휘발성 트랜지스터로 형성된 메모리 셀들이 그 내부에 2 차원적으로 배열되어 있는 메모리 셀 블럭;
메모리 셀 블럭에서 발생된 불량 메모리 셀과 대체될 복수의 예비 메모리 셀로 구성된 예비 메모리 셀 블럭;
메모리 셀 블럭의 로우를 선택하기 위한 복수의 로우 프리-디코더 회로;
메모리 셀의 비휘발성 트랜지스터와 동일한 구조를 갖는 비휘발성 트랜지스터로 형성된 퓨즈 소자로 구성되고, 용장 스위칭 정보가 기입되도록 되어있는 복수의 퓨즈 회로;
용장 스위칭 정보를 기입하는데 필요한 전압을 퓨즈 회로에 공급하기 위한 퓨즈 회로용 기입 전압원 회로;
메모리 셀 블럭의 데이타를 예비 메모리 셀 블럭의 데이타와 스위칭하기 위한 용장 스위칭 회로; 및
메모리 셀 블럭의 데이타가 예비 메모리 셀 블럭의 데이타로 대체되어야 하는지에 대한 지시를 용장 스위칭 회로에 제공하기 위해 퓨즈 회로에 기입된 용장 스위칭 정보와 관련하는 용장 스위칭 제어 회로를 포함하고,
복수의 로우 프리-디코더 회로와 복수의 퓨즈 회로가 1 대 2 대응관계로 서로 연결되어 있고,
복수의 퓨즈 회로 중 하나가 복수의 로우 프리-디코더 회로에 의해 선택되고 용장 스위칭 정보는 각각의 퓨즈 회로에 기입되는 것을 특징으로 한다.
본 발명의 반도체 기억 장치에서, 복수의 로우 프리-디코더 회로와 복수의 퓨즈 회로들이 1 대 2 대응관계로 서로 연결되고, 복수의 퓨즈 회로중 하나가 복수의 로우 프리-디코더 회로에 의해 선택되며, 용장 스위칭 정보는 각각의 퓨즈 회로에 기입된다. 따라서, 퓨즈 회로용 기입 제어회로와, 종래의 용장 스위칭 정보를 퓨즈 회로에 기입하는데 필요했던 관련 배선들이 필요없게 된다.
[양호한 실시예의 상세한 설명]
본 발명의 실시예가 도면을 참조하여 이하에 설명된다.
제2도는 본 발명의 반도체 기억 장치의 실시예의 구성을 도시한 블럭도이다.
이 반도체 기억 장치(1)는, 6개의 퓨즈 회로(181내지 186)가 각각 제1 내지 제6 프리-로우 라인 LPC1내지 LPC6을 통해 6개의 로우 프리-디코더(101 내지 106)에 1 대 1 대응관계로 연결되고, 6개의 퓨즈 회로(181내지 186)중 하나가 6개의 로우 프리-디코더(101내지 106)중 대응하는 하나에 의해 선택되며, 용장 스위칭 정보는 각각의 퓨즈 회로(181내지 186)에 기입된다는 점에서 제1도에서 도시된 종래의 반도체 기억 장치(100)와 상이하다.
반도체 기억 장치(1)의 용장 스위칭 제어가 다음에 설명될 것이다.
용장 스위칭 정보 기입 모드에서, 메모리 셀 블럭(201및 202)중 어느 컬럼 라인 메모리 셀이 컬럼 라인 예비 메모리 셀 블럭(211및 212)의 컬럼 라인 예비 메모리 셀과 교체되어야 하는지를 지시하는 용장 스위칭 정보는 다음과 같은 방식으로 퓨즈 회로(181내지 186)에 기입된다. 각각의 퓨즈 회로(181내지 186)는 비휘발성 트랜지스터로 형성된 퓨즈 소자를 이용하여 구성되고, 용장 스위칭 정보가 전기적으로 기입될 수 있다. 선택적 기입 제어는 퓨즈 회로(181내지 186)중 용장 스위칭 정보가 기입되는 퓨즈 회로를 결정하고 어드레스 버퍼(11)에 의해 6개의 로우 프리-디코더(101내지 106)중 하나를 선택함으로써 수행된다. 예로써, 제2도에서 최상위에 도시된 로우 프리-디코더(101)가 어드레스 버퍼(11)에 의해 선택될 경우, 용장 스위칭 정보는 제1 프리-로우 라인 LPC1을 거쳐 로우 프리-디코더(101)에 연결된 퓨즈 회로(181)에 기입된다. 이 경우, 기입에 필요한 고전압은 퓨즈 회로용 기입 전압원 회로(19)로부터 퓨즈 회로(181내지 186)에 공급된다.
용장 스위칭 제어 회로(16)는 퓨즈 회로(181내지 186)에 기입된 용장 스위칭 정보외 관련 있으며, 반도체 기억 장치(1)가 판독 모드 또는 기입 모드였을 때 사용자에 의해 입력된 컬럼 어드레스를 용장 스위칭 정보가 기입된 퓨즈 외로와 비교한다. 만약 불량 메모리 셀이 존재하는 컬럼 어드레스가 사용되었다면, 용장 스위칭 제어 회로(16)는 각각 컬럼 라인 예비 메모리 셀 블럭(211및 212)의 컬럼 라인 예비 메모리 셀과 교체될 불량 메모리 셀을 포함하고 있는 컬럼 라인 메모리 셀을 지시하는 제1 및 제2 제어 신호를 용장 스위칭 회로(141및 142)에 출력한다.
각각의 메모리 셀 블럭(201및 202)은 4개의 컬럼을 갖는 컬럼 라인 메모리 셀을 갖는다. 따라서, 예를들어 제2도의 좌측의 메모리 셀 블럭(201)이 컬럼 라인 예비 메모리 셀 블럭(211)을 이용하는지를 지시하기 위해서는 1 비트의 정보가 필요하고, 만약 용장 스위칭이 메모리 셀 블럭(201)에 대해 수행되었다면 컬럼 어드레스 교체되었음을 지시하기 위해서는 회로의 용장 스위칭 제어를 위해 요구된다. 결과적으로, 2개의 메모리 셀 블럭(201및 202)에 대해 3 비트 x 2 = 6 비트분의 퓨즈 회로(181내지 186)가 요구된다.
제3도는 제2도에 도시된 퓨즈 회로(181)의 구성의 일예를 도시한 블럭도이다.
퓨즈 회로(181)는 메모리 셀(511), nMOS로 형성된 제1 인헨스먼트형(enhancement type) 트랜지스터(521), nMOS로 형성된 제2 인헨스먼트형 트랜지스터(531), nMOS로 형성된 제1 디플리션형(depletion type) 트랜지스터(541) 및 nMOS로 형성된 제2 디플리션형 트랜지스터(551)를 포함한다.
여기에서, 메모리 셀(511)은 제2도에 도시된 메모리 셀 블럭(201, 202)을 구성하는 메모리 셀과 동일한 공정에 의해 만들어지고 동일한 구성을 가지며, 그 소스는 접지된다. 제1 인헨스먼트형 트랜지스터(521)의 소스는 메모리 셀(511)의 드레인에 연결된다. 제2 인헨스먼트형 트랜지스터(531)의 소스는 제1 인헨스먼트형 트랜지스터(521)의 드레인에 연결된다. 한편, 제2 인헨스먼트형 트랜지스터(531)의 게이트는 제2도에 도시된 입력 단자(561) 및 제1 프리-로우 라인 LPC1을 거쳐 로우 프리(프리-디코더(101)에 연결된다. 제2 인헨스먼트형 트랜지스터(531)의 드레인 및 게이트와 메모리 셀(511)의 게이트는 퓨즈 회로용 기입 전압원 회로(19)에 상호 독립적으로 연결된다. 또한, 메모리 셀(511)의 드레인은 제1 디프리션형 트랜지스터(541)를 거쳐 출력 단자(571)에 연결되고, 제2 디플리션형 트랜지스터(551)의 소스는 항상 전원전압 레벨 Vcc을 유지한다.
본 구성예의 퓨즈 회로(181)의 동작이 다음에 설명될 것이다.
용장 스위칭 정보 기입 모드에서, 고전압이 퓨즈 회로용 기입 전압원 회로(19)로부터 제2 인헨스먼트형 트랜지스터(531)의 게이트 및 드레인과 메모리 셀의 게이트(511)에 서로 독립적으로 공급된다. 이때, 제1 프리-로우 라인 LPC1이 로우 프리-디코더(101)에 의해 선택될 경우, 선택된 제1 프리-로우 라인 LPC1을 거쳐 로우 프리-디코더(101)에 연결된 제1 인헨스먼트형 트랜지스터(521)의 게이트에는 고전압이 인가된다. 그 결과, 제1 인헨스먼트형 트랜지스터(521)가 턴온된다. 그러므로, 고전압이 메모리 셀(511)의 드레인에 인가되고, 용장 스위칭 정보를 메모리 셀(511)에 기입하기 위해 전자가 메모리 셀(511)의 플로팅 게이트에 주입된다.
판독 모드 또는 기입 모드에서, 메모리 셀(511)의 게이트는 퓨즈 회로용 기입 전압원 회로(19)에 의해 전원 전압레벨 Vcc로 유지되고, 제2 인헨스먼트형 트랜지스터(531)의 게이트는 접지된다. 이 경우, 제2 인헨스먼트형 트랜지스터(531)의 드레인은 임의의 전위를 가질수도 있다. 만약 용장 스위칭 정보가 메모리 셀(511)에 기입된다면, 메모리 셀(511)은 높은 문턱 전압 레벨을 가지게 되고, 그러므로 메모리 셀(511)은 비도전 상태에 있게 된다. 따라서, 이 경우, 저레벨의 출력 신호가 출력단자(571)로부터 출력된다. 반대로, 만약 용장 스위칭 정보가 메모리 셀(511)에 기입되지 않았다면, 메모리 셀(511)의 뭍턱 전압 레벨은 현재 상채를 유지하고, 그러므로 메모리 셀(511)은 도전상태에 있게 된다. 따라서, 이 경우,메모리 셀(511)은 제 2 디플리션형 트랜지스터(551)에 이해 충전되고, 그 결과 고레벨의 출력 신호가 출력단자(571)로부터 출력된다. 제1 디플리션형 트랜지스터(541)는 용장 스위칭 정보가 메모리 셀(511)에 기입될 때 메모리 셀(511)의 드레인에 인가된 고전압이 출력단자(571)의 드레인에 인가된 고전압이 출력단자(57)에 인가되는 것을 방지하도록 작용하는 것에 유의하라.
다른 퓨즈 회로들 (181내지 186)의 구성 및 동작은 전술한 퓨즈 회로(181)의 구성 및 동작과 유사하다.
제4도는 제2도에 도시된 용장 스위칭 제어 회로(16)의 구성을 설명하기 위해 용장 스위칭 제어 회로블럭(60)을 도시한 블럭도이다. 제4도에 도시된 용장 스위칭 제어 회로 블럭(60)은 각 메모리 셀 블럭(201및 202)의 컬럼 용장 스위칭 제를 수행하기 위한 한 회로에 대해 도시되었고, 용장 스위칭 제어 회로(16)는 2개의 용장 스위칭 제어 회로 블럭(60)을 제공함으로써 구성된다.
용장 스위칭 제어 회로 블럭(60)은 2개의 용장 스위칭정보 비교 회로(611및 621)와 3-입력 NAND 회로(63)를 포함한다. 여기에서, 제2도에 도시된 퓨즈 회로(181)의 출력신호와 어드레스 버퍼(11)의 컬럼 어드레스(RAD11)가 제4도의 상부에 도시된 용장 스위칭 정보 비교 회로(611)에 입력된다. 퓨즈 회로(182)의 출력 신호와 어드레스 버퍼(11)의 컬럼 어드레스 RAD12는 제4도의 하부에 도시된 용장 스위칭 정보 비교 회로(621)에 입력된다. 용장 스위칭 정보 비교 회로(611및 621)의 출력 신호들과 퓨즈 회로(183)의 출력 신호는 NAND 회로(63)에 입력된다. 여기에서, 불량 메모리 셀이 존재하는 컬럼 어드레스에 대한 용장 스위칭 정보는 퓨즈 회로(181) 및 퓨즈 회로(182)에 기입되고, 메모리 셀 블럭(201및 202)에 대해 용장 스위칭 제어가 수행되었는지의 여부에 대한 용장 스위칭 정보(용장 스위칭 정보는 용장 스위칭 제어가 수행될때는 고레벨을 갖지만 용장 스위칭 제어가 수행되지 않을때는 저레벨을 갖는다)는 퓨즈 회로(18)에 기입된다.
본 구성예의 용장 스위칭 제어 회로 블럭(60)의 동작이 다음에 설명될 것이다.
판독 모드 또는 기입 모드에서, 퓨즈 회로(181)로부터 용장 스위칭 제어 회로 블럭(60)에 전송되는 용장 스위칭 정보로 표현되는 컬럼 어드레스와 어드레스 버퍼(11)에서 이 회로 블럭(60)에 전송된 컬럼 어드레스 RAD11와의 비교는 제4도의 상부에 도시된 용장 스위칭 정보 비교 회로(611)에 의해 수행된다. 이 어드레스가 서로 일치하면 고레벨의 출력 신호가 출력되지만, 서로 일치하지 않는다면 저레벨의 또다른 출력신호가 출력된다. 한편, 제4도의 하부에 도시된 용장 스위칭 정보 비교 회로(621)는 퓨즈 회로(182)에서 전송된 용장 스위칭 정보로 표현된 컬럼 어드레스와 어드레스 버퍼(11)로부터 전송된 컬럼 어드레스 RAD12를 비교하고, 이들이 일치하면 고레벨의 출력 신호를 출력하고, 일치하지 않는다면 저레벨의 다른 출력 신호를 출력한다.
2개의 용장 스위칭 정보 비교 회로(611및 621)의 출력 신호와 퓨즈 회로(183)의 출력 신호 모두가 고레벨을 가질 때 NAND 회로(63)는 고레벨의 출력 신호를 출력하지만, 그렇지 않은 경우는 저레벨의 다른 출력 신호를 출력한다. 즉, 퓨즈 회로(181)의 컬럼 어드레스와 컬럼 어드레스 RAD11이 서로 일치하고 퓨즈 회로(182)의 컬럼 어드레스와 컬럼 어드레스 RAD12가 서로 일치할 때, 또는 퓨즈 회로(183)의 용장 스위칭 정보가 용장 스위칭 제어가 수행되었음을 지시할 때, NAND 회로(63)의 출력 신호는 저레벨을 나타낸다.
용장 스위칭 제어 회로 블럭(60)의 출력 신호(즉, NAND 회로(63)의 출력 신호)는 제1 제어신호 라인 LC1을 거쳐 제1 제어 신호로서 입력된다. 전송된 용장 스위칭 제어 회로 블럭(60)의 출력 신호가 저레벨일 때, 용장 스위칭 회로(141)는 컬럼 라인 예비 메모리 셀 블럭(211)으로부터 감지증폭기(151)로 데이타를 출력한다. 그러나, 전송된 용장 스위칭 제어 회로 블럭(60)의 출력 신호가 고레벨을 가질 때 용장 스위칭 회로(141)는 메모리 셀 블럭(201)으로부터 감지증폭기(151)로 데이타를 출력한다.
퓨즈 회로(183)의 출력신호와, 퓨즈 회로(184)의 출력 신호와, 퓨즈 회로(185)의 출력 신호와, 컬럼 어드레스 RAD21, 및 컬럼 어드레스 RAD22가 용장 스위칭 제어 회로(16)의 다른 용장 스위칭 제어 회로 블럭에 입력되고, 이 용장 스위칭 제어 회로 블럭의 출력 신호는 제2 제어 신호 라인 LC2을 거쳐 용장 스위칭 회로(142)에 제2 제어 신호로서 입력된다. 용장 스위칭 제어 회로 블럭의 구성 및 동작은 전술한 용장 스위칭 제어 회로 블럭(60)의 구성 및 동작과 유사하므로 더 이상의 설명은 생략하겠다.
제5도는 제2도에 도시된 퓨즈 회로(181)의 구성의 다른 예를 도시한 블럭도이다. 이 구성예의 퓨즈 회로(181)는, 더 큰 규모를 필요로하는 제2도에 도시된 제2 인헨스먼트형 트랜지스터(531)로 하여금 퓨즈 회로(181내지 186)에 공통으로 제공될 수 있도록 하기 위해서, nMOS로 형성된 제4 인헨스먼트형 트랜지스터(90)가 퓨즈 회로용 기입 전압원 회로(19)와 퓨즈 회로(181내지 186) 사이에 제공된다는 점에서 제3도에 도시된 구성예의 퓨즈 회로(181)와 상이하다. 이 구성예의 퓨즈 회로(181)는 더 작은 면적을 가지면서도 동일한 기능을 갖는 퓨즈 회로(181내지 186)의 구현을 허용하므로, 주변 회로에 의해 점유되는 영역은 더 축소될 수 있다.
이 구성예의 퓨즈 회로(181)는 메모리 셀(711), nMOS로 형성된 제1 인헨스먼트형 트랜지스터(721), nMOS로 형성된 제1 디플리션 트랜지스터(741), nMOS로 형성된 제2 디플리션 트랜지스터(751), PMOS로 형성된 제2 인헨스먼트형 트랜지스터(811), 및 nMOS로 형성된 제3 인헨스먼트형 트랜지스터(821)를 포함한다.
여기에서, 메모리 셀(711)은 제2도에 도시된 메모리 셀 블럭(201및 202)을 구성하는 메모리 셀과 동일한 공정 및 동일한 구조로 만들어지고, 소스는 접지된다. 제1 인헨스먼트형 트랜지스터(721)의 소스는 메모리 셀(711)의 드레인에 연결된다. 제1 인헨스먼트형 트랜지스터(721)의 드레인은 nMOS로 만들어진 제4 인헨스먼트형 트랜지스터(90)의 소스에 연결된다. 한편, 제1 인헨스먼트형 트랜지스터(721)의 게이트는 제2 인헨스먼트형 트랜지스터(811)와, 입력단자(761), 및 제2도에 도시된 제1 프리-로 라인 LPC1을 거쳐 로우 프리-디코더(101)에 연결되고, 제3 인헨스먼트형 트랜지스터(821)를 거쳐 접지된다. 제2 인헨스먼트형 트랜지스터(811)의 게이트와 제3 인헨스먼트형 트랜지스터(821)의 게이트는 서로 연결된다.
메모리 셀(711)의 게이트와 제2 인헨스먼트형 트랜지스터(811)의 게이트(제3 인헨스먼트형 트랜지스터(821)의 게이트)는 퓨즈 회로용 기입 전압원 회로(19)에 서로 독립적으로 연결된다. 한편, 메모리 셀(711)의 드레인은 제1 디플리션형 트랜지스터(741)를 거쳐 출력 단자에 연결되고 게이트는 접지된다. 제2 디플리션형 트랜지스터(751)의 드레인 및 게이트는 출력 단자(771)에 연결되고, 제2 디플리션형 트랜지스터(751)의 소스는 통상 전원전압 레벨 Vcc로 유지된다.
제4 인헨스먼트형 트랜지스터(90)의 드레인 및 게이트는 퓨즈 회로용 기입 전압원 회로(19)에 서로 독립적으로 연결됨에 유의하라.
이 구성예의 퓨즈 회로(181)의 동작은 다음에 설명될 것이다. 그러나, 메모리 셀(711), 제1 인헨스먼트형 트랜지스터(721), 제1 디플리션형 트랜지스터(741) 및 제2 디플리션형 트랜지스터(751)의 동작은 제3도에 도시된 메모리 셀(511), 제1 인헨스먼트형 트랜지스터(521), 제1 디플리션형 트랜지스터(541) 및 제2 디플리션형 트랜지스터(551)의 동작과 동일하므로 이에 대한 설명은 생략된다.
용장 스위칭 정보 기입 모드에서, 기입을 위한 고전압이 퓨즈 회로용 기입 전압원 회로(19)로부터 제4 인헨스먼트형 트랜지스터(90)의 게이트 및 드레인에 인가된다. 그러므로, 제4 인헨스먼트형 트랜지스터(90)의 게이트는 고레벨로 설정되고 제4 인헨스먼트형 트랜지스터(90)는 도전상태로 접어든다. 그 결과, 용장 스위칭 정보를 기입하는데 필요한 전압이 제4 인헨스먼트형 트랜지스터(90)의 소스에 연결된 퓨즈 회로(181)에 공급된다. 또한, 이 경우, 저레벨의 전압이 퓨즈 회로용 기입 전압원 회로(19)로부터 제2 인헨스먼트형 트랜지스터(811)의 게이트와 제3 인헨스먼트형 트랜지스터(821)의 게이트에 인가된다. 그 결과, 제2 인헨스먼트형 트랜지스터(811)의 게이트와 제3 인헨스먼트형 트랜지스터(821)의 게이트에 인가된다. 그 결과, 제2 인헨스먼트형 트랜지스터(811)이 도전 상태로 되고, 제3 인헨스먼트형 트랜지스터(821)는 비도전 상태로 된다. 그러므로, 퓨즈 회로(181)의 기입 선택 제어가 로우 프리-디코더(101)의 출력 신호에 응답하여 수행될 수 있다.
용장 스위칭 정보 판독 모드에서, 제4 인헨스먼트형 트랜지스터(90)의 게이트는 퓨즈 회로용 기입 전압원 회로(19)에 의해 접지되므로 제4 인헨스먼트형 트랜지스터(90)는 비도전 상태로 된다. 이 경우, 제4 인헨스먼트형 트랜지스터(90)의 드레인에 인가될 전압은 임의의 전위를 가질 수 있음에 유의하라. 한편, 고레벨의 전압이 퓨즈 회로용 기입 전압원 회로(19)로부터 제2 인헨스먼트형 트랜지스터(181)의 게이트와 제3 인헨스먼트형 트랜지스터(821)의 게이트에 인가된다. 그 결과, 제2 인헨스먼트형 트랜지스터(811)가 비도전 상태로 되고, 제3 인헨스먼트형 트랜지스터(821)는 도전상태로 되어 제1 인헨스먼트형 트랜지스터(721)의 게이트가 통상 저레벨을 나타낸다.
제6도는 메모리 셀 블럭내에 불량 메모리 셀을 포함하는 컬럼 라인 메모리 셀이 컬럼 라인 예비 메모리 셀 블럭의 컬럼 라인 예비 메모리 셀과 대체되는 실시예의 구성을 도시한 블럭도이다. 제6도에 도시된 실시예에서, 컬럼 프리-디코더 회로(2101내지 2104)와 퓨즈 회로(2181내지 2184)는 제2도에 도시된 실시예에서 로우 프리-디코더(101내지 106) 및 퓨즈 회로(181내지 186)와 유사하게 서로 1 대 1 대응관계로 연결된다. 제6도에서 로우 프리-디코더(101), 로우 디코더(1211및 1212), 컬럼 선택기(131및 132), 용장 스위칭 회로(141및 142) 및 감지증폭기(151및 152)는 제2도에 도시된 것과 동일하며, 제6도에 도시되지는 않았지만 다른 구성은 제2도에 도시된 실시예의 것과 동일하다.
컬럼 프리-디코더 회로(2101내지 2104)는 퓨즈 회로를 선택하기 위해 어드레스 버퍼(211)로부터 어드레스 신호를 수신한다. 이렇게 선택된 퓨즈 회로 내에는, 컬럼용 용장 스위칭 정보가 퓨즈 회로용 기입 전압원 회로(219)에 의해 기입되고, 용장 스위칭 제어 회로(216)는 이 퓨즈 회로에 기입된 용장 스위칭 정보를 용장 스위칭 회로(141및 142)에 출력한다.
전술한 구성을 갖는 이 실시예의 반도체 기억 장치는 제1도에 도시된 실시예의 기억 장치와 유사한 효과를 나타낸다.
전술한 본 발명의 반도체 기억 장치의 용장 회로는 메모리 셀에 불량 메모리 셀을 포함하는 컬럼 라인 메모리 셀이 컬럼 라인 예비 메모리 셀 블럭의 컬럼 라인 예비 메모리 셀과 대체되도록 구성되거나 그와 유사하게 구성되며, 메모리 셀 블럭에 불량 메모리 셀을 포함하는 로우 라인 메모리 셀이 로우 라인 예비 메모리 셀 블럭의 로우 라인 예비 메모리 셀과 대체되거나 또는, 복수의 메모리 셀 블럭의 불량 메모리 셀 블럭이 예비 메모리 셀 블럭으로 대체되는 선택적인 용장 회로에 의해 동일한 효과를 나타낼 수 있으며, 이러한 구성들의 조합이 이용될 수도 있다. 다음의 2개의 반도체 기억 장치가 칩 크기를 출일 수 있는 반도체 기억 장치로서 제안되었으며 본 발명의 반도체 기억 장치는 칩 크기를 더 줄일 수도 있음에 유의하라.
(1) 용장 디코더의 어드레스 선택기에서 어드레스 퓨즈 래치가 제거되는 반면 용장 디코더의 면적을 줄이기 위해 프로그래밍 퓨즈가 어드레스 신호의 전송 라인상에 제공되는 반도체 기억 장치(일본 특허 공개 공보 소화 제 63-138599호).
(2) 어드레스 롤 회로를 반으로 줄여서 칩 크기를 감소시키도록 로우 어드레스 롤 회로 및 컬럼 어드레스를 회로 중 하나를 이용하여 용장 메모리의 로우 라인 및 컬럼 라인 모두가 동시에 스위치되는 반도체 기억 장치(일본 특허 공개 공보 평성 제 1-138698 호).
본 발명은 전술한 것처럼 구성되어 이하의 효과를 나타낸다. 즉, 종래에 용장 스위칭 정보를 퓨즈 회로에 기입하기 위해 요구되었던 퓨즈 회로용 기입 제어 회로 및 그와 관련된 배선이 필요하지 않게되므로, 주변 회로의 면적이 감소될 수 있고, 그 결과, 용장 회로 규모의 증가에 의해 생산성이 향상될 수 있다.

Claims (4)

  1. 비휘발성 트랜지스터로 형성된 메모리 셀이 그 내부에 2 차원적으로 배열되어 있는 메모리 셀 블록과, 상기 메모리 셀 블럭내에 발생된 불량 메모리 셀과 대체될 복수의 예비 메모리 셀로 구성된 예비 메모리 셀 블록과, 상기 메모리 셀 블럭의 로우를 선택하는 복수의 로우 프리-디코더 회로와, 상기 메모리 셀의 비휘발성 트랜지스터와 동일한 구조의 비휘발성 트랜지스터로 형성된 퓨즈 소자로 구성되어 용장 스위칭 정보를 기입되도록 되어있는 복수의 퓨즈 회로와, 용장 스위칭 정보를 기입하기 위해 필요한 전압을 상기 퓨즈 회로에 공급하는 퓨즈 회로용 기입 전압원 회로와, 상기 메모리 셀 블럭의 데이타가 상기 예비 메모리 셀 블럭의 데이타로 스위칭하는 용장 스위칭 회로, 및 상기 메모리 셀 블럭의 데이타가 상기 예비 메모리 셀 블럭의 데이타로 스위칭어야 하는지에 관한 지시를 상기 용장 스위칭 회로에 제공하기 위해 퓨즈 회로에 기입된 용장 스위칭 정보와 관계하는 용장 스위칭 제어 회로를 포함하는 반도체 기억 장치에 있어서, 상기 복수의 로우 프리-디코더 회로와 복수의 퓨즈 회로는 1 대 2 대응관계로 서로 연결되고, 상기 복수의 퓨즈 회로 중 하나가 상기 복수의 로우 프리-디코더 회로중 하나에 의해 선택되고 용장 스위칭 정보는 상기 퓨즈 회로의 각각에 기입되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 인헨스먼트형 트랜지스터가 상기 퓨즈회로용 기입 전압원 회로와 상기 복수의 퓨즈 회로 사이에 제공되는 것을 특징으로 하는 반도체 기억 장치.
  3. 비휘발성 트랜지스터로 형성된 메모리 셀이 2차원적으로 배열되어 있는 메모리셀 블록과, 상기 메모리 셀 블럭내에 발생된 불량 메모리 셀과 대체될 복수의 예비 메모리 셀로 구성된 예비 메모리 셀 블록과, 상기 메모리 셀 블럭의 컬럼를 선택하는 복수의 컬럼 프리-디코더 회로와, 상기 메모리 셀의 비휘발성 트랜지스터와 동일한 구조의 비휘발성 트랜지스터로 형성된 퓨즈 소자로 구성되어 기입 용장 스위칭 정보가 기입되도록 되어있는 복수의 퓨즈 회로와, 용장 스위칭 정보를 기입하기 위해 필요한 전압을 상기 퓨즈 회로에 공급하는 퓨즈 회로용 기입 전압원 회로와, 상기 메모리 셀 블럭의 데이타를 상기 예비 메모리 셀 블럭의 데이타로 스위칭하는 용장 스위칭 회로, 및 상기 메모리 셀 블럭의 데이타가 상기 예비 메모리 셀 블럭의 데이타로 스위칭되어져야 하는지에 관한 지시를 상기 용장 스위칭 회로에 제공하기 위해 상기 퓨즈 회로에 기입된 용장 스위칭 정보와 관계하는 용장 스위칭 제어 회로를 포함하는 반도체 기억 장치에 있어서, 상기 복수의 컬럼 프리-디코더 회로와 상기 복수의 퓨즈 회로는 1 대 2 대응관계로 서로 연결되고, 상기 복수의 퓨즈 회로 중 하나가 상기 복수의 컬럼 프리-디코더 회로중 하나에 의해 선택되고 용장 스위칭 정보는 상기 퓨즈 회로의 각각에 기입되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 인헨스먼트형 트랜지스터가 상기 퓨즈 회로용 기입 전압원 회로와 상기 복수의 퓨즈 회로 사이에 제공되는 것을 특징으로 하는 반도체 기억 장치.
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