JP2007059024A - 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置 - Google Patents

温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置 Download PDF

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Abstract

【課題】半導体メモリの動作期間に生じ得る温度変動を補償する。
【解決手段】ワード線電圧を生成する方法及び装置を開示する。ワード線電圧発生器は、第１の電流源、調整可能な電流源、調整可能な電流シンク及び電圧変換器を備え、これらは電流加算ノードに接続される。第１の電流源は少なくとも１つのビット・セルの温度係数に等しい温度係数を持つ第１の電流を生成する。調整可能な電流源は温度変化から独立した第２の電流を生成する。調整可能な電流シンクは温度変化から独立した第３の電流を生成する。電圧変換器は基準電流に比例するワード線電圧を有するワード宣伝流を生成する。基準電流は（第１の電流＋第２の電流）−第３の電流を含む。
【選択図】図８

Description

本発明は、不揮発性半導体メモリに関する。詳細には、本発明は、半導体メモリの動作期間に生じ得る温度変動を補償することに関する。
不揮発性半導体メモリは、コンピュータ・システムから携帯電話、パーソナル・ディジタル・アシスタント、カメラ、音楽プレーヤのような個人的応用まで広い電子応用分野において益々普及するようになっている。人気の増大に伴って、個々のデバイスに大量のデータを載せるという要望及びデバイスを低消費電力で動作させるという要望が強くなってくる。
電子的消去可能プログラマブル・メモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭのような不揮発性メモリ・セルは、基板とコントロール・ゲートとの間に配置されたフローティング・ゲートを用いて電界効果トランジスタ（ＦＥＴ）に情報を蓄積する。図１は、フラッシュ・メモリに用いられる通常のトランジスタを備えるフラッシュ・セルを示している。フラッシュ・セル１０はドレーン１２、ソース１４、フローティング・ゲート１６及びコントロール・ゲート１８を備える。フローティング・ゲート１６は、該フローティング・ゲートの上下に形成された誘電体層によってコントロール・ゲート１８及び基板から絶縁される。フラッシュ・メモリにおいて、複数のフラッシュ・セルのコントロール・ゲートはワード線と結合される。つまり、コントロール・ゲート上の信号はここではＸｗｌ又はその変分として表される。
フラッシュ・セルが最初に消去されると仮定すると、フラッシュ・セルはフローティング・ゲート上に電荷を置くことによってプログラムされる。フローティング・ゲートに電荷が蓄積されると、電荷はフローティング・ゲート上で効果的に捕らえられ、電力が除去されてもそこに留まる。その後、消去プロセスを用いて、蓄積された電荷をフローティング・ゲートから除去する。プログラミングと消去は、フラッシュ・セルの構造に依存して、アバランシェ・インジェクション、チャネル・インジェクション、トンネリング等の種々の周知の機構を用いて達成される。
図２は、フラッシュ・セルの電流特性を電流対電圧曲線として示している。動作において、消去可能なフラッシュ・セルは、２進「１」として定義される、曲線２０によって示される電流特性を示す。フラッシュ・セルがプログラムされると、フローティング・ゲート上の追加の電荷がフラッシュ・セルの電流曲線を高い電圧の方へ移動させる。フローティング・ゲート上に蓄積される電荷が増せば増すほど、電流曲線は右側へ移動する。曲線３０は２進「０」として安全にプログラムされるフラッシュ・セルの電流特性を示している。曲線２５は、「０」とみなされるべき最小許容可能プログラミングにおけるフラッシュ・セルの電流特性を示している。線４０は、感知増幅器がプログラムされたフラッシュ・セルとプログラミングされていないフラッシュ・セルとを区別する電流閾値（Ｉｔｈ）を示している。フラッシュ・セルからの電流ＩｃｅｌｌがＩｔｈよりも小さいと、フラッシュ・セルはプログラムされていないとみなされ、ＩｃｅｌｌがＩｔｈよりも大きいと、フラッシュ・セルはプログラムされているとみなされる。換言すると、感知増幅器が検出するに足る大きい電流をフラッシュ・セルが流す、線４０で表される電圧閾値（Ｖｔｈ）が存在する。こうして、プログラミング後は、プログラム未了電圧とプログラム済み電圧との間の電圧を印加することによりフラッシュ・セルの読みが行われる。この電圧の印加により、電流が感知されると、フラッシュ・セルはプログラムされていない（すなわち、ここでは「１」と）みなされる。電流が感知されないと、フラッシュ・セルはプログラムされている（すなわち、「０」と）みなされる。
図３は、読み出しプロセス期間にワード線に用いられる電圧に対してプログラムされたフラッシュ・セルに現れるマージンを示している。曲線２５は、プログラムされているとみなされる最小許容可能プログラミングでのフラッシュ・セルの電流特性を示している。フラッシュ・セルがプログラムされた後、検証プロセスが行われる。検証プロセスにおいては、閾値電流Ｉｔｈよりも小さい電流Ｉｃｅｌｌを与える、プログラムされたフラッシュ・セルを読み出すための許容可能な最大電圧である検証ワード線電圧（Ｖｗｌ＿ｖ）を用いて、フラッシュ・セルを読み出す。この検証プロセス後にフラッシュ・セルがプログラムされているとして検出されないと、フラッシュ・セルは再度プログラムされ、又は、不良セルのマークが付されて予備のセルと交換される。換言すると、Ｖｗｌ＿ｖは、セルをプログラムされていないとして読むためにワード線に印加できる最大電圧を示している。つまり、フラッシュ・セルが通常の読み取り動作期間に読み取られると、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するためのマージンが存在することを確認するため、Ｖｗｌ＿ｖよりも低いワード線電圧（Ｖｗｌ＿ｒ）が用いられる。このマージンは「検証マージン」として図示されている。
しかし、フラッシュ・セルの電流特性は温度の変化と共に変化し得る。この温度変化は
プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するために利用可能なマージンを低減させる。したがって、温度とフラッシュ・セルの特性とに依存してワード線電圧を修正することによってマージンを増すよう、ワード線電圧を生成する新たな方法に対する要望が存在する。
本発明は、多くの実施の形態において、温度とフラッシュ・メモリ・セルの特性に依存してワード線電圧を修正することにより検証マージンを増すための回路と方法を含む。
本発明の１つの実施の形態においては、ワード線電圧発生器は、電流加算ノードに結合された第１の電流源と、電流加算ノードに結合された調整可能な電流源と、電流加算ノードに結合された電圧変換器とを備える。第１の電流源は、少なくとも１つのビット・セルの温度係数と実質的に等しい温度係数を有する第１の電流を生成するよう構成される。調整可能な電流源は、温度変化から実質的に独立している第２の電流を生成するよう構成される。電圧変換器は、基準電流に比例するワード線電圧を有するワード線信号を生成するよう構成され、基準電流は第１の電流と第２の電流との和を含む。
本発明の他の実施の形態においては、ワード線電圧発生器は、電流加算ノードに結合された第１の電流源と、電流加算ノードに結合された調整可能な電流源と、電流加算ノードに結合された調整可能な電流シンクと、電流加算ノードに結合された電圧変換器とを備える。第１の電流源は、少なくとも１つのビット・セルの温度係数と実質的に等しい温度係数を有する第１の電流を生成するよう構成される。調整可能な電流源は、温度変化から実質的に独立した第２の電流を生成するよう構成される。調整可能な電流シンクは、温度変化から実質的に独立した第３の電流をシンクするよう構成される。電圧変換器は、基準電流に比例するワード線電圧を有するワード線信号を生成するよう構成され、基準電流は第１の電流と第２の電流との和から第３の電流を引いたものに該当する。
本発明の別の実施の形態は方法を含む。該方法は、少なくとも１つのビット・セルの温度係数と実質的に等しい温度係数を有する第１の電流を生成することを含む。該方法は、更に、調整可能な電流源から第２の電流を生成することを含み、第２の電流は温度変化から実質的に独立している。更に、この方法は、第１の電流と第２の電流とを組み合わせて基準電流を生成し、該基準電流を電圧変換器によってワード線電圧に変換することを含む。実施の形態によっては、この方法は、温度変化から実質的に独立した第３の電流を、調整可能な電流シンクから生成し、第３の電流を第１の電流及び第２の電流と組み合わせて基準電流を生成することを更に含むことができる。
本発明の他の実施の形態は、上述の実施の形態に係る少なくとも１つのワード線電圧発生器を備える半導体メモリを含む。
本発明の他の実施の形態は、半導体ウェーハ上に製作された少なくとも１つの半導体メモリを備え、少なくとも１つの半導体メモリは、上述の実施の形態に係る少なくとも１つのワード線電圧発生器を備える。
本発明の更に別の実施の形態は、少なくとも１つの入力装置と、少なくとも１つの出力装置と、少なくとも１つのプロセッサと、少なくとも１つのメモリ・デバイスとを有する電子システムを備える。少なくとも１つのメモリ・デバイスは、上述の実施の形態に係る少なくとものワード線電圧発生器を備える。
本記述における回路の中には、ダイオード接続トランジスタとして知られている周知の回路構成を含むものがある。ダイオード接続トランジスタは相補型金属酸化物半導体（ＣＭＯＳ）のゲートとドレインが接続されたとき、又は、バイポーラ・トランジスタのベースとコレクタが接続されるときに形成される。このように接続すると、トランジスタはｐｎ接合トランジスタと同様の電圧−電流特性で動作する。したがって、図面にダイオードとして図示された回路要素は、例えば、通常のダイオード、ダイオード構成に接続されたバイポーラ・トランジスタ、又はダイオード構成に接続されたＣＭＯＳデバイスなどの、ダイオード特性を有するｐｎ接合を生成する任意のデバイスにおいて実現され得る。また、ダイオード特性を有する適宜のデバイスは、ダイオード、ｐｎ接合素子、ダイオード接続ＣＭＯＳトランジスタ、ダイオード接続バイポーラ・トランジスタと呼ばれる。
本明細書における記述は、電気的消去可能プログラマブル・メモリ（ＥＥＰＲＯＭ）セル、フラッシュＥＥＰＲＯＭセル及びフラッシュ・セルを不揮発性メモリ・セルと呼んでいる。理解されるとおり、本発明の実施の形態はこれらの不揮発性メモリ・セルのうちの任意のもので実現し得る。
前記のように、フラッシュ・セルの電流特性は温度の変化と共に変化する。図４はこの変化を示している。曲線２５Ｌは低温においてプログラムされたフラッシュ・セルを示している。線Ｖｗｌ＿ｖ（ＬＴ）はフラッシュ・セルが低温において許容されるレベルにあることを検証されることを示している。しかし、デバイスが高温であると、フラッシュ・セルは電流曲線２５Ｈを示す。より高い温度においては、フラッシュ・セルがプログラムされることを検証される最高電圧はＶｗｌ＿ｖ（ＨＴ）で示されている。つまり、読み出しワード線電圧Ｖｗｌ＿ｒが低温及び高温に対して同じ電圧であるならば、低温でプログラムされたが高電圧で読み出されるフラッシュ・セルは、図４に示すように、低減された検証マージンを有する。
本発明は、多くの実施の形態において、温度に依存するワード線電圧とフラッシュ・セルの特性を修正することにより、検証マージンを増すための回路と方法を含む。図５は、異なる温度に対して読み出しワード線電圧Ｖｗｌ＿ｒを変更することによって増大された検証マージンを示している。図４と同様に、曲線２５Ｌは低温でプログラムされたフラッシュ・セルを示し、曲線２５Ｈは高温で読み出されるフラッシュ・セルを示している。Ｖｗｌ＿ｖ（ＬＴ）はフラッシュ・セルが低温で検証される最高電圧を示し、同様に、Ｖｗｌ＿ｖ（ＨＴ）はフラッシュ・セルが高温で検証される最高電圧を示している。Ｖｗｌ＿ｒは、フラッシュ・セルの特性を適合させようとする、すなわち、現在の温度に対して補償しようとする補償を行わないときの読み出しワード線電圧を示している。図４と同様に、比較的小さい検証マージンは、Ｖｗｌ＿ｒとＶｗｌ＿ｖ（ＨＴ）との間の「無補償の検証マージン」として示される。しかし、読み出しが実行されるワード線電圧が修正されると、検証マージンの増加が可能になる。Ｖｗｌ＿ｒ（ＨＴ）は、高温期間での読み出しプロセスに対するワード線上の修正された電圧を示す。読み出しプロセスの期間にワード線電圧を下げることにより、検証マージンは、Ｖｗｌ＿ｖ（ＨＴ）とＶｗｌ＿ｒ（ＨＴ）との間の「補償された検証マージン」によって示すように、増加される。
フラッシュ・セルに対して他の方法でプログラムされた値は、フラッシュ・セルの閾値電圧のワード線電圧に対する確率分布として示されている。図６は、フラッシュ・セルが２つの状態（すなわち、プログラムされた状態及びプログラムされていない状態）にあり得る、２レベルのフラッシュ・セルに対する確率分布を示している。線６０Ｌは、低温でのプログラムされていないフラッシュ・セルに対するＶｔｈの分布を示し、線６０Ｈは、高温でのプログラムされていないフラッシュ・セルに対するＶｔｈの分布を示している。同様に、線６２Ｌは、低温でのプログラムされたフラッシュ・セルに対するＶｔｈの分布を示し、線６２Ｈは、高温でのプログラムされたフラッシュ・セルに対するＶｔｈの分布を示している。線６８は、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するために読み出しプロセスの期間に用いられる電圧レベルを示している。図６は、プログラムされていない状態を２進「１」で、プログラムされた状態を２進「０」で示す。しかし、当業者は認識するように、これは任意の定義であり、状態を逆に定義することもできる。
また、フラッシュ・セルは多重レベルであってよく、フラッシュ・セルは２つの２進状態よりも多くを指示するよう複数のＶｔｈレベルでプログラムされ得る。図７は４レベルのフラッシュ・セルを示している。低温で「１１」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７０Ｌで示され、高温で「１１」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７０Ｈで示されている。同様に、低温で「１０」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７２Ｌで示され、高温で「１０」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７２Ｈで示されている。低温で「００」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７４Ｌで示され、高温で「００」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７４Ｈで示されている。最後に、低温で「０１」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７６Ｌで示され、高温で「０１」状態にプログラムされるフラッシュ・セルに対するＶｔｈの分布は７６Ｈで示されている。線８２、８４、８６は４つのプログラム・レベルを区別するために読み出しプロセスの期間に使用される電圧レベルを示している。図７は、４つの異なる分布の２進値に対する１つの可能な割り当てを示している。しかし、当業者は認識するように、この状態定義は他の２進の組み合わせによっても定義され得る。更に、当業者は認識するように、２又は４以外の複数の状態が本発明の範囲内に含まれるものとする。
図８は、本発明に係るワード線電圧発生器の例示的な実施の形態の回路モデルである。ワード線電圧発生器１００は、第１の電流源１１０、調整可能な電流源１２０及び電圧変換器１４０を備える。第１の電流源１１０は電流加算ノード１５０と接続されており、第１の電流（Ｉｔ）を発生するよう構成されている。第１の電流から導出される電圧は、フラッシュ・セルの閾値電圧の温度係数に実質的に等しい温度係数を含む。換言すると、第１の電流源１１０が電圧変換器１４０と結合されたときのみ、第１の電流源１１０は電圧変換器１４０での電圧降下がフラッシュ・セルの閾値電圧の温度係数と実質的に等しいように構成される。更に別に表現すると、ｄＶｗｌ／ｄＴ＝ｄ（Ｒ＊Ｉｔ）／ｄＴ〜ｄＶｔ＿ｃｅｌｌ／ｄＴとなる。ここで、Ｒは電圧変換器１４０の抵抗値であり、Ｖｔ＿ｃｅｌｌはフラッシュ・セルの閾値電圧である。
調整可能な電流源１２０は電流加算ノード１５０と結合されており、温度変化と実質的に独立した第２の電流（Ｉｃｈ）を発生するよう構成される。第１の電流源１１０と調整可能な電流源１２０は電流加算ノード１５０において基準電流を生成するよう組み合わされる。電圧変換器１４０は、基準電流を抵抗素子のような変換素子に流すことにより、電流加算ノード１５０での電流に比例するＩＲ降下を生成するよう構成されている。
第１の電流源１１０は、温度とフラッシュ・セルの特性とに依存して、電流加算ノード１５０に供給される電流の量を適応修正する。つまり、第１の電流源１１０からの電流の変化によりワード線上の電圧に変化が生じる。換言すると、Ｉｔは、Ｖｔ＿ｃｅｌｌが温度の関数であるのに関係した方法で温度の関数である（すなわち、Ｉｔ＝ｆ（Ｔ）である）。
調整可能な電流源１２０は、検証動作期間には第１の電流源電流を、読み出し動作期間には第２の電流源電流を持つよう調整され得る充電電流（Ｉｃｈ）（これは、第２の電流とも呼ばれる）を生成する。換言すると、検証動作期間にはＩｃｈ＝Ａ＊Ｉｃであり、読み出し動作期間にはＩｃｈ＝Ｂ＊Ｉｃである。更に、調整可能な電流源１２０は温度変化から実質的に独立であるよう構成されているので、調整可能な電流源１２０は読み出し期間と検証期間との温度差に起因する総加算電流を歪ませることがない。
したがって、電流加算ノード１５０において結果として生じる電流は、検証動作期間においてはＩｓｕｍ＝Ｉｔ＋Ｉｃｈ又はＩｓｕｍ＝ｆ（Ｔ）＋Ａ＊Ｉｃであり、読み出し動作期間においてはＩｓｕｍ＝ｆ（Ｔ）＋Ｂ＊Ｉｃである。この構成により、フラッシュ・セルが検証動作期間と読み出し動作期間とに適応するのと同じ方法で温度変化に適応するようになされたワード線電圧を発生することができる。また、Ａ及びＢの値は、多重レベルのフラッシュ・セルに結合されるワード線に対して多重電圧を発生するのに適した多重加算電流を生じるように、且つ、多重レベルのそれぞれにおける検証動作と読み出し動作とで差が生じるように選択することができる。
図９は、本発明に係るワード線電圧発生器１００´の他の例示的な実施の形態の回路モデルである。ワード線電圧発生器１００´は第１の電流源１１０´、調整可能な電流源１２０´、調整可能な電流シンク１３０´及び電圧変換器１４０´を備える。第１の電流源１１０´は図８の第１の電流源１１０と同じであり、フラッシュ・セルの温度係数と実質的に等しい温度係数を有する。
調整可能な電流源１２０´は、検証動作期間には第１の電流源電流を、読み出し動作期間には第２の電流源電流を持つよう調整され得る充電電流（Ｉｃｈ）を生成する。換言すると、検証動作期間にはＩｃｈ＝Ａ＊Ｉｃであり、読み出し動作期間にはＩｃｈ＝Ｂ＊Ｉｃである。加えて、調整可能な電流源１２０´は、温度変化から実質的に独立であるように構成されているので、読み出し動作と検証動作との温度差に起因して総加算電流を歪ませることがない。
調整可能な電流源１２０´と同様に、調整可能な電流シンク１３０´は、検証動作期間には第１のシンク電流を、読み出し動作期間には第２のシンク電流を持つよう調整され得る放電電流（Ｉｄｉｓ）（これは第３の電流とも呼ばれる）を生成する。換言すると、検証動作期間にはＩｄｉｓ＝Ｃ＊Ｉｄであり、読み出し動作期間にはＩｄｉｓ＝Ｄ＊Ｉｄである。加えて、調整可能な電流シンク１３０´は温度変化から実質的に独立であるように構成されているので、読み出し動作期間と検証期間との温度差に起因して総加算電流を歪ませることがない。
したがって、電流加算ノード１５０´に結果として生じる電流は、検証動作期間においてはＩｓｕｍ＝Ｉｔ＋Ｉｃｈ＋Ｉｄｉｓ又はＩｓｕｍ＝ｆ（Ｔ）＋Ａ＊Ｉｃ＋Ｃ＊Ｉｄであり、読み出し動作期間においてはＩｓｕｍ＝ｆ（Ｔ）＋Ｂ＊Ｉｃ＋Ｄ＊Ｉｄである。この構成により、フラッシュ・セルが読み出し動作と検証動作とに適応するのと同じ方法で温度変化に適応するようになされたワード線電圧を生成することができる。
構成の例を挙げると、図９のワード線電圧発生器１００´は検証動作期間にはＣ＝０とし、読み出し動作期間にはＢ＝０として構成することができる。この構成においては、検証動作期間には、変動可能な電流源は電流加算ノード１５０´に対する電流に寄与するが、変動可能な電流シンクは効果的にオフの状態にある。同様に、読み出し動作期間には、変動可能な電流源は効果的にオフの状態にあるが、変動可能な電流シンクは電流加算ノード１５０´に対する電流に寄与する。当業者は認識するように、本発明の範囲内で、係数Ａ、Ｂ、Ｃ、Ｄに対する多くの他の組み合わせを考えることができる。また、Ａ、Ｂ、Ｃ及びＤの値は、多重レベルのフラッシュ・セルに結合されるワード線に対して多重電圧を発生するのに適した多重加算電流を生じるように、且つ、多重レベルのそれぞれにおける検証動作と読み出し動作とで差が生じるように選択し得る。
図１０は、本発明に係るワード線電圧発生器１００"の例示的な実施の形態の回路図である。ワード線電圧発生器１００"は第１の電流源１１０"、調整可能な電流源１２０"、調整可能な電流源電流シンク１３０"、電圧変換器１４０"、可変電流コントローラ１７０及び可変電流セレクタ１８０を備える。動作において、ワード線電圧発生器は図８及び図９の既に検討した実施の形態と同じように動作する。図１０の実施の形態において、電圧変換器１４０"は電流加算ノード１５０"とアースとの間に結合された抵抗素子Ｒとして実現される。更に、第１の電流源１１０"はｐチャネル・トランジスタ（Ｐｓ）として実現され、そのソースは電圧源に結合され、ドレーンは電流加算ノード１５０"に結合される。ｐチャネル・トランジスタＰｓのゲートは、ｐチャネル・トランジスタＰｓを流れる電流の量を制御するための整合電流コントローラ１６０によって生成される温度補償バイアス信号１６５に結合される。整合電流コントローラ１６０については後述する。
可変電流コントローラ１７０及び可変電流セレクタ１８０は調整可能な電流源１２０"及び調整可能な電流シンク１３０"を制御する。可変電流コントローラ１７０については後述する。可変電流セレクタ１８０は信号ｔｒｍ＿１ｐ、ｔｒｍ＿２ｐ、ｔｒｍ＿４ｐ、ｔｒｍ＿１ｎ、ｔｒｍ＿２ｎ、ｔｒｍ＿４ｎを生成する。これらの信号はｐチャネル・トランジスタ１Ａ、２Ａ、４Ａ及びｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂのゲートにそれぞれ結合される。ｐチャネル・トランジスタ１Ａ、２Ａ、４Ａは２進の重み付けされたゲート・サイズを有するよう構成され、２Ａのサイズは１Ａのサイズの２倍であり、４Ａのサイズは２Ａのサイズの２倍である。この構成により、可変電流コントローラ１７０はｔｒｍ＿１ｐ、ｔｒｍ＿２ｐ、ｔｒｍ＿４ｐをアサート又はネゲートして、重み付けされた電流を電流加算ノード１５０"に流すようにする。例を挙げると、ｐチャネル・トランジスタ１Ａが１０μＡ供給し、ｐチャネル・トランジスタ２Ａが２０μＡ供給し、ｐチャネル・トランジスタ４Ａが４０μＡ供給するよう構成されるならば、調整可能な電流源１２０"は０から７０μＡの電流を供給するよう構成されるが、これに限定されない。
調整可能な電流シンク１３０"は２進の重み付けされたｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂを制御することによって同じように動作する。言うまでもなく、２進の重み付けは調整可能な電流源１２０"及び調整可能な電流シンク１３０"を作るための方法の一例である。当業者は認識するように、本発明の範囲内で多くの他の方法を用いることができる。加えて、２進の重み付けは、選択可能な電流のダイナミック・レンジを修正するよう増しても、減らしてもよい。例えば、２進の重み付けは０〜３の選択に対して減らされ、０〜１５の選択に対して増加されるが、これに限定されるものではない。
可変電流コントローラ１７０は、ノード１７２におけるバイアス電圧（ｖｇｐ＿ｃ）を制御することにより、ｐチャネル・トランジスタ１Ａ、２Ａ、４Ａを流れる電流の量を微調整することができる。同様に、ｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂを流れる電流の量は、ノード１７４におけるバイアス電圧（ｖｇｎ＿ｃ）を制御することによって微調整される。可変の重み付けと組み合わされた微調整は、可変電流源からの各重み付けされた電流源を組み合わせることによって、温度変化から実質的に独立した集合的な第２の電流Ｉｃｈを作るのに用いられる。同様に、可変の重み付けと組み合わされた微調整は、可変電流源からの各重み付けされた電流シンクを組み合わせることによって、温度変化から実質的に独立した集合的な第３の電流Ｉｄｉｓを作るのに用いられる。
図１１Ａ〜図１１Ｇは、図１０の整合電流コントローラ１６０の種々の実施の形態の回路図である。図１１Ａ〜図１１Ｄは、電流ミラー構成で結合されたｐチャネル・トランジスタＰ１、Ｐ２と電流ミラー構成で結合されたｎチャネル・トランジスタＮ１、Ｎ２を含む整合電流源１６３を備えている。この整合電流源１６３はＰ１を介して第１の電流信号Ｉ１を作り、Ｐ２を介して第２の電流信号Ｉ２を作る。Ｐ１とＰ２は、電流ミラー構成について周知であるように、トランジスタが同じサイズで整合しているならば、等しい電流を有する。
図１１Ａは、負の温度係数を有する整合電流コントローラ１６０を示している。抵抗素子Ｒ１は所定の電圧降下とＮ２を通る第２の電流とを生成する。しかし、ダイオードにおいては、ｐｎ接合は負の温度係数を持ち、ｐｎ接合での電圧降下の変化は温度変化に反比例する。換言すると、温度が上昇するにつれて、ｐｎ接合での電圧降下は小さくなる。例えば、シリコンの場合、ｐｎ接合での電圧降下は−２．２ｍＶ／ＯＣ前後で温度に反比例する。したがって、ダイオードＤ１は負の温度係数を持つダイオード電圧降下を示す。整合電流源は、温度補償されたバイアス信号１６５がダイオードＤ１の負の温度係数に関係する負の温度係数を含むように、電流Ｉ１とＩ２を実質的に同じに保つよう動作する。
図１１Ｂは、正の温度係数を持つ整合電流コントローラ１６０を示している。ダイオードＤ１、Ｄ２は、ダイオードＤ１の接合面積が１の相対サイズを持ち、ダイオードＤ２がダイオードＤ１のサイズのＮ倍の接合面積を持つように、相対サイズの接合面積を持つよう構成される。異なるサイズではあるがエミッタ電流が同一である２つのダイオードは、異なる電流密度を持ち、その結果、ｐｎ接合での電圧降下が僅かに相違する。ダイオードの負の温度係数に起因して、温度が上昇するにつれて、ダイオードＤ１の電圧降下はダイオードＤ２の電圧降下の低下よりも速い速度で減少する。一般に、この差はΔＶｂｅとして表され、２つのダイオードＤ１、Ｄ２間の電圧降下の差を表すことを示している。したがって、第１のダイオードＤ１での電圧降下は、第２のダイオードＤ２での電圧降下と抵抗素子Ｒ１での電圧降下との和に等しい。したがって、第１の電流Ｉ１と第２の電流Ｉ２とを実質的に同一に保つためには、抵抗素子Ｒ１での電圧降下（ΔＶｂｅ）は直接的な温度相関を有する（すなわち、電圧変化は温度上昇の共に増加する）。ΔＶｂｅは絶対温度に比例する（ＰＴＡＴ）電圧であるとも言われる。これは、温度補償されたバイアス信号１６５が温度から実質的に独立した状態を保つように、ダイオードＤ１の負の温度係数とは実質的に逆の正の温度係数で、温度変化に比例して電圧が調整されるからである。
図１１Ｃは、図１１Ａに示す実施の形態と図１１Ｂに示す実施の形態との間の温度係数を有する整合電流コントローラ１６０を示している。動作においては、図１１Ｃの実施の形態は図１１Ｂの実施の形態と同様に動作する。しかし、図１１Ｃの実施の形態は抵抗Ｒ２を含む。この結果、第２の電流Ｉ２はサブ電流Ｉ２ａとサブ電流Ｉ２ｂとに分割される。サブ電流Ｉ２ａは、既に説明したとおり、ΔＶｂｅ項に起因して温度変化に直接関係する。これに対して、サブ電流Ｉ２ｂは電流Ｉ２を増加させるように動作し、オフセット（Ｉｐｔｃｏ）付きの正の温度係数を持つ電流Ｉ２を生じる。ここで、サブ電流Ｉ２ａは正の温度係数を生成し、サブ電流Ｉ２ｂはオフセットを生成する。その結果、温度補償されたバイアス信号１６５はＩｐｔｃｏに直接関係した電圧を有する。Ｎ１、Ｎ２のトランジスタ・サイズに対する抵抗Ｒ１、Ｒ２の異なる抵抗比は、温度変化から実質的に独立した状態を維持しながら、温度補償されたバイアス信号１６５を異なる値に対して修正するように選択され得る。
図１１Ｄの実施の形態は図１１Ｃの実施の形態と同じであるが、抵抗Ｒ１ｔにバイパス・トランジスタＮ３が、抵抗Ｒ２ｔにバイパス・トランジスタＮ４が設けられている点で相違する。この構成により、抵抗Ｒ１及び（おそらくは）抵抗Ｒ１ｔを流れるサブ電流Ｉ２ａに起因する電圧降下を修正するためのトリミング能力が可能になる。同様に、抵抗Ｒ２及び（おそらくは）抵抗Ｒ２ｔを流れるサブ電流Ｉ２ｂに起因する電圧降下が修正される。言うまでもなく、このトリミング能力は２以上の選択可能な抵抗へ拡張することができる。
図１１Ｅは、選択されているフラッシュ・メモリ・セルの特性をモデル化するためにフラッシュ・メモリ・セルＭ１を用いた整合電流コントローラ１６０を示している。ｐチャネル・トランジスタＰ３は電流源を作るようにダイオード構成で接続される。フラッシュ・メモリ・セルＭ１は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。ｎチャネル・トランジスタＮ５は、ｐチャネル・トランジスタＰ３を流れる電流を、したがって、温度補償されたバイアス信号１６５での電圧出力を更に修正するよう、バイアス電圧Ｖｂｉａｓによって制御される。
図１１Ｆは、図１１Ｅの実施の形態と同様に、選択されているフラッシュ・メモリ・セルの特性を修正するためにフラッシュ・メモリ・セルＭ２を用いた整合電流コントローラ１６０を示している。ｐチャネル・トランジスタＰ３は電流源を作るためにダイオード構成で接続される。フラッシュ・メモリ・セルＭ２は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。図１１Ｆの実施の形態を除いて、フラッシュ・メモリ・セルはコントロール・ゲートを有し、フローティング・ゲートは結合される。この構成は、プログラムされるフラッシュ・メモリ・セルを一層正確に形成することができるので、フラッシュ・メモリ・セルＭ２のプログラミング動作を生成するための機構を設ける必要性を除去する。ｎチャネル・トランジスタＮ５は、ｐチャネル・トランジスタＰ３を流れる電流を、したがって、温度補償されたバイアス信号１６５を更に修正するよう、バイアス電圧Ｖｂｉａｓによって制御される。
図１１Ｇは、選択されているフラッシュ・メモリ・セルの特性を修正するためにｎチャネル・トランジスタＮ６を用いた整合電流コントローラ１６０を示している。ｐチャネル・トランジスタは電流源を作るようダイオード構成で接続される。ｎチャネル・トランジスタＮ６は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。ｎチャネル・トランジスタＮ５は、ｐチャネル・トランジスタＰ３を流れる電流を、したがって、温度補償されたバイアス信号１６５を更に修正するよう、バイアス電圧Ｖｂｉａｓによって制御される。
図１２は、図１０の可変電流コントローラ１７０の例示的な実施の形態の回路図である。ｐチャネル・トランジスタＰ３、Ｐ４、ｎチャネル・トランジスタＮ７、Ｎ８ダイオードＤ３、Ｄ４及び抵抗Ｒ３、Ｒ４が、図１１Ｃに示す整合電流コントローラ１６０と同様の方法でオフセット（Ｉｐｔｃｏ）付きの正の温度係数を作るよう動作する。その結果、ノード１７２（ｖｇｐ＿ｃ）は温度変動から実質的に独立であるように生成されて、図１０に示す調整可能な電流源１２０"のｐチャネル・トランジスタに対するバイアス・レベルを作り出す。ｐチャネル・トランジスタＰ５及びｎチャネル・トランジスタＮ９は、図１０に示す調整可能な電流シンク１３０"のｎチャネル・トランジスタに対する適宜のバイアス・レベルで、ノード１７２（ｖｇｐ＿ｃ）と関係するノード１７４（ｖｇｎ＿ｃ）にバイアス信号を作るように動作する。
図１３は、バッファ１９０を備えるワード線電圧発生器１００´´´の例示的な実施の形態の回路図である。実施の形態によっては、バッファ１９０は重くロードされた長いワード線を駆動するのに有用なことがある。こうした実施の形態においては、図８、図９及び図１０に示す実施の形態に係るワード線電圧発生器１００に、低出力インピーダンスのバッファ１９０が後続する。例えば、図１４は、バッファ１９０として使用される、出力と反転入力との間でフィードバックが行われるゲイン１の構成の差動増幅器１９５を示しているが、これに限定されるものではない。
図１５は、本発明の実施の形態に係るワード線電圧発生器１００を備えるフラッシュ・メモリの例示的な実施の形態のブロック図である。フラッシュ・メモリは、フラッシュ・メモリ・セルの配列２１０、アドレス入力に基づいて適宜のワード線を選択するための行デコーダ２２０、及び列デコーダ２２５を備える。選択された列は読み出しのために感知増幅器のブロック２３０へ導かれる。更に、感知増幅器のブロック２３０は、プログラミング及び消去の期間にフラッシュ・セルのソース、フラッシュ・セルのドレーン又はそれら両方に適宜の電圧を印加するのに使用される。インタフェースのブロック２３５は外部回路と感知増幅器のブロック２３０との間で入出力されるデータのインタフェースを取る回路を備える。コントローラ２４０とコマンド・バッファ２４５はフラッシュ・メモリ内の種々の動作及び外部回路からのコマンドを制御する。アドレス・バッファ２５０は外部回路、行デコーダ２２０及び列デコーダ２２５の間のアドレスをバッファリングする。メモリの配列２１０のアーキテクチャに依存して、アドレス・バッファ２５０はアドレスの一部を行デコーダ２２０へ送ると共に該アドレスの一部を列デコーダ２２５へ送る。
スイッチ２９０は動作モードに依存してワード線のうちの適切なものを選択する。Ｖｗｌ発生器１００は本発明の実施の形態に係る読み出し動作及び検証動作に対するワード線電圧を生成する。Ｖｐｇｍ発生器２６２はプログラミング動作のためのワード線電圧を生成する。
図１６に示すように、半導体ウェーハ４００は、本発明によると、複数の半導体メモリ３００を含み、それぞれの半導体メモリ３００には、既述のワード線電圧発生器又は方法の少なくとも１つの実施の形態が組み込まれている。言うまでもなく、理解されるように、半導体メモリ３００はシリコン・ウェーハ以外の基板、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板、シリコン・オン・グラス（ＳＯＧ）基板、シリコン・オン・サファイア（ＳＯＳ）基板の上に製作されてもよい。
図１７に示すように、電子システム５００は、本発明によると、入力装置５１０、出力装置５２０、プロセッサ５３０及びメモリ・デバイス５４０を備える。メモリ・デバイス５４０は少なくとも１つの半導体メモリ３００´を備えており、半導体メモリ３００´は既述のワード線電圧発生器又は方法の少なくとも１つの実施の形態をメモリ・デバイスに組み込んでいる。
以上、本発明を、好ましい実施の形態に関して説明してきたが、当業者は認識し理解するように、以上の説明は限定的ではない。むしろ、特許請求される発明の範囲を逸脱することなく、好ましい実施の形態に対する多くの追加、削除、修正を行うことができる。更に、発明者が意図する発明の範囲内に包含しながら、１つの実施の形態の特徴を他の実施の形態の特徴と組み合わせることができる。
フラッシュ・メモリ・セルの回路図である。 フラッシュ・メモリ・セルにおける種々の電流をグラフで表わした図である。 フラッシュ・メモリ・セルにおける検証マージンをグラフで表した図である。 フラッシュ・メモリ・セルにおける低減された検証マージンをグラフで表した図である。 フラッシュ・メモリ・セルにおける補償された検証マージンをグラフで表した図である。 ２レベルのフラッシュ・メモリ・セルに対する閾値電圧の分布をプロットした図である。 多重レベルのフラッシュ・メモリ・セルに対する閾値電圧の分布をプロットした図である。 本発明の例示的な実施の形態の回路モデルである。 本発明の例示的な他の実施の形態の回路モデルである。 本発明の例示的な他の実施の形態の回路モデルである。 整合電流コントローラの種々の実施の形態の回路図である。 整合電流コントローラの種々の実施の形態の回路図である。 整合電流コントローラの種々の実施の形態の回路図である。 整合電流コントローラの種々の実施の形態の回路図である。 整合電流コントローラの種々の実施の形態の回路図である。 整合電流コントローラの種々の実施の形態の回路図である。 整合電流コントローラの種々の実施の形態の回路図である。 可変電流コントローラの例示的な実施の形態の回路図である。 バッファを備える、本発明の例示的な実施の形態の回路モデルである。 ゲイン１のバッファの例示的な実施の形態の回路図である。 本発明の実施の形態に係るワード線電圧発生器を備えるフラッシュ・メモリの例示的な実施の形態のブロック図である。 本発明の実施の形態に係るワード線電圧発生器を含む複数の半導体デバイスを有する半導体ウェーハである。 本発明の実施の形態に係るワード線電圧発生器を含む複数の半導体メモリを示すコンピュータ・システムを示す図である。

Claims (44)

  1. 電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和を含むワード線電圧発生器。
  2. 前記第１の電流源が、電圧源に結合されたソースと、前記電流加算ノードに結合されたドレーンと、整合電流コントローラからの温度補償されたバイアス信号に結合されたゲートとを有するｐチャネル・トランジスタを備える、請求項１に記載のワード線電圧発生器。
  3. 前記整合電流コントローラが、
    第１の電流信号と、実質的に等しい第２の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第２の電流信号と関係を有する整合電流源と、
    前記第１の電流信号とアースとの間に結合された第１のｐｎ接合素子と
    第２の電流信号とアースとの間に結合された第１の抵抗素子と、
    を備える、請求項２に記載のワード線電圧発生器。
  4. 前記整合電流コントローラが、
    第１の電流信号と、実質的に等しい第２の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第２の電流信号と関係を有する整合電流源と、
    前記第１の電流信号とアースとの間に結合された第１のｐｎ接合素子と
    第２の電流信号とアースとの間に直列に結合された、第１の抵抗素子及び第２のｐｎ接合素子と、
    を備える、請求項２に記載のワード線電圧発生器。
  5. 前記整合電流コントローラが、
    第１の電流信号と、実質的に等しい第２の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第２の電流信号と関係を有する整合電流源と、
    前記第１の電流信号とアースとの間に結合された第１のｐｎ接合素子と
    第２の電流信号とアースとの間に直列に結合された、第１の抵抗素子及び第２のｐｎ接合素子と、
    前記第２の電流信号とアースとの間に結合された第２の抵抗素子と、
    を備える、請求項２に記載のワード線電圧発生器。
  6. 前記第１の抵抗素子が選択的に可変であり、前記第２の抵抗素子が選択的に可変であるよう構成される、請求項５に記載のワード線電圧発生器。
  7. 前記整合電流コントローラが、少なくとも１つのビット・セルと実質的に同じであるフラッシュ・セルを流れるバイアスされた電流から、温度補償されたバイアス信号を生成する、請求項２に記載のワード線電圧発生器。
  8. 前記調整可能な電流源が、検証プロセス期間には第１の電流源電流を、読み出しプロセス期間には第２の電流源電流を生成するよう構成される、請求項１に記載のワード線電圧発生器。
  9. 前記調整可能な電流源が、複数の異なる電流源レベルで前記第２の電流を生成するよう構成された複数の電流源発生器を更に備える、請求項１に記載のワード線電圧発生器。
  10. 前記複数の異なる電流源レベルのうちの１つのレベルが検証プロセス期間に生成され、前記複数の異なる電流源レベルのうちの他の１つのレベルが読み出しプロセス期間に生成される、請求項９に記載のワード線電圧発生器。
  11. 前記少なくとも１つのビット・セルが、少なくとも１つの多重レベル・ビット・セルであり、
    前記複数の異なる電流源レベルのうちの少なくとも１つのレベルが、前記少なくとも１つの多重レベル・ビット・セルの第１の電圧レベルに対して生成され、
    前記複数の異なる電流源レベルのうちの少なくとも１つの別のレベルが、前記少なくとも１つの多重レベル・ビット・セルの別の電圧レベルに対して生成される、
    請求項９に記載のワード線電圧発生器。
  12. 電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに接合され、前記温度変化から実質的に独立した第３の電流を生成するよう構成された調整可能な電流シンクと、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和から前記第３の電流を差し引いたものを含むワード線電圧発生器。
  13. 前記第１の電流源が、電圧源に結合されたソースと、前記電流加算ノードに結合されたドレーンと、整合電流コントローラからの温度補償されたバイアス信号に結合されたゲートとを有するｐチャネル・トランジスタを備える、請求項１２に記載のワード線電圧発生器。
  14. 前記整合電流コントローラが、
    第１の電流信号と、実質的に等しい第２の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第２の電流信号と関係を有する整合電流源と、
    前記第１の電流信号とアースとの間に結合された第１のｐｎ接合素子と
    第２の電流信号とアースとの間に結合された第１の抵抗素子と、
    を備える、請求項１３に記載のワード線電圧発生器。
  15. 前記整合電流コントローラが、
    第１の電流信号と、実質的に等しい第２の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第２の電流信号と関係を有する整合電流源と、
    前記第１の電流信号とアースとの間に結合された第１のｐｎ接合素子と
    第２の電流信号とアースとの間に直列に結合された、第１の抵抗素子及び第２のｐｎ接合素子と、
    前記第２の電流信号とアースとの間に結合された第２の抵抗素子と、
    を備える、請求項１３に記載のワード線電圧発生器。
  16. 前記整合電流コントローラが、
    第１の電流信号と、実質的に等しい第２の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第２の電流信号と関係を有する整合電流源と、
    前記第１の電流信号とアースとの間に結合された第１のｐｎ接合素子と
    第２の電流信号とアースとの間に直列に結合された、第１の抵抗素子及び第２のｐｎ接合素子と、
    前記第２の電流信号とアースとの間に結合された第２の抵抗素子と、
    を備える、請求項１３に記載のワード線電圧発生器。
  17. 前記第１の抵抗素子が選択的に可変であり、前記第２の抵抗素子が選択的に可変であるよう構成される、請求項１６に記載のワード線電圧発生器。
  18. 前記整合電流コントローラが、少なくとも１つのビット・セルと実質的に同じであるフラッシュ・セルを流れるバイアスされた電流から、温度補償されたバイアス信号を生成する、請求項１３に記載のワード線電圧発生器。
  19. 前記調整可能な電流源が、検証プロセス期間には第１の電流源電流を、読み出しプロセス期間には第２の電流源電流を生成するよう構成される、請求項１２に記載のワード線電圧発生器。
  20. 前記調整可能な電流シンクが、前記検証プロセス期間には第１のシンク電流を、前記読み出しプロセス期間には第２のシンク電流を生成するよう構成される、請求項１９に記載のワード線電圧発生器。
  21. 前記第１のシンク電流が前記検証プロセス期間には実質的にゼロであり、前記第１の電流源電流が前記読み出しプロセス期間には実質的にゼロである、請求項２０に記載のワード線電圧発生器。
  22. 前記調整可能な電流源が、複数の異なる電流源レベルで前記第２の電流を生成するよう構成された複数の電流源発生器を更に備える、請求項１２に記載のワード線電圧発生器。
  23. 前記複数の異なる電流源レベルのうちの１つのレベルが検証プロセス期間に生成され、前記複数の異なる電流源レベルのうちの他の１つのレベルが読み出しプロセス期間に生成される、請求項２２に記載のワード線電圧発生器。
  24. 前記調整可能な電流シンクが、このなる複数の電流シンク・レベルで前記第３の電流を生成するよう構成された複数の電流シンク発生器を更に備える、請求項１２に記載のワード線電圧発生器。
  25. 前記複数の異なる電流シンク・レベルのうちの１つのレベルが検証プロセス期間に生成され、前記複数の異なる電流シンク・レベルのうちの他の１つのレベルが読み出しプロセス期間に生成される、請求項２４に記載のワード線電圧発生器。
  26. 前記少なくとも１つのビット・セルが、少なくとも１つの多重レベル・ビット・セルであり、
    前記複数の異なる電流源レベルのうちの少なくとも１つのレベルが、前記少なくとも１つの多重レベル・ビット・セルの第１の電圧レベルに対して生成され、
    前記複数の異なる電流源レベルのうちの少なくとも１つの別のレベルが、前記少なくとも１つの多重レベル・ビット・セルの別の電圧レベルに対して生成される、
    請求項２４に記載のワード線電圧発生器。
  27. 第１の電流を生成するステップであって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有するステップと、
    調整可能な電流源から、温度変化から実質的に独立した第２の電流を生成するステップと、
    前記第１の電流と前記第２の電流とを組み合わせて基準電流を生成するステップと、
    前記基準電流を電圧変換器に流すことにより、前記基準電流をワード線電圧に変換するステップと、
    を具備する方法。
  28. 前記第２の電流を生成するステップが、
    検証プロセス期間に第１の電流源電流を生成するステップと、
    読み出しプロセス期間に第２の電流源電流を生成するステップと、
    を更に備える、請求項２７に記載の方法。
  29. 前記第２の電流を生成するステップが、
    検証プロセス期間に第１の電流源電流を生成するステップと、
    読み出しプロセス期間に第２の電流源電流を生成するステップと、
    を更に備える、請求項２７に記載の方法。
  30. 前記第２の電流を生成するステップが、複数の異なる電流源レベルから前記第２の電流を生成するステップを更に備える、請求項２７に記載の方法。
  31. 複数の異なる電流源レベルから前記第２の電流を生成するステップが、
    検証プロセス期間に、前記複数の異なる電流源レベルのうちの１つのレベルを生成するステップと、
    読み出しプロセス期間に、前記複数の異なる電流源レベルのうちの他の１つのレベルを生成するステップと、
    を備える、請求項３０に記載の方法。
  32. 前記第２の電流を生成するステップが、
    少なくとも１つの多重レベル・ビット・セルの第１の電圧レベルに対して、複数の異なる電流源レベルのうちの１つのレベルを生成するステップと、
    前記少なくとも１つの多重レベル・ビット・セルの別の電圧レベルに対して、前記複数の異なる電流源レベルのうちの他の１つのレベルを生成するステップと、
    を更に備える、請求項２７に記載の方法。
  33. 調整可能な電流シンクから、温度変化から実質的に独立した第３の電流を生成するステップと、
    前記第１の電流及び前記第２の電流と前記第３の電流を組み合わせて前記基準電流を生成するステップと、
    更に備える、請求項２７に記載の方法。
  34. 前記第３の電流を生成するステップが、
    検証プロセス期間に第１のシンク電流を生成するステップと、
    読み出しプロセス期間に第２のシンク電流を生成するステップと、
    を更に備える、請求項３３に記載の方法。
  35. 前記第３の電流を生成するステップが、複数の異なる電流シンク・レベルから前記第３の電流を生成するステップを更に備える、請求項３３に記載の方法。
  36. 前記第３の電流を生成するステップが、
    前記第３の電流を選択するステップが、
    検証プロセス期間に前記複数の電流シンク・レベルのうちの１つのレベルを生成するステップと、
    読み出しプロセス期間に前記複数の電流シンク・レベルのうちの他の１つのレベルを生成するステップと、
    を更に備える、請求項３５に記載の方法。
  37. 前記第２の電流を生成するステップが、複数の異なる電流源レベルから前記第２の電流を生成するステップを更に備える、請求項３５に記載の方法。
  38. 前記第２の電流を選択するステップが、
    検証プロセス期間に前記複数の異なる電流源レベルのうちの１つのレベルを生成するステップと、
    読み出しプロセス期間に前記複数の異なる電流源レベルのうちの他のレベルを生成するステップと、
    を更に備える、請求項３７に記載の方法。
  39. 少なくとも１つのワード線電圧発生器を備える半導体メモリであって、
    電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和を含む半導体メモリ。
  40. 少なくとも１つのワード線電圧発生器を備える半導体メモリであって、
    電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに接合され、前記温度変化から実質的に独立した第３の電流をシンクするよう構成された調整可能な電流シンクと、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和から前記第３の電流を差し引いたものを含む半導体メモリ。
  41. 少なくとも１つのワード線電圧発生器を備える半導体ウェーハであって、
    電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和を含む半導体ウェーハ。
  42. 少なくとも１つのワード線電圧発生器を備える半導体ウェーハであって、
    電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに接合され、前記温度変化から実質的に独立した第３の電流をシンクするよう構成された調整可能な電流シンクと、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和から前記第３の電流を差し引いたものを含む半導体ウェーハ。
  43. 少なくとも１つの入力デバイスと、
    少なくとも１つの出力デバイスと、
    プロセッサと、
    メモリ・デバイスと、
    を具備し、前記メモリ・デバイスが、
    電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和を含む少なくとも１つのワード線電圧発生器を有する少なくとも１つの半導体メモリを備える電子システム。
  44. 少なくとも１つの入力デバイスと、
    少なくとも１つの出力デバイスと、
    プロセッサと、
    メモリ・デバイスと、
    を具備し、前記メモリ・デバイスが、
    少なくとも１つのワード線電圧発生器を備える半導体ウェーハであって、
    電流加算ノードに結合され、第１の電流を生成するよう構成された第１の電流源であって、前記第１の電流から導出される電圧が少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第１の電流源と、
    前記電流加算ノードに結合され、温度変化から実質的に独立した第２の電流を生成するよう構成された調整可能な電流源と、
    前記電流加算ノードに接合され、前記温度変化から実質的に独立した第３の電流をシンクするよう構成された調整可能な電流シンクと、
    前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
    を具備し、前記基準電流が前記第１の電流と前記第２の電流との和から前記第３の電流を差し引いたものを含む少なくとも１つのワード線電圧発生器を有する少なくとも１つの半導体メモリを備える電子システム。
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