JP2006041174A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 ビット線コンタクトCB2とトランジスタTr1(21)およびTr1(22)との間に、選択ゲートトランジスタDSGT1(21),DSGT2(21),DSGT1(22),DSGT2(22)が行方向に配列するようにそれぞれ2つずつ直列接続されている。これら4つの選択ゲートトランジスタDSGT1(21)〜DSGT2(22)は、そのゲート長が列方向で互いに異なるように形成されていると共に行方向で互いに異なるように形成されている。
【選択図】 図1
Description
しかし設計ルールがさらに厳しくなると、マスクの合わせずれの点からドーズ量を打ち分けて形成することが困難になる。しかも熱工程時にドーパントが不必要に拡散され近接するメモリセルや選択ゲートトランジスタに悪影響が引き起こされる問題が生じる虞がある。
以下、本発明を、NAND型フラッシュメモリ装置に適用した第1の実施形態について、図1ないし図3を参照しながら説明する。
まず、本実施形態に係るNAND型フラッシュメモリ装置Fのメモリセル領域における回路構成を図2を参照しながら説明する。図2は、NAND型フラッシュメモリ装置Fのメモリセル領域の回路構成を概略的に示している。
ビット線BL2のビット線コンタクトCB2と、ストリングAL21の一端部に配設されたメモリセルトランジスタTr1(21)との間には、2個のストリング選択トランジスタである選択ゲートトランジスタDSGT1(21)およびDSGT2(21)が直列接続されている。ストリングAL22の一端部に配設されたメモリセルトランジスタTr1(22)とビット線BL2のビット線コンタクトCB2との間には、2個のストリング選択トランジスタである選択ゲートトランジスタDSGT1(22)およびDSGT2(22)が直列接続されている。これらの選択ゲートトランジスタDSGT1(21)およびDSGT2(22)は、ディプレッション型のMOSトランジスタにより構成されており、選択ゲートトランジスタDSGT2(21)およびDSGT1(22)は、エンハンスメント型のMOSトランジスタにより構成されている。
ストリングAL21の各メモリセルトランジスタTr1(21)〜Trm(21)は、そのソース/ドレイン拡散層およびチャネル領域がアクティブエリアAA21に形成されている。また、ストリングAL22の各メモリセルトランジスタ22Tr1(22)〜Trm(22)は、そのソース/ドレイン拡散層およびチャネル領域がアクティブエリアAA22に形成されている。
選択ゲートトランジスタDSGT1(21)およびDSGT2(22)をディプレッション型のトランジスタとして形成するためには、例えば120nmのゲート長L2で形成すると良い。また、選択ゲートトランジスタDSGT2(21)およびDSGT1(22)をエンハンスメント型のトランジスタとして形成するためには、当該トランジスタのゲートを例えば220nmのゲート長L1で形成し、図1に示すように、選択ゲートトランジスタDSGT1(21)およびDSGT2(22)のゲート長よりも長く形成すると良い。このように構成することで、ショートチャネル効果を利用してスレッショルド電圧Vtが互いに異なるトランジスタを構成することができる。
図2に戻って、ワード線WL1〜WLmやビット線BL1〜BLnには、それぞれ、図示しない行デコーダ,列デコーダが接続されており、各ワード線WL1〜WLmおよびビット線BL1〜BLnを択一的に選択できるように構成されている。さらに図示しない制御回路が、ドレイン側のトランジスタDSGT1(11)およびDSGT1(12)並びにDSGT2(11)およびDSGT2(12)〜トランジスタDSGT1(n1)およびDSGT1(n2)並びにDSGT2(n1)およびDSGT2(n2)、ソース側のトランジスタSSGT(11)およびSSGT(12)〜トランジスタSSGT(n1)およびSSGT(n2)のゲートに対して選択信号を与えることにより、ストリングAL11およびAL12〜ストリングALn1およびALn2をイネーブル/ディスイネーブル切替可能になっている。
ビット線BL2が選択され、図示しない制御回路から選択ゲートSG1にHレベルの電圧が印加されると共に、選択ゲートSG2にLレベル(=0V)の基準電圧が印加され、さらに、ソース側の選択ゲートSG3に対して共にHレベルの電圧が印加されると、トランジスタDSGT1(21)、DSGT1(22)、DSGT2(22)、SSGT(21)、SSGT(22)が共にオンになり、トランジスタDSGT2(21)がオフになる。この場合、ストリングAL22がイネーブルになり、ストリングAL21がディスイネーブルになる。
他方、図示しない制御回路から選択ゲートトランジスタDSGT1(21)およびDSGT1(22)のゲートにLレベル(=0V)の基準電圧が印加されると共に、選択ゲートトランジスタDSGT2(21)およびDSGT2(22)のゲートにHレベルの電圧が印加され、さらに、ソース側のトランジスタSSGT(21)およびトランジスタSSGT(22)のゲートに対して共にHレベルの電圧が印加されると、トランジスタDSGT1(21)、DSGT2(21)、DSGT2(22)、SSGT(21)、SSGT(22)が共にオンになり、トランジスタDSGT1(22)がオフになる。
図4は、本発明の第2の実施形態の説明を示すもので、第1の実施形態と異なるところは、ビット線BL2およびBL3における選択ゲートトランジスタの配設関係にある。第1の実施形態と同一部分については同一符号を付してその説明を省略し、以下異なる部分についてのみ図2をも参照しながら説明する。以下、ビット線BL2を、本発明に係る1のビット線に相当するビット線とし、ビット線BL3を、本発明に係る第2のビット線に相当するビット線として説明を行う。
図4は、このときの選択ゲートトランジスタのゲート構造および各メモリセルトランジスタのアレイ構造を平面図により模式的に示している。この図4に示すように、隣接する選択ゲートトランジスタDSGT1(22)およびDSGT1(31)は、ゲート長が同一幅(長さL1)のエンハンスメント型のトランジスタにより形成されている。また、隣接する選択ゲートトランジスタDSGT2(22)およびDSGT2(31)は、ゲート長が同一幅(長さL2)のディプレッション型のトランジスタにより形成されている。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
1のビット線BL2に対して2列のストリングAL21〜AL22に適用した実施形態を示したが、例えば1本のビット線BL2に対応して3以上の複数列のNANDストリングを設けるように構成しても良い。この場合、選択ゲートトランジスタの配設関係は、図5に示すように、行方向に1つゲート長が異なり、且つ、列方向に1つゲート長が異なるように選択ゲートトランジスタDSGT1(21)〜DSGT3(21),DSGT1(22)〜DSGT3(22),DSGT1(23)〜DSGT3(23)を形成することが望ましい。このような構成によれば、第1または第2の実施形態と略同様の作用効果に加えて、ビット線コンタクトCB2の形成領域をさらに広く取得することができる。換言すれば、さらに微細化が進んだとしてもビット線コンタクトCB2の形成を容易に行うことができる。
第1および第2の実施形態では、ディプレッション型およびエンハンスメント型のMOSトランジスタにより選択ゲートトランジスタDSGT1(21)〜DSGT2(32)を形成した実施形態を示したが、ゲート長が異なるように形成されていれば、これらの選択ゲートトランジスタDSGT1(21)〜DSGT2(32)を何れかのタイプのトランジスタに統一して形成しても良い。
Claims (5)
- ビット線と、
1本の前記ビット線に対応して設けられた複数列のNANDストリングと、
1本ビット線に対応して、1本ビット線のコンタクト領域と複数列のNANDストリングとの間に行方向に配列するようにそれぞれ複数直列接続された選択ゲートトランジスタとを備え、
これらの選択ゲートトランジスタは、そのゲート長が列方向に配列されたうちの1つが異なるように形成されると共に行方向に配列されたうちの1つが異なるように形成されていることを特徴とする不揮発性半導体記憶装置。 - 前記列方向および行方向でゲート長が1つ異なる選択ゲートトランジスタは、エンハンスメント型のトランジスタにより構成されていると共に、その他の選択ゲートトランジスタは、ディプレッション型のトランジスタにより構成されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記1本のビット線に隣接する第2のビット線に対応して設けられると共に、前記1本のビット線に対応した第1の選択ゲートトランジスタに行方向に隣接して設けられた第2の選択ゲートトランジスタを備え、
前記第2のビット線に対応した第2の選択ゲートトランジスタは、そのゲート長が前記第1の選択ゲートトランジスタのゲート長と同一幅に形成されていることを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 複数のビット線と、
各ビット線に対応して設けられたビット線コンタクトを介して、1本のビット線に共通接続された第1および第2のNANDストリングと、
前記第1のNANDストリングと前記ビット線コンタクトとの間で、前記第1のNANDストリングに直列接続された第1および第2のストリング選択トランジスタと、
前記第2のNANDストリングと前記ビット線コンタクトとの間で、前記第2のNANDストリングに直列接続された第3および第4のストリング選択トランジスタとを具備し、
前記第1および第3のストリング選択トランジスタは共通接続され、前記第2および第4のストリング選択トランジスタは共通接続され、前記第1および第4のストリング選択トランジスタは第1のゲート長を有し、前記第2および第3のストリング選択トランジスタは前記第1のゲート長とは異なる第2のゲート長を有することを特徴とする不揮発性半導体記憶装置。 - 第1のビット線と、
この第1のビット線に隣接して設けられた第2のビット線と、
前記第1のビット線に対応して設けられた第1のビット線コンタクトを介して、前記第1のビット線に共通接続された第1および第2のNANDストリングと、
前記第2のビット線に対応して設けられた第2のビット線コンタクトを介して、前記第2のビット線に共通接続された第3および第4のNANDストリングと、
前記第1のNANDストリングと前記第1のビット線コンタクトとの間で、前記第1のNANDストリングに直列接続された第1および第2のストリング選択トランジスタと、
前記第2のNANDストリングと前記第1のビット線コンタクトとの間で、前記第2のNANDストリングに直列接続された第3および第4のストリング選択トランジスタと、
前記第3のNANDストリングと前記第2のビット線コンタクトとの間で、前記第3のNANDストリングに直列接続された第5および第6のストリング選択トランジスタと、
前記第4のNANDストリングと前記第2のビット線コンタクトとの間で、前記第4のNANDストリングに直列接続された第7および第8のストリング選択トランジスタとを具備し、
前記第1、第3、第5、第7のストリング選択トランジスタは共通接続され、前記第2、第4、第6、第8のストリング選択トランジスタは共通接続され、前記第1、第4、第6、第7のストリング選択トランジスタは第1のゲート長を有し、前記第2、第3、第5、第8のストリング選択トランジスタは前記第1のゲート長とは異なる第2のゲート長を有することを特徴とする不揮発性半導体記憶装置。
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