JP2014127220A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＮＡＮＤストリングとビット線を容易に接続することが可能な半導体記憶装置を提供する。
【解決手段】第１、第２のＮＡＮＤストリングNS1、NS2は、ビット線BL1に接続され、第１乃至第４の選択用メモリセルSMO,SMEにより一方が選択される。書き込み時、第１乃至第４の選択用メモリセルにより選択された第１のＮＡＮＤストリングの第１のメモリセルが書き込まれ、次に第２のＮＡＮＤストリングの前記第１のメモリセルと同時に選択される第２のメモリセルが書き込まれ、次いで、前記第１のＮＡＮＤストリングの前記第１のメモリセルに隣接する第３のメモリセルが書き込まれ、前記第２のＮＡＮＤストリングで、前記第３のメモリセルとビット線方向に隣接する第４のメモリセルが書き込まれる。
【選択図】図１３

Description

本発明の実施形態は、例えばＮＡＮＤフラッシュメモリに係わり、２値及び多値データを記憶することが可能な半導体記憶装置に関する。

ＮＡＮＤフラッシュメモリは、ロウ方向に並んだ複数のメモリセルがそれぞれビット線を介して書き込み、及び読み出し用のラッチ回路に接続され、このロウ方向に並んだメモリセルに対して一括して書き込み、又は読み出し動作が行なわれる。

また、ＮＡＮＤフラッシュメモリは、カラム方向に配置された複数のメモリセルのソース、ドレイン拡散層が直列接続されてＮＡＮＤストリングを構成し、このＮＡＮＤストリングがビアを介してビット線に接続される。

しかし、近時、素子の微細化に伴い、ＮＡＮＤストリングとビット線を接続するためのビアを形成することが困難になっている。

米国特許公開２００７／０３６０００号公報 米国特許公開２００９／３１６４７８号公報 米国特許６０５８０４４号明細書

本実施形態は、ＮＡＮＤストリングとビット線を容易に接続することが可能な半導体記憶装置を提供する。

本実施形態の半導体記憶装置は、複数のメモリセルと第１、第２の選択用メモリセルのソース及びドレイン拡散層が共通接続された第１のＮＡＮＤストリングと、複数のメモリセルと前記第１の選択用メモリセルと同時に選択され、前記第１の選択用メモリセルと閾値電圧が異なる第３の選択用メモリセルと、前記第２の選択用メモリセルと同時に選択され、前記第２の選択用メモリセルと閾値電圧が異なる第４の選択用メモリセルのソース及びドレイン拡散層が共通接続された第２のＮＡＮＤストリングと、前記第１、第２のＮＡＮＤストリングに対応して配置されたビット線と、前記第２のＮＡＮＤストリングに接続された第１のソース線と、前記第１のＮＡＮＤストリングに接続された第２のソース線と前記複数のメモリセルのうち、行方向に配置された複数のメモリセルを選択する複数のワード線と、を具備し、書き込み時、前記第１乃至第４の選択用メモリセルにより前記第１のＮＡＮＤストリングを選択し、前記第１のＮＡＮＤストリングの前記第１のメモリセルを書き込んだ後、前記第１乃至第４の選択用メモリセルにより前記第２のＮＡＮＤストリングを選択し、前記第２のＮＡＮＤストリングの前記第２のメモリセルを書き込んだ後、前記第１のメモリセルのベリファイリード、及び前記第２のメモリセルのベリファイリードを実行し、前記ベリファイリードの結果、メモリセルへの書き込みが不十分の場合、再度、前記第１のＮＡＮＤストリングの前記第１のメモリセル、及び前記第２のＮＡＮＤストリングの前記第２のメモリセルを書き込み、次いで、前記第１のＮＡＮＤストリングの前記第１のメモリセルに隣接する第３のメモリセルが書き込まれ、前記第２のＮＡＮＤストリングで、前記第３のメモリセルとビット線方向に隣接する第４のメモリセルが書き込まれ、前記ビット線は、前記第１、第２のＮＡＮＤストリングの間で、前記第１、第２のＮＡＮＤストリングに接続され、前記第１のＮＡＮＤストリングの書き込み時、前記第１のソース線を第１の電圧に設定し、前記第２のソース線を前記第１のソース線より低い第２の電圧に設定し、選択されたワード線にプログラム電圧を印加し、前記第２のＮＡＮＤストリングの書き込み時、前記第１のソース線を前記第２の電圧に設定し、前記第２のソース線を前記第１の電圧に設定し、選択されたワード線にプログラム電圧を印加することを特徴とする。

本実施形態に適用される半導体記憶装置としてのＮＡＮＤフラッシュメモリの一例を示す構成図。 図１に示すメモリセルアレイ及びビット線制御回路の構成の一例を示す回路図。 図２に示すメモリセルアレイの一部を取り出して示す回路図。 図３に示す回路のバターンを示す平面図。 図５（ａ）はメモリセルの断面図、図５（ｂ）は選択ゲートの断面図。 第１の実施形態に対応する半導体記憶装置の断面図。 図６の消去、プログラム、リード時における各部の電圧を示す図。 図２に示すデータ記憶回路の一部を示すものであり、センスアンプユニットを示す回路図。 図２に示すデータ記憶回路の一部を示すものであり、データ制御ユニットを示す回路図。 メモリセルに書き込まれる閾値レベルの変化を概略的に示す図。 第１の実施形態に係る消去シーケンスを示すフローチャート。 第１の実施形態に係る書き込み状態の選択用メモリセルを示す回路図。 第１の実施形態に係る書き込みシーケンスを概略的に示すフローチャート。 ワード線に接続された偶数番目のメモリセルの書き込みシーケンスを示すフローチャート。 ワード線に接続された奇数番目のメモリセルの書き込みシーケンスを示すフローチャート。 プログラムシーケンスの変形例を示すフローチャート。 図１７（ａ）（ｂ）は、第１の実施形態に係る読み出し動作を概略的に示すフローチャート。 第２の実施形態に係る消去シーケンスを示すフローチャート。 第３の実施形態に係るメモリセルアレイの一部を取り出して示す回路図。 図１９に示す回路のバターンを示す平面図。 第４の実施形態に係るメモリセルアレイの一部を取り出して示す回路図。 図２１に示す回路のバターンを示す平面図。

以下、実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置の構成を示すものであり、例えばメモリセルに４値（２ビット）を記憶するＮＡＮＤフラッシュメモリを示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リードイネーブル）によって制御される。この制御信号及び制御電圧発生回路７は、データの書き込み時にワード線やビット線の電圧を発生するとともに、後述するように、ウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧やリード電圧及び消去電圧などの電圧を生成可能とされている。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１は複数のＮＡＮＤストリングＮＳを有している。隣接する例えば２つのＮＡＮＤストリングは、１つのビット線ＢＬ０、ＢＬ１、ＢＬｉ、ＢＬｎに接続される。これらビット線ＢＬ０、ＢＬ１、ＢＬｉ、ＢＬｎは、ビット線制御回路２を構成するデータ記憶回路１０にそれぞれ接続される。データ記憶回路１０には、アドレス信号（ＹＡ０、ＹＡ１、ＹＡｉ、ＹＡｎ）が供給される。

１つのＮＡＮＤストリングＮＳは、例えば１２８個のメモリセルＭＣと、第１の選択用メモリセルＳＭＯ、第２の選択用メモリセルＳＭＥ、選択ゲートＳ１、Ｓ２が直列接続されて構成されている。メモリセルＭＣと、第１の選択用メモリセルＳＭＯ、第２の選択用メモリセルＳＭＥは、例えばＥＥＰＲＯＭにより構成されている。選択ゲートＳ２はビット線ＢＬ０（ＢＬ１、ＢＬｉ、ＢＬｎ）に接続され、選択ゲートＳ１は第１のソース線ＳＲＣ１（又は第２のソース線ＳＲＣ２）に接続されている。

各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ１２７に共通接続されている。第１の選択用メモリセルＳＭＯの制御ゲートは、セレクト線ＳＧＤＯに接続され、第２の選択用メモリセルＳＭＥの制御ゲートは、セレクト線ＳＧＤＥに接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤストリングＮＳにより構成され、例えばこのブロック単位でデータが消去される。

１つのビット線に接続された２つのＮＡＮＤストリングＮＳは、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥにより１つのＮＡＮＤストリングが選択され、ビット線に接続される。１つビット線に接続された一方のＮＡＮＤストリングにおいて、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１ページを構成し、他方のＮＡＮＤストリングにおいて、１つのワード線に接続された残りの複数のメモリセルも１ページを構成する。

データの書き込み、読み出しは、ページ毎に実行される。すなわち、データの書き込み又は読み出し動作時、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

書き込み、読み出し動作において、データ記憶回路１０に接続されているビット線ＢＬ０ｏ、ＢＬ１ｏ、ＢＬｉｏ、ＢＬｎｏは、アドレス（ＹＡ０、ＹＡ１、ＹＡｉ、ＹＡｎ）により選択される。

データの書き込み、読み出しはページ単位で行われる。１セルに１ビット記憶する場合は１ページ、１セルに２ビット記憶する場合は２ページ、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページが用いられる。ページはアドレスによって切り替えられる。

図３は、図２に示すメモリセルアレイ１の一部を示しており、図４は、図３に示す回路のパターンを示している。図３、図４を参照して、例えばビット線ＢＬ１に接続されたＮＡＮＤストリングＮＳ１、ＮＳ２の構成についてさらに説明する。他のＮＡＮＤストリングの構成もＮＡＮＤストリングＮＳ１、ＮＳ２と同様である。

ＮＡＮＤストリングＮＳ１、ＮＳ２は、それぞれ例えば１２８個のメモリセルＭＣと、第１の選択用メモリセルＳＭＯ、第２の選択用メモリセルＳＭＥ、選択ゲートＳ１、Ｓ２のソース、ドレイン拡散層（ＡＡ）が直列接続されて構成されている。ＮＡＮＤストリングＮＳ１、ＮＳ２の選択ゲートＳ２のドレイン拡散層は、連結部１１で接続され、この連結部１１において、ビア（又は、コンタクトプラグ）Ｖ１を介してビット線ＢＬ１に接続される。すなわち、ビット線ＢＬ１は、ビアＶ１を介して連結部１１において、第１、第２のＮＡＮＤストリングＮＳ１、ＮＳ２に接続される。ビット線ＢＬ１は、例えば第１層金属配線層（Ｍ１）により構成されている。

また、ＮＡＮＤストリングＮＳ１の選択ゲートＳ１のソース拡散層は、連結部１２により、ＮＡＮＤストリングＮＳ０の選択ゲートＳ１のソース拡散層に接続され、この連結部１２は、第２のソース線ＳＲＣ２に接続されている。また、ＮＡＮＤストリングＮＳ２の選択ゲートＳ１のソース拡散層は、連結部１３によりＮＡＮＤストリングＮＳ３の選択ゲートＳ１のソース拡散層に接続され、この連結部１３は、第１のソース線ＳＲＣ１に接続されている。

図５（ａ）は、メモリセルＭＣ、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥの断面図であり、図５（ｂ）は、選択ゲートＳ１、Ｓ２の断面図を示している。図５（ａ）に示すように、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥは、データを記憶するメモリセルＭＣと同様の構造とされている。しかし、メモリセルＭＣより信頼性を高めるため、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥのサイズは、メモリセルＭＣより大きくても良い。また、選択ゲートＳ１、Ｓ２と、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥの間、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥとメモリセルＭＣの間にダミーのセルを配置しても良い。

図６は、ＮＡＮＤフラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図６に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

尚、図６において、第２のソース線ＳＲＣ２は省略している。

図７は、図６に示す各領域に供給される電圧の例を示している。消去、書き込み（プログラムとも言う）、読み出し（リードとも言う）において、各領域に図７に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧である。Ｖｐｇｍｈはデータの書き込み時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、ワード線の書き込み電圧Ｖｐｇｍを通すための電位である。つまり、ワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。Ｖｒｅａｄｈは読み出し時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、Ｖｒｅａｄを通すための電位である。つまり、ワード線に供給される電圧であり、読み出し時にＶｒｅａｄ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。

その他、データの書き込み時、非選択セルのワード線の供給される電圧としてＶｐａｓｓ、データの読み出し時に非選択ワード線に供給される電圧としてＶｒｅａｄがある。

図８、図９は、図２に示すデータ記憶回路１０の一例を示している。データ記憶回路１０は、図８に示すセンスアンプユニット（ＳＡＵ）１０ａと、図９に示すデータ制御ユニット（ＤＣＵ）１０ｂと、により構成されている。

図８において、センスアンプユニット１０ａは、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）２１〜２７と、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）２８、２９と、トランスファーゲート３０、３１、ラッチ回路３２、及びキャパシタ３３とにより構成されている。ラッチ回路３２は例えばクロックドインバータ回路３２ａ、３２ｂにより構成されている。

ＮＭＯＳ２１の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はトランスファーゲート３０、ＮＭＯＳ２４、トランスファーゲート３１を介して接地されている。ＮＭＯＳ２４とトランスファーゲート３１の接続ノードにはＮＭＯＳ２５の電流通路の一端が接続されている。このＮＭＯＳ２５の他端は、メモリセルアレイに配置されたビット線ＢＬに接続されている。ＮＭＯＳ２１には、ＮＭＯＳ２２、２３の直列回路が並列接続されている。

また、ＰＭＯＳ２８の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はＰＭＯＳ２９を介してラッチ回路３２を構成するインバータ回路３２ａの入力端に接続されるとともに、ＮＭＯＳ２６を介して接地されている。このインバータ回路３２ａと交差接続されたクロックドインバータ回路３２ｂの入力端は、ＮＭＯＳ２７を介してデータ制御ユニット（ＤＣＵ）１０ｂに接続されている。また、ＰＭＯＳ２９のゲートは、ＮＭＯＳ２２，２３の接続ノードに接続され、この接続ノードにキャパシタ３３の一端が接続されている。このキャパシタ３３の他端にはクロック信号ＣＬＫが供給されている。

ＮＭＯＳ２１のゲートには信号ＢＬＸが供給されている。トランスファーゲート３０を構成するＮＭＯＳのゲートにはラッチ回路３２を構成するインバータ回路３２ａの出力端の信号ＬＡＴが供給され、ＰＭＯＳトランジスタのゲートには、インバータ回路３２ａの入力端の信号ＩＮＶが供給されている。ＮＭＯＳ２４のゲートには、信号ＢＬＣが供給され、ＮＭＯＳ２５のゲートには信号ＢＬＳが供給されている。

ＮＭＯＳ２２のゲートには信号ＨＬＬが供給され、ＮＭＯＳ２３のゲートには、信号ＸＸＬが供給されている。

ＰＭＯＳ２８のゲートには信号ＳＴＢが供給され、ＮＭＯＳ２６のゲートにはリセット信号ＲＳＴが供給されている。ＮＭＯＳ２７のゲートには信号ＮＣＯが供給されている。

上記センスアンプユニットの動作について概略的に説明する。

（書き込み動作）
メモリセルにデータを書き込む場合、先ず、信号ＳＴＢがハイレベル（以下、Ｈレベルと記す）、リセット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされてＬＡＴがＨレベル、信号ＩＮＶがローレベル（以下、Ｌレベルと記す）とされる。

この後、信号ＮＣＯがＨレベルとされ、データ制御ユニット１０ｂからデータが取り込まれる。このデータが書き込みを示すＬレベル（“０”）である場合、信号ＬＡＴがＬレベル，信号ＩＮＶがＨレベルとなる。また、データが非書き込みを示すＨレベル（“１”）である場合、ラッチ回路３２のデータは変わらず、ＬＡＴがＨレベル、信号ＩＮＶがＬレベルに保持される。

次いで、信号ＢＬＸ、ＢＬＣ、ＢＬＳをＨレベルとすると、ラッチ回路の信号ＬＡＴがＬレベル、信号ＩＮＶがＨレベル（書き込み）の場合、トランスファーゲート３０がオフ、トランスファーゲート３１がオンしてビット線ＢＬはＶｓｓとなる。この状態において、ワード線がプログラム電圧Ｖｐｇｍとなると、メモリセルにデータが書き込まれる。

一方、ラッチ回路３２において、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベル（非書き込み）の場合、トランスファーゲート３０がオン、トランスファーゲート３１がオフであるため、ビット線ＢＬはＶｄｄに充電される。このため、ワード線がＶｐｇｍとなった場合、セルのチャネルが高い電位にブーストされるため、メモリセルにデータが書き込まれない。

（読み出し動作、プログラムベリファイ読み出し動作）
メモリセルからデータを読み出す場合、先ず、セット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされ、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベルとされる。この後、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬが所定の電圧とされ、ビット線ＢＬが充電される。これとともに、キャパシタ３３のＮｏｄｅがＶｄｄに充電される。ここで、メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線はＨレベルに保持される。つまり、ＮｏｄｅはＨレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬはＬレベルとなる。このため、ＮｏｄｅはＬレベルとなる。

次いで、信号ＳＴＢがＬレベルされると、メモリセルがオンしている場合、ＮｏｄｅはＬレベルであるため、ＰＭＯＳ２９がオンし、ラッチ回路３２の信号ＩＮＶがＨレベル、信号ＬＡＴがＬレベルとなる。一方、メモリセルがオフしている場合、ラッチ回路３２の信号ＩＮＶがＬレベル、信号ＬＡＴがＨレベルに保持される。

この後、信号ＮＣＯがＨレベルとされると、ＮＭＯＳ２７がオンし、ラッチ回路３２のデータがデータ制御ユニット１０ｂへ転送される。

書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、上記読み出し動作とほぼ同様である。

図９は、データ制御ユニット（ＤＣＵ）１０ｂの一例を示している。

図９に示すデータ制御ユニット１０ｂは、演算回路４０と複数のデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬ、及びＮＭＯＳ４１により構成されている。

演算回路４０は、バス（以下、ＩＢＵＳと記す）と、ＩＢＵＳの両端に接続され、相補的に動作するトランスファーゲート４２、４３と、ＩＢＵＳのデータをラッチするラッチ回路４４、このラッチ回路４４のデータに応じてデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬのレベルを設定する設定回路４５とにより構成されている。

トランスファーゲート４２は、相補的な信号ＣＯＮＤと信号ＣＯＮＳにより動作し、センスアンプユニットＳＡＵ１０ａのバス（ＳＢＵＳと記す）とＩＢＵＳを接続する。トランスファーゲート４３は、相補的な信号ＣＯＮＳと信号ＣＯＮＤにより動作し、ＩＢＵＳとデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬが接続されたバス（以下、ＤＢＵＳと記す）とを接続する。トランスファーゲート４２がオンのとき、トランスファーゲート４３はオフであり、トランスファーゲート４２のオフのとき、トランスファーゲート４３がオンである。

ラッチ回路４４は、複数のＰＭＯＳ４６〜４９と、複数のＮＭＯＳ５０〜５６及びインバータ回路６８により構成されている。ＰＭＯＳ４６とＮＭＯＳ５０のゲートにはセット信号ＳＥＴが供給され、ＰＭＯＳ４８のゲートにはリセット信号ＲＥＳＴが供給されている。ＮＭＯＳ５３のゲートには信号ＩＦＨが供給され、ＮＭＯＳ５５のゲートには信号ＩＦＬが供給されている。ＮＭＯＳ５４のゲートはインバータ回路６８を介してＩＢＵＳに接続され、ＮＭＯＳ５６のゲートはＩＢＵＳに接続されている。

設定回路４５は、ＰＭＯＳ５７〜６０と、ＮＭＯＳ６１〜６４により構成されている。ＰＭＯＳ５７のゲート及びＮＭＯＳ６１のゲートには、信号ＦＡＩＬが供給されている。この信号ＦＡＩＬは、ラッチ回路４４の一方の出力端としてのＰＭＯＳ４７とＮＭＯＳ５１の接続ノードの信号である。ＰＭＯＳ５９とＮＭＯＳ６３のゲートには、信号ＭＴＣＨが供給されている。この信号ＭＴＣＨは、ラッチ回路４４の他方の出力端としてのＰＭＯＳ４９とＮＭＯＳ５２の接続ノードの信号である。さらに、ＰＭＯＳ５８のゲートには信号Ｍ２ＨＢが供給され、ＰＭＯＳ６０のゲートには信号Ｆ２ＨＢが供給されている。ＮＭＯＳ６２のゲートにはＦ２Ｌが供給され、ＮＭＯＳ６４のゲートには信号Ｍ２Ｌが供給されている。

データラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬは、同一の構成であり、ラッチ回路６６と、このラッチ回路６６をＤＢＵＳに接続するトランスファーゲート６５と、により構成されている。各トランスファーゲート６５は、信号ＢＬＣＡ、ＢＬＣＡ＿Ｂ、ＢＬＣＢ、ＢＬＣＢ＿Ｂ、ＢＬＣＸ、ＢＬＣＸ＿Ｂにより制御されている。データラッチ回路ＸＤＬは、ＮＭＯＳ４１を介して外部のＩＯに接続される。ＮＭＯＳ４１のゲートには信号ＣＳＬが供給されている。

データ制御ユニット１０ｂは、前述したように、書き込みデータを保持するとともに読み出し時に、メモリセルから読み出されたデータを保持する。

データ入出力バッファ６から供給された例えば２ビットの書き込みデータは、データラッチ回路ＸＤＬを介して、例えばデータラッチ回路ＡＤＬ、ＢＤＬに１ビットずつラッチされる。

図９に示す演算回路４０は、データラッチ回路ＡＤＬ、ＢＤＬのデータに対してＡＮＤやＯＲ、排他的ＮＯＲ等の演算を実行することが可能である。例えばＡＮＤの場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータがＤＢＵＳ及びＩＢＵＳに出力される。この場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータが共に“１”である場合のみ、ＩＢＵＳがＨレベルとなり、その他の場合、Ｌレベルとなる。すなわち、非書き込み時だけＩＢＵＳが“１”となり、書き込み時、ＩＢＵＳが“０”となる。このデータを、ＳＢＵＳを介し、図８に示すセンスアンプユニット１０ａに転送することで、書き込みが行われる。

演算回路４０の動作は種々変形可能であり、例えば１つの論理演算も種々の制御方法が適用可能であり、必要に応じて制御方法を変えることが可能である。

図１０（ａ）（ｂ）は、２ビット、４値における第１、第２ページ書き込み後のメモリセルのデータと、閾値電圧と、ベリファイレベルと、読み出しレベルを示している。

図１０（ａ）に示すように、消去動作によりメモリセルのデータは“１１”の閾値電圧となる。第１ページのデータが書き込まれることより、メモリセルは、消去状態のまま、又はレベルＬＭＶに書き込まれ、メモリセルのデータは“１１”又は“１０”の閾値電圧となる。

図１０（ｂ）に示すように、第２ページのデータが書き込まれることにより、メモリセルは、消去状態のまま、ＡＶ、ＢＶ、ＣＶのいずれかのレベルに書き込まれ、メモリセルのデータは“１１”、“０１”、“００”、“１０”の閾値となる。書き込み時のベリファイレベルは、データリテンションマージンを持たせるため、読み出し時のレベルより若干高いレベルに設定されている。図１０（ａ）（ｂ）において、読み出しレベルは“ＬＭＲ、ＡＲ、ＢＲ、ＣＲ”、ベリファイ読み出しレベルは“ＬＭＶ、ＡＶ、ＢＶ、ＣＶ”で表している。

（消去シーケンス）
図１１、図１２を参照して、本実施形態に係る消去シーケンスについて説明する。

消去動作において、先ず、選択フロック（ＢＬＫ）の全ワード線ＷＬ０〜ＷＬ１２７と、第１、第２の選択用メモリセルに接続されたセレクト線ＳＧＤＯ、ＳＧＤＥが０Ｖに設定され、非選択ブロックの全ワード線、セレクト線ＳＧＤＯ、ＳＧＤＥがフローテイング状態に設定され、メモリセルアレイ１が形成されたウェルが消去電圧ＶＥＲＡに設定される。これにより、選択ブロック内のメモリセル及び第１、第２の選択用メモリセルＳＭＯ、ＳＭＥが全て消去状態となる（ＳＴ１１）。

この後、選択ブロック内の各ビット線に接続された２つＮＡＮＤストリングのうちの一方を任意に選択可能とするため、第１の選択用メモリセルＳＭＯと第２の選択用メモリセルＳＭＥが選択的に書き込まれる。

例えば図１２に示す１つのビット線ＢＬ１に接続された２つＮＡＮＤストリングを第１のＮＡＮＤストリングＮＳ１、第２のＮＡＮＤストリングＮＳ２と定義した場合、第１のＮＡＮＤストリングＮＳ１の第１の選択用メモリセルＳＭＯを書き込み状態、第２の選択用メモリセルＳＭＥを非書き込み状態に設定し、第２のＮＡＮＤストリングＮＳ２の第１の選択用メモリセルＳＭＯを非書き込み状態、第２の選択用メモリセルＳＭＥを書き込み状態に設定する。

具体的には、先ず、選択ブロック内の第２のＮＡＮＤストリングＮＳ２の第２の選択用メモリセルＳＭＥを選択的に書き込み、閾値電圧を上昇させる。この時、第１の選択用メモリセルＳＭＯは非書き込みとする。また、第１のＮＡＮＤストリングＮＳ１の第１の選択用メモリセルＳＭＯ及び第２の選択用メモリセルＳＭＥも非書き込みとする（ＳＴ１２）。このため、第１のソース線ＳＲＣ１は、例えばＶｓｓ（接地電圧）、第２のソース線ＳＲＣ２はＶｄｄ（電源電圧）、セレクト線ＳＧＤはＶｓｓ、セレクト線ＳＧＳはＶＳＧＤ（Ｖｄｄ＋Ｖｔｈ、ＶｔｈはＮＭＯＳトランジスタの閾値電圧）、第２の選択用メモリセルＳＭＥに接続されたセレクト線ＳＧＤＥはＶｐｇｍ（プログラム電圧）、第１の選択用メモリセルＳＭＯに接続されたセレクト線ＳＧＤＯはＶｐａｓｓ（中間電圧）、全てのワード線ＷＬ０〜ＷＬ１２７はＶｐａｓｓにそれぞれ設定され、第２の選択用メモリセルＳＭＥが書き込まれる。

次に、選択ブロック内の第１のＮＡＮＤストリングＮＳ１の第１の選択用メモリセルＳＭＯを選択的に書き込み、閾値電圧を上昇させる。この時、第２の選択用メモリセルＳＭＥは非書き込みとする。第２のＮＡＮＤストリングＮＳ２の第１の選択用メモリセルＳＭＯ、及び第２の選択用メモリセルＳＭＥも非書き込みとする（ＳＴ１３）。このため、第１のソース線ＳＲＣ１はＶｄｄ、第２のソース線ＳＲＣ２はＶｓｓ、セレクト線ＳＧＤはＶｓｓ、セレクト線ＳＧＳはＶＳＧＤ、第２の選択用メモリセルＳＭＥに接続されたセレクト線ＳＧＤＥはＶｐａｓｓ、第１の選択用メモリセルＳＭＯに接続されたセレクト線ＳＧＤＯはＶｐｇｍ、全てのワード線ＷＬ０〜ＷＬ１２７はＶｐａｓｓにそれぞれ設定され、第１の選択用メモリセルＳＭＯが書き込まれる。

書き込まれた第２のＮＡＮＤストリングＮＳ２の第２の選択用メモリセルＳＭＥ、及び第１のＮＡＮＤストリングＮＳ１の第１の選択用メモリセルＳＭＯの閾値電圧は、例えば図１０（ａ）に示す閾値レベル“ＬＭＶ”以上に設定される。

図１２において、破線で囲まれた第１、第２の選択用メモリセルＳＭＯ、ＳＭＥは、書き込み状態であり、それ以外の第１、第２の選択用メモリセルＳＭＯ、ＳＭＥは、非書き込み状態（消去状態）である。すなわち、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥは、ロウ方向に沿って、２つずつ交互に書き込まれている。

このように第１、第２の選択用メモリセルＳＭＯ、ＳＭＥの閾値電圧を設定することにより、セレクト線ＳＧＤＯ、ＳＧＤＥの電位によって、１つのビット線に接続された２つのＮＡＮＤストリングの一方を選択することができる。

本実施形態では、選択ブロックの消去時に選択用メモリセルを消去し、この後、書き込み動作を行っているが、出荷前の工程で、全ブロックの選択メモリセルに書き込み動作を行い所定のメモリセルの閾値電圧に設定し、出荷後のブロック消去時には、選択メモリセルの閾値は消去しないようにすることも可能である。このようにすると、各ブロック消去時に選択用メモリセルの書き込み動作を省くことができる。

さらに、このように出荷前の工程で、全ブロックの選択メモリセルを書き込んで所定の閾値電圧に設定し、出荷後のブロック消去時には、選択メモリセルの閾値電圧は消去しないようにした場合において、各ブロック消去時に選択メモリセルの閾値電圧を調べ、閾値電圧が所定のレベルではない場合、選択メモリセルを消去して書き込み、選択メモリセルの閾値電圧を所定の閾値レベルに設定しても良い。

（プログラムシーケンス）
上記のように、消去シーケンスが完了した後、メモリセルに対してデータの書き込みが可能となる。データの書き込みは、第１、第２のソース線ＳＲＣ１、ＳＲＣ２に近いワード線ＷＬ０からビット線に近いワード線ＷＬ１２７へ順に実行される。

また、１つのビット線に接続された２つのＮＡＮＤストリングの一方が選択されてデータが書き込まれる。ここでは、図１２に示すＮＡＮＤストリングＮＳ０、ＮＳ１、ＮＳ４、ＮＳ５…に含まれるメモリセルを奇数番目のメモリセル、ＮＡＮＤストリングＮＳ２、ＮＳ３…に含まれるメモリセルを偶数番目のメモリセルと定義する。

図１３は、１つのメモリセルに２ビットを書き込む場合のプログラムシーケンスを概略的に示している。

書き込みは、隣接するメモリセルのカップリング容量を考慮して実行される。このため、先ず、ワード線ＷＬ０に接続された偶数番目(ＮＳ２，ＮＳ３…)のメモリセルに対して第１ページのプログラムシーケンスが実行される（ＳＴ２１）。プログラムシーケンスは、データの書き込み（プログラム）、及び書き込みベリファイ（プログラムベリファイリード）を含んでいる。書き込み後、書き込みベリファイが行われ、書き込みが不十分である場合、再度書き込みが行われ、書き込み及び書き込みベリファイを繰り返すことにより、メモリセルに所定の閾値電圧が設定される。

次いで、ワード線ＷＬ０に接続された奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，ＮＳ５…)のメモリセルに対して第１ページのプログラムシーケンスが実行される（ＳＴ２２）。この後、隣接するワード線ＷＬ１に接続された偶数番目(ＮＳ２，ＮＳ３…)のメモリセルに対して第１ページのプログラムシーケンスが実行される（ＳＴ２３）。次に、ワード線ＷＬ１に接続された奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，ＮＳ５…)のメモリセルに対して第１ページのプログラムシーケンスが実行される（ＳＴ２４）。

この後、ワード線ＷＬ０に接続された偶数番目(ＮＳ２，ＮＳ３…)のメモリセルに対して第２ページのプログラムシーケンスが実行される（ＳＴ２５）。次いで、ワード線ＷＬ０に接続された奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，ＮＳ５…)のメモリセルに対して第２ページのプログラムシーケンスが実行される（ＳＴ２６）。この後、ワード線ＷＬ２に接続された偶数番目(ＮＳ２，ＮＳ３…)のメモリセルに対して第１ページのプログラムシーケンスが実行される（ＳＴ２７）。さらに、ワード線ＷＬ２に接続された奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，ＮＳ５…)のメモリセルに対して第１ページのプログラムシーケンスが実行される（ＳＴ２８）。このようにして、書き込みが制御される。

尚、図１３は、１つのメモリセルに２ビットを記憶する場合について示しているが、１つのメモリセルに１ビットを記憶する場合、例えば、図１３に示すステップＳＴ２１〜ＳＴ２４の書き込みに続き、ステップ２７に示すワード線ＷＬ２に接続された奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，ＮＳ５…)のメモリセルに対して第１ページのプログラムシーケンスが実行される。つまり、図１３の第２ページの書き込みを飛ばして、第１ページのみ書き込みを行う。

このような動作により、１つのメモリセルに１ビットを書き込むことができる。

（ワード線ＷＬ０に接続された偶数番目(ＮＳ２，ＮＳ３…)のメモリセルの書き込みシーケンス）
図１４は、ワード線ＷＬ０に接続された偶数番目(ＮＳ２，ＮＳ３…)のメモリセルの書き込みシーケンスの例を示している。

メモリセルに書き込まれるデータの内、１ページ分のデータは、図９に示すデータ記憶回路１０を構成するデータラッチ回路ＸＤＬに記憶される。

先ず、選択ブロック内の全ＮＡＮＤストリングが充電される（ＳＴ２１−１）。
この場合、セレクト線ＳＧＤはＶＳＧＤ、セレクト線ＳＧＳはＶｓｓ、セレクト線ＳＧＤＥ、ＳＧＤＯはＶＯＮ（書き込み状態の第１、第２の選択用メモリセルＳＭＯ、ＳＭＥをオン状態とすることができる電圧、例えばＶｒｅａｄ）、ビット線はＶｄｄに、それぞれ設定される。

次に、偶数番目のメモリセルを含む書き込み対象ＮＡＮＤストリングがビット線に接続される（ＳＴ２１−２）。
この場合、セレクト線ＳＧＤはＶＳＧＤ、セレクト線ＳＧＳはＶｓｓ、セレクト線ＳＧＤＥはＶＯＮ、セレクト線、ＳＧＤＯはＶＯＦＦ（書き込み状態の第１、第２の選択用メモリセルＳＭＯをオフ状態とする電圧、例えばＶｓｓ）に、それぞれ設定される。ビット線は、書き込みデータが“１”である場合Ｖｄｄ、書き込みデータが“０”である場合、Ｖｓｓに設定される。

この後、第１ソース線ＳＲＣ１がＶｔｈＤ（例えばデプレションタイプのＮＭＯＳトランジスタの閾値電圧）、第２のソース線ＳＲＣ２がＶｄｄにそれぞれ設定され、ワード線ＷＬ０にプログラム電圧Ｖｐｇｍが印加され、非選択のワード線にＶｐａｓｓが印加される（ＳＴ２１−３）。このようにして、ワード線ＷＬ０に接続された偶数番目のメモリセルにデータが書き込まれる。この後、図示せぬプログラムベリファイが実行され、目的の閾値電圧より低い場合、再度書き込み動作が実行される。

（ワード線ＷＬ０に接続された奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，ＮＳ５…)のメモリセルの書き込みシーケンス）
一方、図１５は、ワード線ＷＬ０に接続された奇数番目のメモリセルの書き込みシーケンスの例を示している。

先ず、偶数番目のメモリセルの書き込みと同様に、選択ブロック内の全ＮＡＮＤストリングが充電される（ＳＴ２２−１）。
この場合、セレクト線ＳＧＤはＶＳＧＤ、セレクト線ＳＧＳはＶｓｓ、セレクト線ＳＧＤＥ、ＳＧＤＯはＶＯＮ、ビット線はＶｄｄに、それぞれ設定される。

次に、奇数番目のメモリセルを含む書き込み対象ＮＡＮＤストリングがビット線に接続される（ＳＴ２２−２）。
この場合、セレクト線ＳＧＤはＶＳＧＤ、セレクト線ＳＧＳはＶｓｓ、セレクト線ＳＧＤＥはＶＯＦＦ、セレクト線、ＳＧＤＯはＶＯＮに、それぞれ設定される。ビット線は、書き込みデータが“１”である場合、Ｖｄｄに設定され、書き込みデータが“０”である場合、Ｖｓｓに設定される。

この後、第１ソース線ＳＲＣ１がＶｔｈＤ（例えばデプレションタイプのＮＭＯＳトランジスタの閾値電圧）、第２のソース線ＳＲＣ２がＶｄｄにそれぞれ設定され、ワード線ＷＬ０にプログラム電圧Ｖｐｇｍが印加され、非選択のワード線にＶｐａｓｓが印加される（ＳＴ２２−３）。このようにして、ワード線ＷＬ０に接続された奇数番目のメモリセルにデータが書き込まれる。この後、図示せぬプログラムベリファイが実行され、目的の閾値電圧より低い場合、再度書き込み動作が実行される。

（プログラムシーケンスの変形例）
図１３に示すプログラムシーケンスの場合、偶数番目のメモリセルが書き込まれた後、奇数番目のメモリセルが書き込まれるため、先に書き込んだ偶数番目のメモリセルの閾値電圧が変動する可能性がある。

図１６は、１つのメモリセルに２ビットを書き込む場合のプログラムシーケンスの変形例を示すものである。
この変形例は、１つのプログラムシーケンスにおいて、偶数番目(ＮＳ２，ＮＳ３，…)のメモリセルのプログラムと、奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，…)のメモリセルのプログラムと、偶数番目(ＮＳ２，ＮＳ３，…)のメモリセルのプログラムベリファイリード、及び奇数番目(ＮＳ０，ＮＳ１，ＮＳ４，…)のメモリセルのプログラムベリファイリードを実行し、書き込み後、書き込みベリファイを行い書き込みが不十分の場合再度書き込みが行われ、書き込み及び書き込みベリファイを繰り返すことにより所定の閾値電圧に１つのワード線のデータを書き込んだ後、次のワード線のプログラムシーケンスを実行している。

すなわち、ワード線ＷＬ０に接続されたメモリセルに対して第１ページの上記プログラムシーケンスが実行され（ＳＴ３１）、この後、ワード線ＷＬ１に接続されたメモリセルに対して第１ページの上記プログラムシーケンスが実行される（ＳＴ３２）。次に、ワード線ＷＬ０に接続されたメモリセルに対して第２ページの上記プログラムシーケンスが実行され（ＳＴ３３）、この後、ワード線ＷＬ２に接続されたメモリセルに対して第１ページの上記プログラムシーケンスが実行される（ＳＴ３４）。さらに、ワード線ＷＬ１に接続されたメモリセルに対して第２ページの上記プログラムシーケンスが実行される（ＳＴ３５）。

このようなプログラムシーケンスとすることにより、メモリセルの閾値電圧の変動を防止することが可能である。

尚、図１６は、１つのメモリセルに２ビットを書き込む場合のプログラムシーケンスを示しているが、１つのメモリセルに１ビットを書き込む場合、例えば、図１６に示すステップＳＴ３１、ＳＴ３２が実行された後、ステップＳＴ３４に示すワード線ＷＬ２に接続されたメモリセルに対して第１ページの上記プログラムシーケンスが実行される。

このような動作により、１つのメモリセルに１ビットを書き込むことができる。

（読み出し動作）
図１７（ａ）（ｂ）は、読み出し動作を示している。

読み出しは、書き込み動作と同様に、ワード線に接続された偶数番目のメモリセルと、奇数番目のメモリセルが別々に読み出される。

図１７（ａ）に示すように、偶数番目のメモリセルのデータを読み出す場合、セレクト線ＳＧＤと、セレクト線ＳＧＳはＶＳＧ、セレクト線ＳＧＤＥはＶＯＮ、セレクト線ＳＧＤＯはＶＯＦＦに設定され、ビット線に所定の電位ＶＢＬが印加される。さらに、第１、第２のソース線ＳＲＣ１、ＳＲＣ２は共にＶＳＲＣ（例えば１Ｖ）に設定される。また、選択ワード線は、図１０（ａ）（ｂ）に示すように、読み出すデータに従って、読み出しレベル“ＬＭＲ”“ＡＲ”、“ＢＲ”、“ＣＲ”のいずれかに設定される。また、非選択のワード線はＶｒｅａｄに設定され、読み出し動作が実行される（ＳＴ４１）。

メモリセルの閾値電圧がワード線のレベルより低い場合は、メモリセルがオンとなり、ビット線の電位はローレベルとなり、メモリセルの閾値電圧がワード線のレベルより高い場合、メモリセルはオフとなり、ビット線の電位はハイレベルに保持される。このビット線の電圧がデータ記憶回路１０により読み出される。

一方、奇数番目のメモリセルのデータを読み出す場合、セレクト線ＳＧＤと、セレクト線ＳＧＳはＶＳＧ、セレクト線ＳＧＤＥはＶＯＦＦ、セレクト線ＳＧＤＯはＶＯＮに設定され、ビット線に所定の電位ＶＢＬが印加される。さらに、第１、第２のソース線ＳＲＣ１、ＳＲＣ２は共にＶＳＲＣに設定される。また、選択ワード線は、図１０（ａ）（ｂ）に示すように、読み出すデータに従って、読み出しレベル“ＬＭＲ”“ＡＲ”、“ＢＲ”、“ＣＲ”のいずれかに設定される。また、非選択のワード線はＶｒｅａｄに設定され、読み出し動作が実行される（ＳＴ４２）。

上記のようにして、偶数番目、及び奇数番目のメモリセルのデータが読み出される。

上記第１の実施形態によれば、隣接する２つのＮＡＮＤストリングは１つのビアによりビット線に接続されている。このため、ビアの数を削減することができ、セルが微細化された場合においても、隣接する２つのＮＡＮＤストリングをビット線に接続することが可能である。

また、各ＮＡＮＤストリングは、それぞれ第１、第２の選択用メモリセルＳＭＯ、ＳＭＥを有している。このため、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥにより隣接する２つのＮＡＮＤストリングのうち一方を選択状態、他方を非選択状態とすることができ、２つのＮＡＮＤストリングの一方又は他方を選択することができる。

さらに、隣接する２つのＮＡＮＤストリングのうち一方のＮＡＮＤストリングは第１のソース線に接続され、他方のＮＡＮＤストリングは第２のソース線に接続されている。このため、隣接する２つのＮＡＮＤストリングの第１、第２の選択用メモリセルＳＭＯ、ＳＭＥを選択的に書き込むことができる。

また、図１３に示すように、第１、第２のＮＡＮＤストリングＮＳ１、ＮＳ２を交互に選択し、ソース線ＳＲＣ１、ＳＲＣ２側のメモリセルから順次書き込んでいる。このため、メモリセルの閾値電圧の変動を防止することが可能である。

（第２の実施形態）
図１８は、第２の実施形態を示している。第２の実施形態は、消去シーケンスの変形例を示すものである。

上記第１の実施形態は、消去動作の後に、選択ブロック内の第１、第２の選択用メモリセルＳＭＯ、ＳＭＥを書き込んだが、ベリファイ動作は行っていなかった。

第２の実施形態は、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥの書き込み後、ベリファイ動作を行い、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥの閾値電圧がベリファイレベルに達するまで、書き込み及びベリファイを繰り返すことにより、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥの閾値電圧分布を狭くする。

すなわち、図１８のように、選択ブロックを消去し（ＳＴ５１）、第２の選択用メモリセルＳＭＯが書き込まれる（ＳＴ５２）。この後、ベリファイリードが実行される（ＳＴ５３）。次いで、読み出されたデータに基づき、書き込みが十分であるかベリファイされる（ＳＴ５４）。このベリファイの結果、書き込みが不十分の第２の選択用メモリセルＳＭＥがある場合、その第２の選択用メモリセルＳＭＥが再度書き込まれる（ＳＴ５２）。このようにして、ベリファイの結果がＯＫとなるまで、ステップＳＴ５２、ＳＴ５３、ＳＴ５４の動作が繰り返される。

具体的には、ステップＳＴ５２において、第１のソース線ＳＲＣ１がＶｓｓ、第２のソース線ＳＲＣ２がＶｄｄ、セレクト線ＳＧＤがＶｓｓ、セレクト線ＳＧＳがＶＳＧＤに設定される。さらに、セレクト線ＳＧＤＥにより選択されるメモリセルが接続されるビット線がローレベル、セレクト線ＳＧＤＯにより選択されるメモリセルが接続されるビット線がハイレベルに設定される。

この後、セレクト線ＳＧＳがＶＳＧＤからＶｓｓに設定され、セレクト線ＳＧＤがＶｓｓから約０．６Ｖに設定され、ビット線ＢＬがＶｓｓに設定される。この後、非書き込みとするセレクト線ＳＧＤＥに対応するビット線をＶｓｓからＶｄｄ（データ“１”）に設定すると、このビット線に接続された第２の選択用メモリセルＳＧＤＥがオンし、電位Ｖｄｄが非書き込みとされた第１の選択用メモリセルＳＧＤＯのドレインに供給される。

この後、セレクト線ＳＧＤが約０．６ＶからＶｓｓに設定された後、セレクト線ＳＧＤＥがＶｐｇｍ、セレクト線ＳＧＤＯがＶｐａｓｓ、全てのワード線ＷＬ０〜ＷＬ１２７がＶｐａｓｓに設定される。すると、セレクト線ＳＧＤＥに接続された第２の選択用メモリセルＳＭＥのみ書き込まれる。

この後、ステップＳＴ５３において、第２の選択用メモリセルＳＭＥがベリファイリードされる。ベリファイリードのシーケンスは、リード動作と同じである。

次いで、ステップＳＴ５４において、ベリファイリードの結果が判別され、書き込みが不十分の第２の選択用メモリセルＳＭＥが書き込まれる。

この後、第２の選択用メモリセルＳＭＥと同様にして、第１の選択用メモリセルＳＭＯの書き込み（ＳＴ５５）、ベリファイリード（ＳＴ５６）、ベリファイリードの結果が判別され（ＳＴ５７）、この判別の結果、書き込みが不十分な第１の選択用メモリセルＳＭＯがある場合、ステップＳＴ５５、ＳＴ５６、ＳＴ５７が繰り返される。

上記第２の実施形態によれば、第１の選択用メモリセルＳＭＯ、第２の選択用メモリセルＳＭＥの書き込み後、ベリファイリードを行い、書き込み不十分な第１又は第２の選択用メモリセルＳＭＯ、ＳＭＥが有る場合、これらのセルが再度書き込まれる。このため、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥの閾値電圧の分布を狭めることができ、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥを確実に選択することが可能である。

（第３の実施形態）
図１９、図２０は、第３の実施形態を示している。

第１、第２の実施形態は、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥ、セレクト線ＳＧＤＯ、ＳＧＤＥ、第１、第２のソース線ＳＲＣ１、ＳＲＣ２を設け、消去後、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥを選択的に書き込むことにより、ワード線に接続された偶数番目、奇数番目のメモリセルを選択可能とした。

これに対して、第３の実施形態は、図１９、図２０に示すように、第１、第２の選択用メモリセルＳＭＯ、ＳＭＥ、セレクト線ＳＧＤＯ、ＳＧＤＥ、及び第１、第２のソース線ＳＲＣ１、ＳＲＣ２を用いず、ビット線とＮＡＮＤストリングを接続する選択ゲートＳ２として第１、第２の選択ゲートＳ２１、Ｓ２２と、これら第１、第２の選択ゲートＳ２１、Ｓ２２に接続された第１、第２のセレクト線ＳＧＤ１、ＳＧＤ２を設け、さらに、１つのソース線ＳＲＣを設けている。

例えばビット線ＢＬ１に隣接する２つのＮＡＮＤストリングＮＳ１、ＮＳ２は、それぞれの第１の選択ゲートＳ２１、Ｓ２１のドレイン拡散層を接続する連結部７１において、ビット線に接続される。また、例えばビット線ＢＬ２に隣接する２つのＮＡＮＤストリングＮＳ３、ＮＳ４は、それぞれの第１の選択ゲートＳ２１、Ｓ２１のドレイン拡散層を接続する連結部７２において、ビット線ＢＬ２に接続される。

一方、セルソースとしてのソース線ＳＲＣとＮＡＮＤストリングＮＳ１、ＮＳ２を接続する２つの選択ゲートＳ１、Ｓ１のソース拡散層は、連結部７３において接続されている。この連結部７３は、ソース線ＳＲＣに接続されている。また、ソース線ＳＲＣとＮＡＮＤストリングＮＳ３、ＮＳ４を接続する２つの選択ゲートＳ１、Ｓ１のソース拡散層は、連結部７４において接続されている。この連結部７４は、ソース線ＳＲＣに接続されている。

各ＮＡＮＤストリングに設けられた第１、第２の選択ゲートＳ２１、Ｓ２２は、イオン注入によりエンハンスメントタイプ（Ｅタイプ）と、デプレションタイプ（Ｄタイプ）に設定される。すなわち、図１９、図２０に示す破線で囲まれた第１、第２の選択ゲートＳ２１、Ｓ２２は、Ｅタイプであり、それ以外の第１、第２の選択ゲートＳ２１、Ｓ２２は、Ｄタイプである。

さらに、図１９、図２０に示す破線は、イオン注入に用いるマスクの開口を示している。第１の開口Ａ１は、第１の選択ゲートＳ２１に対応し、第２の開口Ａ２は、第２の選択ゲートＳ２２に対応している。第１の開口Ａ１は、隣接するブロックの第１の選択ゲートＳ２１にも対応し、第２の開口Ａ２より大きな面積を有している。

第１、第２のセレクト線ＳＧＤ１、ＳＧＤ２に接続された複数の第１、第２の選択ゲートＳ２１、Ｓ２２に注目した場合、第１のセレクト線ＳＧＤ１に接続された複数の第１の選択ゲートＳ２１は、ロウ方向に向かって、Ｄタイプと、Ｅタイプが２つずつ交互に配置されている。また、第２のセレクト線ＳＧＤ２に接続された複数の第２の選択ゲートＳ２２は、ロウ方向に向かって、Ｅタイプと、Ｄタイプが２つずつ交互に配置されている。

一方、例えばビット線ＢＬ１に接続された２つのＮＡＮＤストリングＮＳ１、ＮＳ２に含まれる複数の第１、第２の選択ゲートＳ２１、Ｓ２２に注目すると、ＮＡＮＤストリングＮＳ１の第１の選択ゲートＳ２１はＤタイプであり、第２の選択ゲートＳ２２はＥタイプである。また、ＮＡＮＤストリングＮＳ２の第１の選択ゲートＳ２１はＥタイプであり、第２の選択ゲートＳ２２はＤタイプである。

上記構成において、第１のセレクト線ＳＧＤ１をローレベル、第２のセレクト線ＳＧＤ２をハイレベルに設定することにより、第２のセレクト線ＳＧＤ２に接続されたＥタイプの第２の選択ゲートＳ２２がオンとなる。また、第１のセレクト線ＳＧＤ１に接続されたＤタイプの第１の選択ゲートＳ２１はオン状態であるため、ＮＡＮＤストリングＮＳ１がビット線ＢＬ１に接続され、ＮＡＮＤストリングＮＳ４がビット線ＢＬ２に接続される。

また、第１のセレクト線ＳＧＤ１をハイレベル、第２のセレクト線ＳＧＤ２をローレベルに設定することにより、第１のセレクト線ＳＧＤ１に接続されたＥタイプの第１の選択ゲートＳ２１がオンとなる。また、第２のセレクト線ＳＧＤ２に接続されたＤタイプの第２の選択ゲートＳ２２はオン状態であるため、ＮＡＮＤストリングＮＳ２がビット線ＢＬ１に接続され、ＮＡＮＤストリングＮＳ３がビット線ＢＬ２に接続される。

このように、ＤタイプとＥタイプの第１、第２の選択ゲートＳ２１、Ｓ２２を配置することにより、第１、第２のセレクト線ＳＧＤ１、ＳＧＤ２により、１つのビット線に接続された２つのＮＡＮＤストリングの一方、又は他方を選択的にビット線に接続することができる。

上記第３の実施形態によれば、隣接するＮＡＮＤストリングＮＳ１、ＮＳ２のドレイン拡散層を連結部７１により接続し、隣接するＮＡＮＤストリングＮＳ３、ＮＳ４のドレイン拡散層を連結部７２により接続し、連結部７１においてビット線ＢＬ１を接続し、連結部７２においてビット線ＢＬ２を接続している。このため、素子が微細化された場合においても、ビット線コンタクトの数の増加を防止できる。

しかも、第１のセレクト線ＳＧＤ１に接続された複数の第１の選択ゲートＳ２１と、第２のセレクト線ＳＧＤ２に接続された複数の第２の選択ゲートＳ２２をロウ方向に２つずつ交互にＤタイプと、Ｅタイプに設定し、１つのビット線に接続された２つのＮＡＮＤストリングを選択するための第１の選択ゲートＳ２１と第２の選択ゲートＳ２２を交互にＤタイプと、Ｅタイプに設定している。このため、消去後、第１の選択ゲートＳ２１と第２の選択ゲートＳ２２を書き込むことなく、１つのビット線に接続された２つのＮＡＮＤストリングを選択することができる。したがって、消去シーケンスを簡略化することができる。

（第４の実施形態）
図２１、図２２は、第４の実施形態を示している。

上記第３の実施形態の場合、第１、第２の選択ゲートＳ２１、Ｓ２２は、マスクを用いたイオン注入により、ＥタイプとＤタイプに設定している。前述したように、第２の選択ゲートＳ２２用の第２の開口Ａ２は、第１の選択ゲートＳ２１用の第１の開口Ａ１に比べて面積が小さい。このため、リソグラフ工程が増加し、製造コストが増加する。

そこで、図２１、図２２に示すように、第４の実施形態は、１つのビット線に接続された２つのＮＡＮＤストリングのうち、一方のＮＡＮＤストリングの第１の選択ゲートＳ２１をＥタイプとし、その他の第１の選択ゲートＳ２１、第２の選択ゲートＳ２２は全てＤタイプとする。

さらに、図２１、図２２に示すように、セレクト線ＳＧＤＯに接続された第１の選択用メモリセルＳＭＯが設けられる。この第１の選択用メモリセルＳＭＯは、第１、第２の実施形態のように、消去後、ロウ方向に２つずつ書き込まれ、閾値電圧が設定される。図２１、図２２において、破線で囲まれた第１の選択用メモリセルＳＭＯは、書き込まれたメモリセルを示している。すなわち、１つのビット線に接続された２つのＮＡＮＤストリングのうち、第１の選択ゲートＳ２１がＥタイプに設定されていないＮＡＮＤストリングの第１の選択用メモリセルＳＭＯが書き込まれる。

この構成において、セレクト線ＳＧＤ１をハイレベル、セレクト線ＳＧＤ２、ＳＧＤＯをローレベルに設定すると、Ｅタイプの第１の選択ゲートＳ２１がオンとなり、書き込まれている第１の選択用メモリセルＳＭＯがオフとなる。このため、ＮＡＮＤストリングＮＳ２がビット線ＢＬ１に接続され、ＮＡＮＤストリングＮＳ３がビット線ＢＬ２に接続される。

また、セレクト線ＳＧＤ１をローレベル、セレクト線ＳＧＤ２、ＳＧＤＯをハイレベルに設定すると、Ｅタイプの第１の選択ゲートＳ２１がオフとなり、書き込まれている第１の選択用メモリセルＳＭＯがオンとなる。このため、ＮＡＮＤストリングＮＳ１がビット線ＢＬ１に接続され、ＮＡＮＤストリングＮＳ４がビット線ＢＬ２に接続される。

上記第４の実施形態によれば、第２の選択ゲートＳ２２用の開口Ａ２が不要となるため、リソグラフ工程を簡略化でき、製造コストを低減することが可能である。

また、ソース線の数を１つに削減することができるため、チップの面積を削減することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１…メモリセルアレイ、ＭＣ…メモリセル、ＢＬ、ＢＬ０、ＢＬ１、ＢＬｉ、ＢＬｎ…ビット線、ＮＳ、ＮＳ０〜ＮＳ３…ＮＡＮＤストリング、ＳＭＯ…第１の選択用メモリセル（選択用メモリセル）、ＳＭＥ…第２の選択用メモリセル、Ｓ１、Ｓ２…選択ゲート、ＳＲＣ…ソース線、ＳＲＣ１、ＳＲＣ２…第１、第２のソース線。

Claims (6)

1. 複数のメモリセルと第１、第２の選択用メモリセルのソース及びドレイン拡散層が共通接続された第１のＮＡＮＤストリングと、
   複数のメモリセルと前記第１の選択用メモリセルと同時に選択され、前記第１の選択用メモリセルと閾値電圧が異なる第３の選択用メモリセルと、前記第２の選択用メモリセルと同時に選択され、前記第２の選択用メモリセルと閾値電圧が異なる第４の選択用メモリセルのソース及びドレイン拡散層が共通接続された第２のＮＡＮＤストリングと、
   前記第１、第２のＮＡＮＤストリングに対応して配置されたビット線と、
   前記第２のＮＡＮＤストリングに接続された第１のソース線と、
   前記第１のＮＡＮＤストリングに接続された第２のソース線と
   前記複数のメモリセルのうち、行方向に配置された複数のメモリセルを選択する複数のワード線と、を具備し、
   書き込み時、前記第１乃至第４の選択用メモリセルにより前記第１のＮＡＮＤストリングを選択し、前記第１のＮＡＮＤストリングの前記第１のメモリセルを書き込んだ後、前記第１乃至第４の選択用メモリセルにより前記第２のＮＡＮＤストリングを選択し、前記第２のＮＡＮＤストリングの前記第２のメモリセルを書き込んだ後、前記第１のメモリセルのベリファイリード、及び前記第２のメモリセルのベリファイリードを実行し、前記ベリファイリードの結果、メモリセルへの書き込みが不十分の場合、再度、前記第１のＮＡＮＤストリングの前記第１のメモリセル、及び前記第２のＮＡＮＤストリングの前記第２のメモリセルを書き込み、次いで、前記第１のＮＡＮＤストリングの前記第１のメモリセルに隣接する第３のメモリセルが書き込まれ、前記第２のＮＡＮＤストリングで、前記第３のメモリセルとビット線方向に隣接する第４のメモリセルが書き込まれ、
   前記ビット線は、前記第１、第２のＮＡＮＤストリングの間で、前記第１、第２のＮＡＮＤストリングに接続され、
   前記第１のＮＡＮＤストリングの書き込み時、前記第１のソース線を第１の電圧に設定し、前記第２のソース線を前記第１のソース線より低い第２の電圧に設定し、選択されたワード線にプログラム電圧を印加し、
   前記第２のＮＡＮＤストリングの書き込み時、前記第１のソース線を前記第２の電圧に設定し、前記第２のソース線を前記第１の電圧に設定し、選択されたワード線にプログラム電圧を印加することを特徴とする半導体記憶装置。
2. 複数のメモリセルと第１、第２の選択用メモリセルのソース及びドレイン拡散層が共通接続された第１のＮＡＮＤストリングと、
   複数のメモリセルと前記第１の選択用メモリセルと同時に選択され、前記第１の選択用メモリセルと閾値電圧が異なる第３の選択用メモリセルと、前記第２の選択用メモリセルと同時に選択され、前記第２の選択用メモリセルと閾値電圧が異なる第４の選択用メモリセルのソース及びドレイン拡散層が共通接続された第２のＮＡＮＤストリングと、
   前記第１、第２のＮＡＮＤストリングに対応して配置されたビット線と、
   前記第２のＮＡＮＤストリングに接続された第１のソース線と、
   前記第１のＮＡＮＤストリングに接続された第２のソース線と
   前記複数のメモリセルのうち、行方向に配置された複数のメモリセルを選択する複数のワード線と、を具備し、
   書き込み時、前記第１乃至第４の選択用メモリセルにより選択された第１のＮＡＮＤストリングの第１のメモリセルが書き込まれ、次に第２のＮＡＮＤストリングの前記第１のメモリセルと同時に選択される第２のメモリセルが書き込まれ、次いで、前記第１のＮＡＮＤストリングの前記第１のメモリセルに隣接する第３のメモリセルが書き込まれ、前記第２のＮＡＮＤストリングで、前記第３のメモリセルと同時に選択される第４のメモリセルが書き込まれることを特徴とする半導体記憶装置。
3. 複数のメモリセルと第１、第２の選択用メモリセルのソース及びドレイン拡散層が共通接続された第１のＮＡＮＤストリングと、
   複数のメモリセルと前記第１の選択用メモリセルと同時に選択され、前記第１の選択用メモリセルと閾値電圧が異なる第３の選択用メモリセルと、前記第２の選択用メモリセルと同時に選択され、前記第２の選択用メモリセルと閾値電圧が異なる第４の選択用メモリセルのソース及びドレイン拡散層が共通接続された第２のＮＡＮＤストリングと、
   前記第１、第２のＮＡＮＤストリングに対応して配置されたビット線と、
   前記第２のＮＡＮＤストリングに接続された第１のソース線と、
   前記第１のＮＡＮＤストリングに接続された第２のソース線と
   前記複数のメモリセルのうち、行方向に配置された複数のメモリセルを選択する複数のワード線と、を具備し、
   書き込み時、前記第１乃至第４の選択用メモリセルにより前記第１のＮＡＮＤストリングを選択し、前記第１のＮＡＮＤストリングの前記第１のメモリセルを書き込んだ後、前記第１乃至第４の選択用メモリセルにより前記第２のＮＡＮＤストリングを選択し、前記第２のＮＡＮＤストリングの前記第２のメモリセルを書き込んだ後、前記第１のメモリセルのベリファイリード、及び前記第２のメモリセルのベリファイリードを実行し、前記ベリファイリードの結果、メモリセルへの書き込みが不十分の場合、再度、前記第１のＮＡＮＤストリングの前記第１のメモリセル、及び前記第２のＮＡＮＤストリングの前記第２のメモリセルを書き込み、
   前記ビット線は、前記第１、第２のＮＡＮＤストリングの間で、前記第１、第２のＮＡＮＤストリングに接続されることを特徴とする半導体記憶装置。
4. 前記第１のＮＡＮＤストリングの書き込み時、前記第１のソース線を第１の電圧に設定し、前記第２のソース線を前記第１のソース線より低い第２の電圧に設定し、選択されたワード線にプログラム電圧を印加することを特徴とする請求項２又は３記載の半導体記憶装置。
5. 前記第２のＮＡＮＤストリングの書き込み時、前記第１のソース線を前記第２の電圧に設定し、前記第２のソース線を前記第１の電圧に設定し、選択されたワード線にプログラム電圧を印加することを特徴とする請求項４記載の半導体記憶装置。
6. 前記ビット線は、前記第１、第２のＮＡＮＤストリングの間で、前記第１、第２のＮＡＮＤストリングに接続されることを特徴とする請求項２記載の半導体記憶装置。

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