JP2018085160A - 半導体装置およびその動作方法 - Google Patents

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Abstract

【課題】メモリセルのサイズのばらつきの影響を抑制し、動作安定性を向上させた半導体装置を提供する。
【解決手段】
実施形態の半導体装置は、第１メモリセルと、第２メモリセルと、第１ワード線と、第１ビット線と、第２ビット線とを含む。第１ワード線は、第１メモリセルの第１ゲート電極および第２メモリセルの第２ゲート電極に接続される。第１ビット線は、第１メモリセルのチャネルの一端に電気的に接続される。第２ビット線は、第２メモリセルのチャネルの一端に電気的に接続される。第１メモリセルおよび第２メモリセルのデータを消去した後、第１ゲート電極と第１メモリセルのチャネルとの間の第１電圧と、第２ゲート電極と第２メモリセルのチャネルとの間の第２電圧とを相違させつつ、第１メモリセルおよび第２メモリセルのしきい値電圧をシフトさせる。
【選択図】図６

Description

実施形態は、半導体装置およびその動作方法に関する。
高集積化された書き換え可能な不揮発性半導体記憶装置では、微細加工技術や３次元化技術を用いてメモリセルの高集積化を進展させて、記憶容量を向上させてきた。一方で、微細化や３次元化にともなう加工ばらつきが顕在化し、メモリセルの性能や動作安定性に影響を及ぼすようになってきている。
データ消去後に弱書き込みを行い、消去データのしきい値電圧を制御することが知られている。このような弱書き込みを行う場合においても、メモリセルの構造のばらつきによって生じるしきい値電圧のばらつきを抑制する必要がある。
特開２０１１−９６３４０号公報
実施形態は、メモリセルの構造のばらつきの影響を抑制し、動作安定性を向上させた半導体装置およびその動作方法を提供する。
実施形態の半導体装置は、第１メモリセルと、第２メモリセルと、第１ワード線と、第１ビット線と、第２ビット線と、ソース線と、ロウ制御回路と、カラム制御回路とを含む。前記第１ワード線は、前記第１メモリセルの第１ゲート電極および前記第２メモリセルの第２ゲート電極に接続される。前記第１ビット線は、前記第１メモリセルのチャネルの一端に電気的に接続される。前記第２ビット線は、前記第２メモリセルのチャネルの一端に電気的に接続される。前記ソース線は、前記第１メモリセルおよび前記第２メモリセルのチャネルのそれぞれの他端に電気的に接続される。前記ロウ制御回路は、前記第１ワード線に電圧を供給する。前記カラム制御回路は、前記第１ビット線、前記第２ビット線、および前記ソース線に電圧を供給する。前記第１メモリセルおよび前記第２メモリセルのデータを消去した後、前記第１ゲート電極と前記第１メモリセルのチャネルとの間の第１電圧と、前記第２ゲート電極と前記第２メモリセルのチャネルとの間の第２電圧とを相違させつつ、前記第１メモリセルおよび前記第２メモリセルのしきい値電圧をシフトさせる。
図１は、第１実施形態の半導体装置の模式ブロック図である。 図２は、第１実施形態の半導体装置のメモリセルアレイの模式斜視図である。 図３は、第１実施形態の半導体装置の柱状部の模式断面図である。 図４は、図３の破線枠６内を拡大した模式断面図である。 図５（ａ）および図５（ｂ）は、第１実施形態の半導体装置のワード線の模式図である。 図６は、第１実施形態の半導体装置の一部を例示するブロック図である。 図７は、第１実施形態の半導体装置の動作を説明するためのフローチャートの例である。 図８（ａ）および図８（ｂ）は、消去後のしきい値電圧を分布を表す模式図である。 図９（ａ）は第２実施形態の半導体装置のメモリセルアレイを示す模式平面図、図９（ｂ）は図９（ａ）中の９Ｂ−９Ｂ線に沿う模式断面図、図９（ｃ）は、図９（ａ）中の９Ｃ−９Ｃ線に沿う模式断面図である。 図１０（ａ）〜図１０（ｅ）は、“２回側壁法”の基本的な工程を示す模式断面図である。 図１１（ａ）〜図１１（ｅ）は、マスク材のばらつきの１つの例を示す模式断面図である。 図１２は、Ｙ方向に沿ったワード線の模式断面図である。 図１３は、Ｘ方向に沿ったワード線の模式断面図である。 図１４は、第２実施形態の半導体装置の一部を例示するブロック図である。 図１５は、カラムドライバの回路例を示す模式回路図である。 図１６は、ロウドライバの回路例を示す模式回路図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
（第１実施形態）
図１は、第１実施形態の半導体装置の模式ブロック図である。
図１に示すように、半導体装置は、メモリセルアレイ１を含む。メモリセルアレイ１には、例えば、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、ソース側選択トランジスタＳＴＳが設けられる。
メモリセルアレイ１の周囲には、カラム制御回路２０１およびロウ制御回路２０２が設けられる。カラム制御回路２０１は、ビット線ＢＬおよびソース線ＳＬの電位を制御し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルＭＣからのデータ読み出しを行う。
ロウ制御回路２０２は、ワード線ＷＬを選択し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルＭＣからのデータ読み出しのために必要な電位を、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、およびソース側選択トランジスタＳＴＳのゲート電極に与える。
データ入出力バッファ２０３は、外部のホスト２０４から、外部Ｉ／Ｏデータを受け取る。データ入出力バッファ２０３は、書き込みデータの受け取り、コマンドデータの受け取り、アドレスデータの受け取り、および読み出しデータの外部への出力を行う。
データ入出力バッファ２０３は、受けた書き込みデータを、カラム制御回路２０１に送る。カラム制御回路２０１は、メモリセルアレイ１からの読み出しデータを、データ入出力バッファ２０３に送る。データ入出力バッファ２０３は、受けた読み出しデータを、外部へと出力する。
データ入出力バッファ２０３は、受けたアドレスデータを、アドレスレジスタ２０５に送る。アドレスレジスタ２０５は、受けたアドレスデータを、カラム制御回路２０１およびロウ制御回路２０２に送る。
コマンドインターフェース（コマンドＩ／Ｆ）２０６は、ホスト２０４からの外部制御信号を受ける。コマンドＩ／Ｆ２０６は、受けた外部制御信号に基づいて、データ入出力バッファ２０３が受けたデータが、書き込みデータなのか、コマンドデータなのか、アドレスデータなのかを判断する。コマンドＩ／Ｆ２０６は、データ入出力バッファ２０３が受けたデータが、コマンドデータであれば、コマンド信号として、ステートマシン２０７へと送る。
ステートマシン２０７は、半導体装置の全体の動作を管理する。ステートマシン２０７は、ホスト２０４からのコマンドデータを、コマンドＩ／Ｆ２０６を介して受け付け、内部制御信号を出力する。これにより、例えば、書き込み、読み出し、消去、およびデータの入出力の管理などを行う。電圧生成回路２０８は、内部制御信号に基づいて、書き込み動作、読み出し動作、および消去動作に必要な内部電圧を生成する。ステートマシン２０７は、ステータス情報を管理する。ステータス情報は、ホスト２０４へ送ることもできる。ホスト２０４は、ステータス情報を受け取ることにより、半導体装置の動作状況や、動作結果を判断することができる。
図２は、第１実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。
図２に示すように、メモリセルアレイ１は、積層体１００を有する。積層体１００には、複数のスリットＳＴと、複数の柱状部ＣＬとが設けられる。
ソース側選択ゲートＳＧＳは、基板１０上に設けられる。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ上に設けられている。ドレイン側選択ゲートＳＧＤは、複数のワード線ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳは、電極層である。電極層の積層数は、任意である。
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の間には、絶縁体４０が配置されている。絶縁体４０は、シリコン酸化物膜等の絶縁物であってもよく、エアギャップであってもよい。積層体１００は、絶縁体４０と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とを交互に含む。
ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、ソース側選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続されている。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース側選択トランジスタＳＴＳとを直列に接続した構造は、“メモリストリング”と呼ばれる。
スリットＳＴは、積層体１００内を、積層方向（Ｚ方向）およびＸ方向に延びる。スリットＳＴは、積層体１００を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、“ブロック”と呼ばれる。
スリットＳＴ内には、ソース線ＳＬが配置される。ソース線ＳＬは、導電体である。ソース線ＳＬは、積層体１００から絶縁されており、例えば、Ｚ方向およびＸ方向に、板状に延びる。ソース線ＳＬの上方には、上層配線８０が配置されている。上層配線８０はＹ方向に延びる。上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと電気的に接続される。
柱状部ＣＬは、スリットＳＴによって分離された積層体１００内に設けられる。柱状部ＣＬは、積層方向（Ｚ方向）に延びる。柱状部ＣＬは、例えば、円柱状、もしくは楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、もしくは正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬに配置される。
柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが配置されている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つに電気的に接続されている。１つのビット線ＢＬは、各ブロックから１つずつ選ばれた柱状部ＣＬに電気的に接続される。
図３は、第１実施形態の半導体装置の柱状部ＣＬの模式断面図である。図４は、図３の破線枠６内を拡大した模式断面図である。図５（ａ）および図５（ｂ）は、第１実施形態の半導体装置のワード線ＷＬの模式図である。
図３は、図２におけるＹ−Ｚ面に対して平行な断面に対応する。
図３および図４に示すように、柱状部ＣＬは、メモリホール（開孔）ＭＨ内に設けられている。メモリホールＭＨは、メモリセルアレイ１内の積層体１００に設けられる。メモリホールＭＨは、積層体１００内において、積層体１００の積層方向（Ｚ方向）に沿って延びる。柱状部ＣＬは、メモリ膜３０、半導体ボディ２０、およびコア層５０を含む。
メモリ膜３０は、メモリホールＭＨの内壁上に設けられる。メモリ膜３０の形状は、例えば、筒状である。メモリ膜３０は、ブロック絶縁膜３１、電荷蓄積膜３２、およびトンネル絶縁膜３３を含む。
ブロック絶縁膜３１は、メモリホールＭＨの内壁上に設けられる。ブロック絶縁膜３１は、例えば、シリコン酸化物を含む。
電荷蓄積膜３２は、ブロック絶縁膜３１上に設けられる。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、膜中に、電荷をトラップするトラップサイトを有し、電荷をトラップする。メモリセルＭＣのしきい値電圧は、トラップした電荷の有無、およびトラップした電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜３３は、電荷蓄積膜３２上に設けられる。トンネル絶縁膜３３は、例えば、シリコン酸化物、又はシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３３は、電荷蓄積膜３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、および電荷蓄積膜３２から半導体ボディ２０に電荷を放出させるとき（消去動作）、電荷がトンネリングする。
積層体１００内において、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、メモリ膜３０上に設けられる。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、例えば、タングステンを含む。
半導体ボディ２０は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とは反対側のメモリ膜３０上に設けられる。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｐ型である。半導体ボディ２０の形状は、例えば、底を有する筒状である。半導体ボディ２０は、例えば、基板１０に電気的に接続される。
半導体ボディ２０上には、コア層５０が設けられる。コア層５０は、絶縁性である。コア層５０は、例えば、シリコン酸化物を含む。コア層５０の形状は、例えば、柱状である。コア層５０の上面上には、キャップ層５１が設けられている。キャップ層５１は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｎ型である。キャップ層５１は、メモリホールＭＨの上部において、半導体ボディ２０と電気的に接続される。
メモリホールＭＨは、メモリ膜３０、半導体ボディ２０、コア層５０、およびキャップ層５１によって埋め込まれる。
積層体１００の上面上には、第１絶縁膜８１、および第２絶縁膜８２が設けられている。第１絶縁膜８１は、積層体１００上に設けられる。第２絶縁膜８２は、第１絶縁膜８１上に設けられる。第２絶縁膜８２内には、コンタクト部Ｃｂが設けられる。コンタクト部Ｃｂは、例えば、半導体ボディ２０およびキャップ層５１と電気的に接続される。
図５（ａ）に示すように、ワード線ＷＬには、メモリホールＭＨが複数開口される。メモリホールＭＨの配置パターンは、例えば、千鳥格子パターンである。メモリホールＭＨの径は、例えば、Ｙ方向の位置によって異なる。例えば、ワード線ＷＬのＹ方向の中心線Ｃから離れた位置に設けられたメモリホールＭＨ（ａ１）およびＭＨ（ａ２）の径は、中心線Ｃに近い位置に設けられたメモリホールＭＨ（ｂ１）およびＭＨ（ｂ２）の径よりも小さくなる。
また、図５（ｂ）に示すように、ワード線ＷＬは、積層された層によってメモリホールＭＨの径が異なる。ワード線ＷＬの積層数が増えると、メモリホールＭＨのアスペクト比が大きくなる。このため、下層になるほどメモリホールＭＨの径は、小さくなっていく。最下層のワード線ＷＬ（０）のメモリホールＭＨの径は、最上層のワード線ＷＬ（ｎ−１）のメモリホールＭＨの径よりも小さい。
このように、第１実施形態の半導体装置のメモリセルアレイ１は、配置された位置によって異なるサイズのメモリセルＭＣを含む。メモリセルＭＣのサイズは、メモリセルのしきい値電圧のシフト量に影響する。
データの書き込みや読み出し等の場合には、ワード線ＷＬと半導体ボディ２０に形成されるチャネルとの間に電圧が印加される。印加された電圧は、ブロック絶縁膜３１、電荷蓄積膜３２およびトンネル絶縁膜３３に印加される。メモリホールＭＨの径が小さいと、ブロック絶縁膜３１にかかる電界は相対的に弱くなり、トンネル絶縁膜３３にかかる電界は相対的に強くなる。トンネル絶縁膜３３にかかる電界が強いほど、電荷蓄積膜３２に注入される電荷の量、あるいは電荷蓄積膜３２から引き抜かれる電荷の量は多くなる。
例えば、データ消去後、データが消去されたメモリセルＭＣに対して、通常の書き込みよりも弱い書き込みを行い、メモリセルＭＣのしきい値電圧を、正側にシフトさせる場合がある。いわゆる“弱書き込み動作”である。データ消去に続いて、弱書き込み動作を行うことで、データ消去後のメモリセルＭＣのしきい値電圧分布幅を、弱書き込み動作を行わない場合に比較して、狭くすることができる。弱書き込み動作では、電荷蓄積膜３２から電荷（電子）を引き抜いた後、又は電荷蓄積膜３２へ電荷（正孔）を注入した後、通常の書き込み動作よりも弱い電界を、例えば、トンネル絶縁膜３３に与える。
しかし、弱書き込み動作においても、メモリホールＭＨの径が小さいほど、注入される電荷の量が多くなり、しきい値電圧のシフト量が大きくなる。
そこで、本実施形態の半導体装置では、データ消去後の弱書き込みを行う場合に、メモリホールＭＨの径に応じて、メモリセルＭＣのゲート電極とチャネルを形成する半導体ボディ２０との間に印加する電圧値を設定する。
具体的には、同一のワード線ＷＬ内において、ワード線ＷＬのＹ方向の中心線Ｃから離れた位置に設けられたメモリセルＭＣに印加する電圧は、中心線Ｃにより近い位置に設けられたメモリセルＭＣに印加する電圧よりも低い電圧値に設定される。
図５（ａ）に示す例では、メモリホールＭＨ（ａ１）およびＭＨ（ａ２）に設けられるメモリセルＭＣに印加する電圧は、メモリホールＭＨ（ｂ１）およびＭＨ（ｂ２）に設けられるメモリセルＭＣに印加する電圧よりも低い電圧値に設定される。
また、図５（ｂ）に示す例では、下層、例えば、ワード線ＷＬ（０）をゲート電極とするメモリセルＭＣに印加する電圧は、上層、例えば、ワード線ＷＬ（ｎ−１）をゲート電極とするメモリセルＭＣに印加する電圧よりも低い電圧値に設定される。
図６は、第１実施形態の半導体装置の一部を例示するブロック図である。
図６には、メモリセルアレイ１の一部の等価回路、カラム制御回路２０１の一部、ロウ制御回路２０２の一部、および電圧生成回路２０８が示されている。
図６に示すように、メモリセルアレイ１は、複数のメモリストリングＭＳ（ｂ１）、ＭＳ（ａ１）、ＭＳ（ａ２）、ＭＳ（ｂ２）、…を含む。各メモリストリングＭＳ（ｂ１）、ＭＳ（ａ１）、ＭＳ（ａ２）、ＭＳ（ｂ２）、…は、直列に接続されたメモリセルＭＣを含む。直列に接続された一方の端部のメモリセルＭＣとソース線ＳＬとの間には、ソース側選択トランジスタＳＴＳが接続されている。直列に接続された他方の端部のメモリセルＭＣとビット線ＢＬ（ｂ１）、ＢＬ（ａ１）、ＢＬ（ａ２）、ＢＬ（ｂ２）、…との間には、ドレイン側選択トランジスタＳＴＤがそれぞれ接続されている。
ソース側選択トランジスタＳＴＳ、各メモリセルＭＣおよびドレイン側選択トランジスタＳＴＤは、半導体ボディ２０によって接続され、半導体ボディ２０に形成されるチャネルによって電気的に直列接続される。ビット線ＢＬは、半導体ボディ２０に形成されるチャネルに電気的に接続される。
この例では、ビット線は、ＢＬ（ｂ１）、ＢＬ（ａ１）、ＢＬ（ａ２）、ＢＬ（ｂ２）、…を含めｍ本設けられている。各ビット線ＢＬ（ｂ１）、ＢＬ（ａ１）、ＢＬ（ａ２）、ＢＬ（ｂ２）、…は、カラム制御回路２０１の出力に接続されている。
メモリセルアレイ１では、例えば１つのメモリストリングＭＳ（ｂ１）は、他のメモリストリングＭＳ（ａ１）が接続されている同一のワード線ＷＬ（ｊ）に接続されている。つまり、ｊ＋１番目のワード線ＷＬ（ｊ）は、異なるメモリストリングＭＳにおいて共用されている。例えば、ワード線ＷＬ（ｊ）は、ｎ本設けられる。ｊは、０〜ｎ−１の整数である。
ソース線ＳＬは、ブロックごとに設けられている。各メモリストリングＭＳは、ビット線ＢＬと、共通のソース線ＳＬとの間に接続されている。
ワード線ＷＬ（ｊ）は、ロウ制御回路２０２の出力に接続されている。ロウ制御回路２０２は、ワード線ＷＬ（ｊ）に電圧を印加する。
カラム制御回路２０１およびロウ制御回路２０２は、メモリセルアレイ１の周辺部に配置される。
以下では、ｊ＋１番目のワード線ＷＬ（ｊ）には、図５（ａ）のように千鳥格子状にメモリホールＭＨ（ａ１）〜ＭＨ（ｂ２）が形成されているものとして説明する。他のワード線についても同様である。
第１実施形態の半導体装置では、メモリセルアレイ１は、メモリストリングＭＳ（ａ１）、ＭＳ（ａ２）、ＭＳ（ｂ１）、ＭＳ（ｂ２）を含む。メモリストリングＭＳ（ａ１）、ＭＳ（ａ２）は、ワード線ＷＬのＹ方向の中心線ＣからＹ方向に離れた位置のメモリホールＭＨ（ａ１）、ＭＨ（ａ２）にそれぞれ対応する。メモリストリングＭＳ（ｂ１）、ＭＳ（ｂ２）は、ワード線ＷＬのＹ方向の中心により近い位置のメモリホールＭＨ（ｂ１）、ＭＨ（ｂ２）にそれぞれ対応する。
メモリストリングＭＳ（ａ１）は、ビット線ＢＬ（ａ１）とソース線ＳＬとの間に接続されている。メモリストリングＭＳ（ａ２）は、ビット線ＢＬ（ａ２）とソース線ＳＬとの間に接続されている。
メモリストリングＭＳ（ｂ１）は、ビット線ＢＬ（ｂ１）とソース線ＳＬとの間に接続されている。メモリストリングＭＳ（ｂ２）は、ビット線ＢＬ（ｂ２）とソース線ＳＬとの間に接続されている。
カラム制御回路２０１は、ソース線ドライバ２３０を含む。ソース線ドライバ２３０の出力は、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックごとに設けられている。
ソース線ドライバ２３０には、電圧生成回路２０８から消去電圧Ｖｅｒａが供給される。ソース線ドライバ２３０は、消去モードのときに、ソース線ＳＬに消去電圧Ｖｅｒａを供給する。消去モードのときには、ワード線ＷＬの電圧はローレベル、例えば、接地電位ＧＮＤに設定される。これにより、電荷蓄積膜３２に蓄積された電子が半導体ボディ２０に引き抜かれる、あるいは半導体ボディ２０から正孔が電荷蓄積膜３２に注入されて、データが消去される。
カラム制御回路２０１は、カラムドライバ２２０、２２１を含む。２つのカラムドライバ２２０の出力は、ビット線ＢＬ（ａ１）、ＢＬ（ａ２）にそれぞれ接続されている。２つのカラムドライバ２２１の出力は、ビット線ＢＬ（ｂ１）、ＢＬ（ｂ２）にそれぞれ接続されている。カラムドライバ２２０、２２１の入力は、データ入出力バッファ２０３に接続される。
カラムドライバ２２０は、ドライバ２２０ａと補償電圧生成回路２２０ｂとを含む。ドライバ２２０ａおよび補償電圧生成回路２２０ｂは、例えば、電源電圧Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されている。接地電位ＧＮＤは、例えば、半導体装置の内部における最低電位である。接地電位ＧＮＤは、例えば、０Ｖである。電源電圧Ｖｃｃおよび接地電位ＧＮＤは、外部電源装置等（図示せず）から供給される。
補償電圧生成回路２２０ｂは、あらかじめ設定された補償電圧Ｖｃｍｐを出力する。補償電圧Ｖｃｍｐは、接地電位ＧＮＤから電源電圧Ｖｃｃの範囲で設定される。例えば、補償電圧Ｖｃｍｐは、メモリセルＭＣのゲート電極に印加する書き込み電圧の０．５％程度から数％程度に設定される。
通常の書き込み動作時に、選択されたワード線ＷＬに印加される書き込み電圧Ｖｐｇｍは、例えば、２０Ｖである。対して、弱書き込み動作時に、選択されたワード線ＷＬに印加される弱書き込み電圧Ｖｗｐｇｍは、例えば、１０Ｖである。弱書き込み電圧Ｖｗｐｇｍと、書き込み電圧Ｖｐｇｍとの関係は、例えば、以下のとおりである。
Ｖｗｐｇｍ ＜ Ｖｐｇｍ
このような関係とすることで、例えば、
弱書き込み動作時：
・メモリセルＭＣのしきい値電圧を、消去状態のしきい値電圧範囲内でシフトさせること
通常書き込み動作時：
・メモリセルＭＣのしきい値電圧を、消去状態のしきい値電圧範囲を超えてシフトさせること
が可能となる。
カラムドライバ２２０は、入力されたデータに応じてビット線ＢＬ（ａ１）、ＢＬ（ａ２）を駆動する。ビット線ＢＬ（ａ１）、ＢＬ（ａ２）の駆動電圧は、ハイレベルが電源電圧Ｖｃｃであり、ローレベルが補償電圧Ｖｃｍｐである。
補償電圧生成回路２２０ｂが出力する補償電圧Ｖｃｍｐは、外部信号等によって任意に設定されるようにしてもよい。例えば、補償電圧Ｖｃｍｐは、メモリホールＭＨの径の大きさに応じて、適切な値に設定するようにしてもよい。
また、第１実施形態の半導体装置では、同一のメモリストリングＭＳにおいて、補償電圧Ｖｃｍｐを異なる層のメモリセルＭＣに応じて設定することもできる。例えば、ワード線ＷＬ（ｊ）のメモリセルＭＣ（ａ１、ｊ）に書き込む場合の補償電圧Ｖｃｍｐを、１つ下層のワード線ＷＬ（ｊ−１）のメモリセルＭＣ（ａ１、ｊ−１）に書き込む場合の補償電圧Ｖｃｍｐよりも低い電圧とすることができる。同様に、より上層のワード線ＷＬのメモリセルＭＣに書き込む場合の補償電圧Ｖｃｍｐをより低く設定することができる。つまり、１つのビット線ＢＬに関する補償電圧Ｖｃｍｐは、データを書き込むワード線ＷＬごとに設定する値を変更することができる。
カラムドライバ２２１は、ドライバ２２０ａと同じものでよい。カラムドライバ２２１は、ビット線ＢＬ（ｂ１）、ＢＬ（ｂ２）を駆動する。ビット線ＢＬ（ｂ１）、ＢＬ（ｂ２）の駆動電圧は、例えば、ハイレベルが電源電圧Ｖｃｃであり、ローレベルが接地電位ＧＮＤである。
データの書き込み時、カラムドライバ２２０、２２１は、ビット線ＢＬを書き込み選択とする場合（書き込み選択）に、ビット線ＢＬにローレベルを供給する。ビット線ＢＬを書き込み非選択とする場合（書き込み抑制）には、カラムドライバ２２０、２２１は、ビット線ＢＬにハイレベルを供給する。
上述では、径の小さいメモリホールＭＨ（ａ１）、ＭＨ（ａ２）について、カラムドライバ２２０によって、補償電圧Ｖｃｍｐを供給することとし、径の大きいメモリホールＭＨ（ｂ１）、ＭＨ（ｂ２）について接地電位ＧＮＤを供給するものとした。本実施形態の半導体装置では、これに限らない。例えば、すべてのメモリホールＭＨに対応する補償電圧Ｖｃｍｐを設定して、そのメモリセルＭＣの書き込みやすさに応じて補償電圧Ｖｃｍｐを設定するようにしてもよい。そして、同一のメモリストリングＭＳにおいて、ワード線ＷＬに応じて、補償電圧Ｖｃｍｐの値を設定するようにしてもよい。
メモリセルＭＣは、後述するように、ワード線ＷＬとともに積層されて形成されている。ワード線ＷＬは、同一の層で、異なるメモリストリングＭＳのメモリセルＭＣに接続されている。メモリセルアレイ１は、例えば、グループＧ０、Ｇ１を含む。グループＧ０は、下層のグループであり、グループＧ１は、上層のグループである。
ロウ制御回路２０２は、ワード線ＷＬごとに接続されたロウドライバ２１１を含む。ロウドライバ２１１には、電圧生成回路２０８から電源が供給される。電圧生成回路２０８は、第１ポンプ回路２１０ａと第２ポンプ回路２１０ｂとを含む。第１ポンプ回路２１０ａおよび第２ポンプ回路２１０ｂは、例えば、電源電圧Ｖｃｃから電力の供給を受けて、所定の電圧を出力する。
下層のグループＧ０のロウドライバ２１１には、第１ポンプ回路２１０ａからポンプ電圧Ｖｐ０が供給される。上層のグループＧ１のロウドライバ２１１には、第２ポンプ回路２１０ｂからポンプ電圧Ｖｐ１が供給される。
データの弱書き込み時には、下層のグループＧ０のメモリセルＭＣ（ａ１、０）〜ＭＣ（ａ１、ｊ−１）に接続されたロウドライバ２１１は、ポンプ電圧Ｖｐ０を、弱書き込み電圧Ｖｗｐｇｍ０として下層のグループＧ０のワード線ＷＬ（０）〜ＷＬ（ｊ−１）に供給する。
上層のグループＧ１のメモリセルＭＣ（ａ１、ｊ）〜ＭＣ（ａ１、ｎ−１）に接続されたロウドライバ２１１は、ポンプ電圧Ｖｐ１を、弱書き込み電圧Ｖｗｐｇｍ１として上層のグループＧ０のワード線ＷＬ（ｊ）〜ＷＬ（ｎ−１）に供給する。
下層のグループＧ０のワード線ＷＬ（０）〜ＷＬ（ｊ−１）に印加される弱書き込み電圧Ｖｗｐｇｍ０は、上層のグループＧ１のワード線ＷＬ（ｊ）〜ＷＬ（ｎ−１）に印加される弱書き込み電圧Ｖｗｐｇｍ１よりも低い電圧値に設定される。
第１実施形態の半導体装置では、中心線Ｃ（図５（ａ）参照）から離れたメモリストリングＭＳ（ａ１）、ＭＳ（ａ２）には、ビット線選択時に接地電位ＧＮＤよりも高い補償電圧Ｖｃｍｐを印加する。中心線Ｃに近いメモリストリングＭＳ（ｂ１）、ＭＳ（ｂ２）には、ビット線選択時に接地電位ＧＮＤを印加する。
メモリセルＭＣに弱書き込みを行う場合には、メモリセルＭＣのゲート電極に弱書き込み電圧Ｖｗｐｇｍ０、Ｖｗｐｇｍ１を印加する。メモリストリングＭＳ（ａ１）、ＭＳ（ａ２）のチャネルには、ビット線ＢＬ（ａ１）、ＢＬ（ａ２）から補償電圧Ｖｃｍｐが供給される。メモリストリングＭＳ（ｂ１）、ＭＳ（ｂ２）のチャネルには、ビット線ＢＬ（ｂ１）、ＢＬ（ｂ２）から接地電位ＧＮＤが供給される。したがって、メモリストリングＭＳ（ａ１）、ＭＳ（ａ２）のメモリセルＭＣのゲート電極と半導体ボディ２０との間に印加される電圧は、メモリストリングＭＳ（ｂ１）、ＭＳ（ｂ２）のメモリセルＭＣのゲート電極と半導体ボディ２０との間に印加される電圧よりも、補償電圧Ｖｃｍｐの分、低くすることができる。
第１実施形態の半導体装置では、下層のグループＧ０のゲート電極に印加する弱書き込み電圧Ｖｗｐｇｍ０は、上層のグループＧ１のゲート電極に印加する弱書き込み電圧Ｖｗｐｇｍ１よりも低い値に設定されている。したがって、下層のグループＧ０のメモリセルのしきい値電圧が正側に大きくシフトすることを抑えて、上層のグループＧ１のメモリセルのしきい値電圧のシフト量程度とすることができる。
図７は、第１実施形態の半導体装置の動作を説明するためのフローチャートの例である。図７には、第１本実施形態の半導体装置の消去モードにおける動作が示されている。
第１実施形態の半導体装置の消去モードでは、弱書き込み動作が行われる。すなわち、電荷蓄積膜３２から電荷引き抜きを行った後、書き込み動作に遷移して、消去時のしきい値電圧のばらつきを抑制する。
図７に示すように、ステップＳ１において、コマンドＩ／Ｆ２０６は、ホスト２０４からの指令に応じて、消去コマンドおよびアドレス（消去ブロック）を取得し、半導体装置をデータの消去モードに遷移させる。ステートマシン２０７によって、電圧生成回路２０８は、消去電圧Ｖｅｒａをソース線ドライバ２３０に供給する。アドレスレジスタ２０５に格納されたアドレスに対応するソース線ドライバ２３０によって、カラム制御回路２０１は、ソース線ＳＬに消去電圧Ｖｅｒａを出力する。ロウドライバ２１１は、ローレベルを出力する。これによって、各メモリストリングＭＳの半導体ボディ２０電位は、ワード線ＷＬの電位よりも高くなる。そのため、電荷蓄積膜３２に蓄積された電荷が引き抜かれて、メモリセルＭＣのしきい値電圧が負方向にシフトして、消去レベルのしきい値電圧となり、対応するブロックのデータが一括して消去される。
ステップＳ２において、カラム制御回路２０１およびロウ制御回路２０２は、弱書き込み動作を開始する。弱書き込み動作では、最初に、１パルスで事前の書き込みを行う。弱書き込み動作時の書き込み電圧は、例えば、通常の書き込み動作時の書き込み電圧Ｖｐｇｍよりも数Ｖ低い電圧でよい。すなわち、ワード線ＷＬに弱書き込み電圧Ｖｗｐｇｍを供給する。なお、必要に応じて、書き込み電圧Ｖｐｇｍと同じ電圧とすることもできる。
弱書き込み選択されたビット線ＢＬの電位は、ビット線ＢＬ（ａ１）、ＢＬ（ａ２）については補償電圧Ｖｃｍｐとされ、ビット線ＢＬ（ｂ１）、ＢＬ（ｂ２）については接地電位ＧＮＤとされる。
弱書き込み電圧Ｖｗｐｇｍ０は、下層のグループＧ０のメモリセルＭＣに供給され、弱書き込み電圧Ｖｗｐｇｍ１は、上層のグループＧ１のメモリセルＭＣに供給される。
ステップＳ３において、カラム制御回路２０１およびロウ制御回路２０２は、ベリファイ読み出しを行う。ステップＳ３では、各メモリセルＭＣのデータを読み出す。
ステップＳ４において、カラム制御回路２０１およびロウ制御回路２０２は、各メモリセルＭＣのしきい値電圧が規定値を超えているか否かを判定する。ステップＳ２で注入された電荷によって、しきい値電圧は正方向にシフトするので、しきい値電圧が規定値に達した場合には、弱書き込み動作を終了する。しきい値電圧が規定値に達していない場合には、ステップＳ２に戻って、弱書き込み動作およびベリファイ読み出し動作を繰り返す。
上述のフローチャートは一例であり、これに限定されない。例えば、ステップＳ３、Ｓ４を実行せず、単一の書き込みパルス印加を実行するようにしてもよい。すなわち、弱書き込み動作は、１ページ分のメモリセルＭＣの全てに対して行うことも可能であるし、弱書き込みを行うメモリセルＭＣを選択して行うことも可能である。
前者の場合、ビット線ＢＬの電位を、例えば、以下のように設定すればよい。
・弱書き込み：Ｖｃｍｐ、又はＧＮＤ
後者の場合、“弱書き込み選択”か、“弱書き込み抑制”かに応じて、ビット線ＢＬの電位を、例えば、以下のように設定すればよい。
・弱書き込み選択：Ｖｃｍｐ、又はＧＮＤ
・弱書き込み抑制：Ｖｃｃ
ステップＳ２では、弱書き込み電圧Ｖｗｐｇｍ０、又はＶｗｐｇｍ１が印加されるワード線ＷＬの位置と、例えば、弱書き込み選択されたビット線ＢＬの位置とによって、メモリセルＭＣのゲート電極とチャネルとの間に印加される電圧が、以下のように異なる。
１．弱書き込み電圧Ｖｗｐｇｍ０が印加されるワード線ＷＬがグループＧ０に属する場合
ビット線ＢＬの電位は、以下の通りとされる。
（弱書き込み選択）
・ＢＬ（ａ１）：Ｖｃｍｐ
・ＢＬ（ａ２）：Ｖｃｍｐ
したがって、選択されたメモリセルＭＣのゲート電極とチャネルとの間に印加される電圧Ｖ００は、“Ｖｗｐｇｍ０−ほぼＶｃｍｐ”となる。
・ＢＬ（ｂ１）：ＧＮＤ
・ＢＬ（ｂ２）：ＧＮＤ
したがって、選択されたメモリセルＭＣのゲート電極とチャネルとの間に印加される電圧Ｖ１０は、“Ｖｗｐｇｍ０−ほぼＧＮＤ”となる。
（弱書き込み抑制）
・ＢＬ（ａ１）：Ｖｃｃ
・ＢＬ（ａ２）：Ｖｃｃ
・ＢＬ（ｂ１）：Ｖｃｃ
・ＢＬ（ｂ２）：Ｖｃｃ
したがって、選択されたメモリセルＭＣのゲート電極とチャネルとの間に印加される電圧Ｖ００およびＶ１０は、“Ｖｗｐｇｍ０−Ｖｂｏｏｓｔ”となる。
ビット線ＢＬの電圧を、例えば、電源電圧Ｖｃｃとすると、ドレイン側選択トランジスタＳＴＤは、カットオフする。このため、メモリセルＭＣのチャネルは、電気的にフローティングとなる。電気的にフローティングとなったチャネルは、パス電圧Ｖｐａｓｓや、弱書き込み電圧Ｖｗｐｇｍが印加されるワード線ＷＬとカップリングする。これにより、チャネルの電圧は、ブースト電圧Ｖｂｏｏｓｔに上昇する。ブースト電圧Ｖｂｏｏｓｔは、例えば、電源電圧Ｖｃｃよりも高い。
２．弱書き込み電圧Ｖｗｐｇｍ１が印加されるワード線ＷＬがグループＧ１に属する場合
ビット線ＢＬの電位は、下記の通りとされる。
（弱書き込み選択）
・ＢＬ（ａ１）：Ｖｃｍｐ
・ＢＬ（ａ２）：Ｖｃｍｐ
したがって、選択されたメモリセルＭＣのゲート電極とチャネルとの間に印加される電圧Ｖ０１は、“Ｖｗｐｇｍ１−ほぼＶｃｍｐ”となる。
・ＢＬ（ｂ１）：ＧＮＤ
・ＢＬ（ｂ２）：ＧＮＤ
したがって、選択されたメモリセルＭＣのゲート電極とチャネルとの間に印加される電圧Ｖ１１は、“Ｖｗｐｇｍ１−ほぼＧＮＤ”となる。
（弱書き込み抑制）
・ＢＬ（ａ１）：Ｖｃｃ
・ＢＬ（ａ２）：Ｖｃｃ
・ＢＬ（ｂ１）：Ｖｃｃ
・ＢＬ（ｂ２）：Ｖｃｃ
したがって、選択されたメモリセルＭＣのゲート電極とチャネルとの間に印加される電圧Ｖ０１およびＶ１１は、“Ｖｗｐｇｍ１−Ｖｂｏｏｓｔ”となる。
上述より、“弱書き込み選択”の際、Ｖ００＜Ｖ１０、Ｖ０１＜Ｖ１１とすることができる。弱書き込み電圧Ｖｗｐｇｍ０、Ｖｗｐｇｍ１を適切な値に設定することによって、Ｖ１０＝Ｖ０１とすることもでき、Ｖ１０＜Ｖ０１とすることもできる。これらの電圧の関係は、メモリセルアレイ１の構造、サイズ等によって適切に設定することができる。
このように“弱書き込み選択”の際、メモリセルＭＣのゲート電極とチャネルとの間に印加される電圧Ｖ００〜Ｖ１１を適切に設定する。これにより、１つのワード線ＷＬ内におけるメモリホールＭＨのサイズの相違に起因した、しきい値電圧のシフト量のばらつきを、小さくすることができる。したがって、実施形態によれば、たとえ、１つのワード線ＷＬ内において、メモリホールＭＨのサイズの相違が生じていた、としても、メモリセルＭＣごとのしきい値電圧のシフト量を、ほぼ同程度に均一化することが可能となる。
なお、弱書き込み動作には、“ステップアップ書き込み”を用いることも可能である。“ステップアップ書き込み”を用いた弱書き込み動作では、弱書き込み回数が増えるごとに、弱書き込み電圧Ｖｗｐｇｍ０およびＶｗｐｇｍ１が高められる。例えば、弱書き込み電圧Ｖｗｐｇｍ０およびＶｗｐｇｍ１を印加して弱書き込み動作を行い、ベリファイ読み出しを行ったとする。この結果、しきい値電圧に達していない場合には、ステップＳ２に戻り、弱書き込み動作が再実行される。再実行された弱書き込み動作（ステップＳ２）においては、弱書き込み電圧を“Ｖｗｐｇｍ０＋ΔＶ”および“Ｖｗｐｇｍ１＋ΔＶ”とする。このように、弱書き込み動作を繰り返すごとに、例えば、電圧“ΔＶ”を加算していくようにしてもよい。弱書き込み動作に、“ステップアップ書き込み”を用いると、例えば、弱書き込み動作およびベリファイ読み出し動作の繰り返し回数を減らすことができ、消去モードに要する時間を短縮することができる。
メモリストリングＭＳにおいて、ワード線ＷＬごとに補償電圧Ｖｃｍｐを設定する場合には、次のようにする。次の例においても、弱書き込み動作を示す。
例えば、ワード線ＷＬ（ｊ−１）を選択して、弱書き込みを行うとする。カラムドライバ２２０、２２１は、ビット線ＢＬの電位を以下のように設定する。
・弱書き込み選択：Ｖｃｍｐ、又はＧＮＤ
カラムドライバ２２０は、補償電圧Ｖｃｍｐを、ビット線ＢＬ（ａ１）、およびＢＬ（ａ２）に出力する。この場合、ドライバ２２０ａおよび補償電圧生成回路２２０ｂは、例えば、メモリセルＭＣ（ａ１、ｊ−１）のために、あらかじめ設定された補償電圧Ｖｃｍｐを、ビット線ＢＬ（ａ１）、およびＢＬ（ａ２）に出力する。
ワード線ＷＬ（ｊ−１）に接続されたメモリセルＭＣに対する弱書き込みが終了した後、次のワード線ＷＬ（ｊ）を選択して、弱書き込みを行う。“弱書き込み選択”の際、ドライバ２２０ａおよび補償電圧生成回路２２０ｂは、例えば、メモリセル（ａ１、ｊ）のために、あらかじめ設定された補償電圧Ｖｃｍｐを、ビット線ＢＬ（ａ１）、およびＢＬ（ａ２）に出力する。補償電圧Ｖｃｍｐの値は、例えば、ワード線ＷＬ（ｊ−１）が選択されたときと、ワード線ＷＬ（ｊ）が選択されたときとで異なる。
このようにすることで、カラムドライバ２２０は、ワード線ＷＬごとに、あらかじめ設定された補償電圧Ｖｃｍｐを、ビット線ＢＬに供給することができる。
第１実施形態の半導体装置の作用および効果について説明する。
データを消去する場合には、一括でブロック中のメモリセルＭＣのデータを消去する。消去前の各メモリセルＭＣのデータの有無はさまざまであり、消去後のしきい値電圧分布は、大きく広がる傾向にあり、いわゆる過消去の状態となるメモリセルＭＣも発生し得る。
一方で、半導体装置の記憶容量増大のために多値記憶が用いられる場合がある。多値記憶では、書き込み時のしきい値電圧制御を精細に行う必要がある。消去後のしきい値電圧分布が大きく広がっていると、書き込み時に精細なしきい値電圧制御を行っても、所望のしきい値電圧に追い込むことが困難となり、動作安定性の向上が見込めない。
また、過消去のメモリセルＭＣは、ベリファイ書き込みを行ったときに、しきい値電圧のシフト量が大きくなる傾向があり、しきい値電圧の高度な制御が困難となる。このようなことから、半導体装置では、消去モードにおいて、一括消去後に弱書き込みを行い、低めに分布しているしきい値電圧を正方向にシフトさせるしきい値電圧制御を行う。
図８（ａ）および図８（ｂ）は、消去後のしきい値電圧の分布を表す模式図である。
図８（ｂ）に示すように、ブロック一括消去後には、しきい値電圧は広い分布を示す。これに弱書き込みを行うことによって、図８（ａ）中の破線に示すように、より狭い範囲のしきい値電圧分布とすることができる。
例えば、メモリホールＭＨの径の相違によってトンネル絶縁膜３３に印加される電界の大きさが異なる。そのため、図８（ｂ）に示すように、メモリホールＭＨの径が小さいほど電界が高くなり、電荷の注入量が多くなる。そのためしきい値電圧の正方向のシフト量は大きくなる傾向がある（破線）。メモリホールＭＨの径が大きいメモリセルＭＣでは、しきい値電圧のシフト量が小さくなる傾向がある（一点鎖線）。この点、実施形態によれば、例えば、メモリホールＭＨの径の相違に起因した、消去後のしきい値電圧分布の幅を、より狭くすること可能である。
さらに、実施形態によれば、弱書き込み時にビット線ＢＬに供給する電圧を、例えば、メモリホールＭＨの径に応じて制御する。これにより、弱書き込み後のしきい値電圧のばらつきを、弱書き込み時にビット線ＢＬに供給する電圧を制御しない場合に比較して、さらに、小さくすることが可能となる。これにより、例えば、メモリホールＭＨの径の相違に起因して生ずる消去後のしきい値電圧分布の幅の拡大を、抑制できる。
第１実施形態の半導体装置では、メモリホールＭＨの径に応じて、弱書き込み時のメモリセルＭＣのゲート電極とチャネルとの間に印加される電圧を設定している。弱書き込み時の電圧は、メモリホールＭＨの径が小さい場合には、メモリホールＭＨが大きい場合よりも低く設定される。そのため、弱書き込み時に電荷蓄積膜３２に注入される電荷の量のばらつきが低減され、しきい値電圧のシフト量のばらつきが抑制される。したがって、消去後において、より狭い幅のしきい値電圧分布を実現できる。
上述の実施形態では、１つのワード線ＷＬ内で２種類のメモリホールＭＨの径を有する場合について説明したが、メモリホールＭＨの径に応じて、それぞれ補償電圧Ｖｃｍｐを設定することによって、３種類以上のメモリホールＭＨの径に対応することができる。また、メモリホールＭＨの径の大小にかかわらず、あるいはメモリホールＭＨの径の大小に加えて弱書き込み時のしきい値電圧のシフト量に応じて、補償電圧Ｖｃｍｐを設定するようにしてもよい。さらに、補償電圧Ｖｃｍｐは、ブロック絶縁膜３１やトンネル絶縁膜３３の膜厚に応じて、設定するようにしてもよい。
上述では、メモリホールＭＨの形状は、ほぼ円形であるものとして説明をしたが、円形に限るものではなく、方形等の多角形形状等であってももちろんかまわない。本実施形態の半導体装置では、メモリホールＭＨの径、あるいは面積や周囲長に応じて、書き込み時のしきい値電圧のシフト量のばらつきを抑制することができる。
（第２実施形態）
第１実施形態では、３次元型半導体記憶装置の場合を例示した。第２実施形態では、２次元型半導体記憶装置の場合を例示する。第２実施形態のシステム構成は、例えば、図１に示した第１実施形態とほぼ同様である。
図９（ａ）は第２実施形態の半導体装置のメモリセルアレイを示す模式平面図、図９（ｂ）は図９（ａ）中の９Ｂ−９Ｂ線に沿う模式断面図、図９（ｃ）は、図９（ａ）中の９Ｃ−９Ｃ線に沿う模式断面図である。
図９（ａ）〜（ｃ）に示すように、メモリセルアレイ３０１は、平面状に広がった“２次元型”である。２次元型のメモリセルアレイ３０１は、Ｙ方向に延在する半導体層３１０と、Ｘ方向に延在するワード線３２０とを含む。半導体層３１０は、基板１０の表面部分に設けられる。半導体層３１０は、分離領域３１１によってストライプ状に分離される。半導体層３１０は、例えば、“アクティブエリア”と呼ばれるエリアである。メモリストリングＭＳのチャネルは、半導体層３１０に得られる。分離領域３１１は、基板１０の表面部分に設けられる。分離領域３１１は、絶縁性である。メモリセルＭＣは、半導体層３１０と、ワード線３２０との各交点に配置される。
メモリセルＭＣは、半導体層３１０上に設けられる。半導体層３１０上において、メモリセルＭＣは、トンネル絶縁膜３１３と、電荷蓄積層３１５と、ＩＰＤ（Inter-Poly Dielectric）膜３１７と、ワード線３２０とを含む。トンネル絶縁膜３１３は、半導体層３１０上に設けられる。電荷蓄積層３１５は、トンネル絶縁膜３１３上に設けられる。ＩＰＤ膜３１７は、電荷蓄積層３１５上に設けられる。ワード線３２０は、ＩＰＤ膜３１７上に設けられる。
ビット線３６０は、ワード線３２０の上方に設けられる（ビット線３６０は、図９（ａ）では省略されている）。ビット線３６０は、例えば、半導体層３１０に沿ってＹ方向に延在する。図示は省略されているが、ビット線３６０は、周知のように、半導体層３１０に電気的に接続される。ビット線３６０は、図示せぬドレイン側選択トランジスタＳＴＤと、電気的に接続される。同じく図示は省略されているが、ソース線ＳＬは、半導体層３１０上に設けられる。ソース線ＳＬは、図示せぬソース側選択トランジスタＳＴＳと、電気的に接続される。複数のメモリセルＭＣは、ソース側選択トランジスタＳＴＳと、ドレイン側選択トランジスタＳＴＤとの間に、直列に接続される。
図９（ａ）〜（ｃ）に示すような２次元型のメモリセルアレイ３０１の微細化を進める際、例えば、“２回側壁法”と呼ばれる手法が用いられることがある。“２回側壁法”を用いると、例えば、ライン＆スペースパターン（Ｌ／Ｓパターン）を、フォトリソグラフィの解像限界以下で形成できる。例えば、メモリセルアレイ３０１では、半導体層３１０のパターンや、ワード線３２０のパターンを形成する際、“２回側壁法”を用いることがある。“２回側壁法”の基本的な工程を、図１０（ａ）〜図１０（ｅ）に示す。
図１０（ａ）〜図１０（ｅ）は、“２回側壁法”の基本的な工程を示す模式断面図である。
１．第１芯材３３１によるＬ／Ｓパターンの形成
図１０（ａ）に示すように、第１芯材３３１によるＬ／Ｓパターンを、下地層４００の上に形成する。第１芯材３３１によるＬ／Ｓパターンは、例えば、フォトリソグラフィ法を用いて形成される。第１芯材３３１によるＬ／ＳパターンのピッチＰ３３１は、例えば、ほぼフォトリソグラフィ法の解像限界ＲＬとされる（Ｐ３３１≒ＲＬ）。第１芯材３３１の材料には、下地層４００の表面が、例えば、シリコンの場合、例えば、シリコン酸化物膜が選ばれる。
次に、第１芯材３３１をスリミングする。これにより、第１芯材３３１間のスペース３３５の幅Ｗ０は、第１芯材３３１の幅（ライン）Ｗ１よりも、広くされる（Ｗ０＞Ｗ１）。
２．第２芯材３３３によるＬ／Ｓパターンの形成
図１０（ｂ）に示すように、第１芯材３３１の側壁上に、側壁状の第２芯材３３３を形成する。第２芯材３３３の材料には、第１芯材３３１とは異なる材料、例えば、シリコン窒化物膜が選ばれる。第２芯材３３３は、例えば、シリコン窒化物膜を、下地層４００の表面上および第１芯材３３１の表面上に形成し、形成されたシリコン窒化物膜を、異方性エッチングすることで形成される。第２芯材３３３の幅Ｗ２は、例えば、シリコン窒化物膜の膜厚によって調節される。
次に、図１０（ｃ）に示すように、第１芯材３３１を選択的に除去し、下地層４００の上に、第２芯材３３３を残す。第２芯材３３３によるＬ／ＳパターンのピッチＰ３３３は、例えば、第１芯材３３１によるＬ／ＳパターンのピッチＰ３３１の、ほぼ１／２となる（Ｐ３３３≒Ｐ３３１／２）。
３．マスク材３４３によるＬ／Ｓパターンの形成
図１０（ｄ）に示すように、第２芯材３３３の側壁上に、側壁状のマスク材３４３を形成する。マスク材３４３の材料には、第２芯材３３３とは異なる材料、例えば、シリコン酸化物膜が選ばれる。マスク材３４３は、例えば、シリコン酸化物膜を、下地層４００の表面上および第２芯材３３３の表面上に形成し、形成されたシリコン酸化物膜を、異方性エッチングすることで形成される。マスク材３４３の幅Ｗ３は、例えば、シリコン酸化物膜の膜厚によって調節される。
次に、図１０（ｅ）に示すように、第２芯材３３３を選択的に除去し、下地層４００の上に、第３芯材３４３を残す。マスク材３４３によるＬ／ＳパターンのピッチＰ３４３は、例えば、第１芯材３３１によるＬ／ＳパターンのピッチＰ３３１の、ほぼ１／４となる（Ｐ３４３≒Ｐ３３１／４）。
このようなマスク材３４３によるＬ／Ｓパターンを、エッチングのマスクに用いて、半導体層３１０のパターンを形成すると、半導体層３１０のＸ方向のパターンピッチＰＡＡは、解像限界ＲＬ以下の、ほぼ“Ｐ３４３”にできる（ＰＡＡ≒Ｐ３４３）。同様に、ワード線３２０のパターンを形成すると、ワード線３２０のＹ方向のパターンピッチＰＷＬは、ほぼ“Ｐ３４３”にできる（ＰＷＬ≒Ｐ３４３）。
“２回側壁法”では、Ｌ／Ｓパターンの基準となる第１芯材３３１の１つから、４つのマスク材３４３を得る（図１０（ｅ）のグループＧａおよびＧｂ参照）。このため、例えば、１つの第１芯材３３１の幅Ｗ１がばらつくと、４つのマスク材３４３のピッチＰ３４３や、幅Ｗ３に影響する。例えば、メモリセルアレイ３０１においては、下記寸法（１）〜（６）の少なくとも１つが、半導体層３１０の４つを“１つのグループ”として、および／又はワード線３２０の４つを“１つのグループ”として、周期的にばらつく。
（１） 半導体層３１０のＸ方向のパターンピッチＰＡＡ
（２） 半導体層３１０のＸ方向の幅Ｗ３１０Ｘ
（３） 分離領域３１１のＸ方向の幅Ｗ３１１Ｘ
（４） ワード線３２０のＹ方向のパターンピッチＰＷＬ
（５） ワード線３２０のＹ方向の幅Ｗ３２０Ｙ
（６） ワード線３２０間のＹ方向の幅Ｗ３２０ＳＹ
図１１（ａ）〜図１１（ｅ）は、マスク材３４３のばらつきの１つの例を示す模式断面図である。図１１（ａ）〜図１１（ｅ）に示す断面は、図１０（ａ）〜図１０（ｅ）に示した断面に対応する。
図１１（ａ）に示すように、例えば、第１芯材３３１の“スリミング”工程において、スリミング量が、設計値（図中、参照符号３３１ｄｓｎで示す）から、ずれたとする。図１１（ａ）では、スリミング量が多くなった例を示す。第１芯材３３１のスリミング量の、設計値からの“ずれ”は、図１１（ｂ）〜図１１（ｅ）に示すように、最終的なマスク材３４３のパターンに、間隔が狭い箇所３５１と、間隔が広い箇所３５５とを生じさせる。間隔が狭い箇所３５１の出現の仕方と、間隔が広い箇所３５５の出現の仕方とは、グループＧａとグループＧｂとで、例えば、同じである。このようなマスク材３４３を用いて、ワード線３２０を形成すると、例えば、以下のような現象が発生する。
図１２は、Ｙ方向に沿ったワード線の模式断面図である。図１２には、図１１（ｅ）に示すパターンを持つマスク材３４３を用いて形成されたワード線３２０（３２０y〜３２０y+7）が示されている。図１２に示す断面は、図９（ｃ）に示した断面に対応する。
図１２に示すように、例えば、ワード線３２０y〜３２０y+3は、図１１（ｅ）に示したグループＧａのマスク材３４３から、ワード線３２０y+4〜３２０y+7は、例えば、グループＧｂのマスク材３４３から形成された、とする。この場合、ワード線３２０間のＹ方向の幅Ｗ３２０ＳＹが、ばらつく。
例えば、ワード線３２０y+1と３２０y+2との間、およびワード線３２０y+5と３２０y+6との間の幅Ｗ３２０ＳＹＮが狭く、ワード線３２０y+3と３２０y+4との間の幅３２０ＳＹＷが広くなる。このため、ワード線３２０y+1と３２０y+2との間、およびワード線３２０y+5と３２０y+6との間の静電容量Ｃ２は、ワード線３２０y+3と３２０y+4との間の静電容量Ｃ１よりも大きくなる。静電容量Ｃ１、Ｃ２は、ワード線３２０のＣＲ時定数に関係するので、特に、書き込み速度に影響する。２次元型のメモリセルアレイ３０１の微細化が、さらに進展すると、隣接したメモリセルのワード線３２０と電荷蓄積層３１５との間の静電容量、例えば、図１２に示す静電容量Ｃ１＊、Ｃ２＊等の影響も大きくなってくる。このため、ワード線３２０間のＹ方向の幅Ｗ３２０ＳＹの相違は、書き込み速度だけでなく、消去後の弱書き込み速度にも影響するようになってきている。
したがって、メモリセルＭＣy、ＭＣy+3、ＭＣy+4、およびＭＣy+7の書き込み速度、あるいは書き込み速度と消去速度との双方が速くなり（図１２中の“FAST”参照）、メモリセルＭＣy+1、ＭＣy+2、ＭＣy+5、およびＭＣy+6の書き込み速度、あるいは書き込み速度と消去速度との双方が遅くなる（図１２中の“SLOW”参照）。メモリセルＭＣy〜ＭＣy+7には、例えば、以下に示す書き込み速度、あるいは書き込み速度と消去速度との双方の相違が、Ｙ方向に沿って周期的に発生する。
グループＧａ
・ＭＣy ： FAST
・ＭＣy+1： SLOW
・ＭＣy+2： SLOW
・ＭＣy+3： FAST
グループＧｂ
・ＭＣy+4： FAST
・ＭＣy+5： SLOW
・ＭＣy+6： SLOW
・ＭＣy+7： FAST
上記周期的な繰り返しの回数は、ワード線３２０の数を“Ｘ”としたとき、“Ｘ／４”回である。例えば、ワード線３２０の数を“３２”としたとき、繰り返し回数は、“８”回である。
周期的な書き込み速度の相違は、Ｙ方向ばかりでなく、Ｘ方向にも発生する。例えば、マスク材３４３の幅Ｗ３がばらつくと、書き込み速度や、消去速度の相違が、Ｘ方向に沿って周期的に発生することがある。
図１３は、Ｘ方向に沿ったワード線３２０の模式断面図である。図１３に示す断面は、図９（ｂ）に示した断面に対応する。
図１３に示すように、幅Ｗ３がばらついたマスク材３４３をエッチングのマスクに用いて、半導体層３１０を形成すると、半導体層３１０の幅Ｗ３１０Ｘが、ばらつく。
例えば、半導体層３１０n、３１０n+3、３１０n+4、および３１０n+7の幅Ｗ３１０ＸＷが広く、半導体層３１０n+1、３１０n+2、３１０n+5、および３１０n+6の幅Ｗ３１０ＸＮが狭くなる。このため、半導体層３１０n、３１０n+3、３１０n+4、および３１０n+7上のトンネル絶縁膜３１３にかかる電界Ｅ１は弱く、半導体層３１０n+1、３１０n+2、３１０n+5、および３１０n+6上のトンネル絶縁膜３１３にかかる電界Ｅ２は強くなる。電界Ｅ１およびＥ２の強弱は、書き込み速度と、消去速度とに影響する。
したがって、メモリセルＭＣx、ＭＣx+3、ＭＣx+4、およびＭＣx+7の書き込み／消去速度は遅くなり（図１３中の“SLOW”参照）、メモリセルＭＣx+1、ＭＣx+2、ＭＣx+5、およびＭＣx+6の書き込み／消去速度は速くなる（図１３中の“FAST”参照）。メモリセルＭＣx〜ＭＣx+7には、以下に示す書き込み／消去速度の相違が、Ｘ方向に沿って周期的に発生する。
グループＧａ
・ＭＣy ： SLOW
・ＭＣy+1： FAST
・ＭＣy+2： FAST
・ＭＣy+3： SLOW
グループＧｂ
・ＭＣy+4： SLOW
・ＭＣy+5： FAST
・ＭＣy+6： FAST
・ＭＣy+7： SLOW
上記周期的な繰り返しの回数は、半導体層３１０の数を“Ｙ”としたとき、“Ｙ／４”回である。例えば、半導体層３１０の数を“２０４８”としたとき、繰り返し回数は、“５１２”回である。
上記事情に対し、第２実施形態の半導体装置では、弱書き込み時に、ビット線ＢＬに制御された補償電圧Ｖｃｍｐを、ワード線３２０に制御された弱書き込み電圧Ｖｗｐｇｍを印加する。これにより、例えば、
・電界Ｅ１、Ｅ２の相違に起因した弱書き込み後のしきい値電圧のばらつき
・静電容量Ｃ１、Ｃ２の相違に起因した弱書き込み後のしきい値電圧のばらつき
を抑制する。
図１４は、第２実施形態の半導体装置の一部を例示するブロック図である。
図１４に示すように、メモリセルアレイ３０１は、メモリストリングＭＳ０〜ＭＳ７、…、を有する。メモリストリングＭＳ０〜ＭＳ７、…、は、例えば、複数のメモリセルＭＣ０〜ＭＣ７と、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとを含む。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳは、半導体層３１０（図９（ａ）〜図９（ｃ）参照）上に設けられる。複数のメモリセルＭＣは、半導体層３１０を介して直列に接続される。
カラム制御回路２０１は、例えば、カラムドライバ２２０−０、２２０−１、…、を含む。カラムドライバ２２０−０の出力は、４つのビット線ＢＬ０〜ＢＬ３を介して、メモリストリングＭＳ０〜ＭＳ３のチャネルに接続される。カラムドライバ２２０−１の出力は、４つのビット線ＢＬ４〜ＢＬ７を介して、メモリストリングＭＳ４〜ＭＳ７のチャネルに接続される。
ロウ制御回路２０２は、ロウドライバ２１１−０、２１１−１、…、を含む。ロウドライバ２１１−０の出力は、４つのワード線ＷＬ０〜ＷＬ３に接続される。ロウドライバ２１１−１の出力は、４つのワード線ＷＬ４〜ＷＬ７に接続される。
図１５は、カラムドライバ２２０−０の回路例を示す模式回路図である。なお、カラムドライバ２２０−１は、図１５に示す回路例と、例えば、同様の回路構成を持つ。
第２実施形態では、メモリストリングＭＳ０〜ＭＳ７、…、が形成される半導体層３１０が、例えば“２回側壁法”を用いて形成される。このため、図１５に示すように、カラムドライバ２２０−０は、４つのドライバ２２０ａ０〜２２０ａ３と、４つの補償電圧生成回路２２０ｂ０〜２２０ｂ３とを含む。補償電圧生成回路２２０ｂ０〜２２０ｂ３は、ドライバ２２０ａ０〜２００ａ３の、例えば、低電位側電源端子に、それぞれ補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３を供給する。補償電圧生成回路２２０ｂ０〜２２０ｂ３は、ドライバ２２０ａ０〜２００ａ３の、例えば、低電位側電源端子に、それぞれ接地電位ＧＮＤを供給することも可能である。ドライバ２２０ａ０〜２２０ａ３の出力は、ビット線ＢＬ０〜ＢＬ３に、それぞれ接続される。ドライバ２２０ａ０〜２２０ａ３は、例えば、書き込み動作時、又は弱書き込み動作時に、ビット線ＢＬ０〜ＢＬ３に、補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３、又は接地電位ＧＮＤを供給する。補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３の値は、それぞれに個別に設定することが可能である。第２実施形態では、このようなカラムドライバ２２０（２２０−０、２２０−１、…、）が、４つのビット線ＢＬごとに、繰り返し設けられる。
図１６は、ロウドライバ２１１−０の回路例を示す模式回路図である。なお、ロウドライバ２１１−１は、図１６に示す回路例と、例えば、同様の回路構成を持つ。
第２実施形態では、ワード線ＷＬ０〜ＷＬ７についても、例えば“２回側壁法”を用いて形成される。このため、図１６に示すように、ロウドライバ２１１−０には、４つのポンプ電圧Ｖｐ０〜Ｖｐ３が供給される。ポンプ電圧Ｖｐ０〜Ｖｐ３は、ドライバ２１１ａ０〜２１１ａ３の、例えば、高電位側電源端子に、それぞれ供給される。ドライバ２１１ａ０〜２１１ａ３の出力は、ワード線ＷＬ０〜ＷＬ３に、それぞれ接続される。ドライバ２１１ａ０〜２１１ａ３は、例えば、書き込み動作時、又は弱書き込み動作時に、ポンプ電圧Ｖｐ０〜Ｖｐ３を、ワード線ＷＬ０〜ＷＬ３に、書き込み電圧Ｗｐｇｍ、又は弱書き込み電圧Ｗｗｐｇｍとして供給する。ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、それぞれに個別に設定することが可能である。ポンプ電圧Ｖｐ０〜Ｖｐ３は、例えば、図１に示した電圧生成回路２０８にて生成される。第２実施形態では、このようなロウドライバ２１１（２１１−０、２１１−１、…、）が、４つのワード線ＷＬごとに、繰り返し設けられる。
第２実施形態において、補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３の値、およびポンプ電圧Ｖｐ０〜Ｖｐ３の値は、例えば、以下のようにして設定される。
＜補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３＞
補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３は、例えば、図９（ａ）および図９（ｂ）に示された半導体層３１０のＸ方向の幅Ｗ３１０Ｘに応じて、設定される。
例えば、図１３に示したように、幅Ｗ３１０Ｘが、幅Ｗ３１０ＸＷのように広い場合には、補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３の値は、低く設定される。反対に、幅Ｗ３１０Ｘが、幅Ｗ３１０ＸＮのように狭い場合には、補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３の値は、高く設定される。すなわち、補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３の値は、半導体層３１０のＸ方向の幅Ｗ３１０Ｘが狭くなるほど、高く設定される。
＜ポンプ電圧Ｖｐ０〜Ｖｐ３＞
ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、例えば、図９（ａ）および図９（ｃ）に示したワード線ＷＬ（図９（ａ）および図９（ｃ）では、ワード線を参照符号３２０により示す）間のＹ方向の幅Ｗ３２０ＳＹに応じて設定される。
例えば、図１２に示したように、幅Ｗ３２０ＳＹが、幅Ｗ３２０ＳＹＷのように広い場合には、ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、低く設定される。反対に、幅Ｗ３２０ＳＹが、幅Ｗ３２０ＳＹＮのように狭い場合には、ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、高く設定される。すなわち、ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、ワード線ＷＬ間のＹ方向の幅Ｗ３２０ＳＹが狭くなるほど、高く設定される。
ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、ワード線ＷＬ周囲の静電容量に応じて、設定することも可能である。例えば、ワード線ＷＬ周囲の静電容量が小さい場合には、ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、低く設定する。反対に静電容量が大きい場合には、ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、高く設定する。ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、ワード線ＷＬ周囲の静電容量が大きくなるほど、高く設定するようにしてもよい。
ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、ワード線ＷＬのＣＲ時定数に応じて、設定することも可能である。例えば、ワード線ＷＬのＣＲ時定数が小さい場合には、ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、低く設定する。反対にＣＲ時定数が大きい場合には、ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、高く設定する。ポンプ電圧Ｖｐ０〜Ｖｐ３の値は、ワード線ＷＬのＣＲ時定数が大きくなるほど、高く設定するようにしてもよい。
第２実施形態の半導体装置のデータの消去では、一括消去の後、メモリセルＭＣに対して弱書き込み動作を行う。弱書き込み動作の流れは、第１実施形態の場合と同様である。第２実施形態では、弱書き込み時、ビット線ＢＬに与える補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３、およびワード線ＷＬに与える弱書き込み電圧Ｖｗｐｇｍ（ポンプ電圧Ｖｐ０〜Ｖｐ３）を、例えば、下記（１）〜（４）に従って設定する。
補償電圧Ｖｃｍｐ０〜Ｖｃｍｐ３：
（１）半導体層３１０のＸ方向の幅Ｗ３１０Ｘが狭くなるほど、高く設定する。
弱書き込み電圧Ｖｗｐｇｍ（ポンプ電圧Ｖｐ０〜Ｖｐ３）：
（２）ワード線ＷＬ間のＹ方向の幅Ｗ３２０ＳＹが狭くなるほど、高く設定する。
（３）ワード線ＷＬ周囲の静電容量が大きくなるほど、高く設定する。
（４）ワード線ＷＬのＣＲ時定数が大きくなるほど、高く設定する。
第２実施形態の半導体装置によれば、第１実施形態と同様に、弱書き込み選択されたビット線ＢＬに与える電圧や、弱書き込み電圧Ｖｗｐｇｍを制御しない場合に比較して、例えば、データ消去後のしきい値電圧の分布幅を、より狭くすることができる。
以上、第１、第２実施形態によれば、メモリセルＭＣの構造のばらつきの影響を抑制し、動作安定性を向上させた半導体装置およびその動作方法を提供できる。
以上、実施形態について説明した。しかし、実施形態は、上記実施形態に限られるものではない。
例えば、第２実施形態では、“２回側壁法”を用いた例について説明したが、“２回側壁法”に限られるものではない。例えば、“１回側壁法”を用いることも可能であるし、“３回側壁法”を用いることも可能である。４回以上の側壁法を用いることも、もちろん可能である。
例えば、“１回側壁法”を用いた場合には、書き込み／消去速度の相違が、２本ずつの半導体層３１０を１つのグループ、および／又は２本ずつのワード線３２０を１つのグループとして、周期的に発生する。この場合には、カラム制御回路２０１は、ビット線ＢＬを、２本ずつのビット線ＢＬを１つのグループとして制御するように構成すればよい。同様に、ロウ制御回路２０２は、ワード線ＷＬを、２本ずつのワード線ＷＬを１つのグループとして制御するように構成すればよい。
“３回側壁法”を用いた場合には、書き込み／消去速度の相違が、８本ずつの半導体層３１０を１つのグループ、および／又は８本ずつのワード線３２０を１つのグループとして、周期的に発生する。したがって、カラム制御回路２０１は、ビット線ＢＬを、８本ずつのビット線ＢＬを１つのグループとして、ロウ制御回路２０２は、ワード線ＷＬを、８本ずつのワード線ＷＬを１つのグループとして、それぞれ制御するように構成すればよい。
また、消去後のしきい値電圧分布の幅を狭くすることが可能な第１、第２実施形態は、例えば、１つのメモリセルＭＣに、２値を超える情報を記憶する多値メモリに、特に、有効である。
ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＴＤ…ドレイン側選択トランジスタ、ＳＧＤ…ドレイン側選択ゲート、ＭＣ…メモリセル、ＳＴＳ…ソース側選択トランジスタ、ＳＧＳ…ソース側選択ゲート、ＭＳ…メモリストリング、ＣＬ…柱状部、Ｃｂ…コンタクト部、ＭＨ…メモリホール、ＳＴ…スリット、１…メモリセルアレイ、１０…基板、２０…半導体ボディ、３０…メモリ膜、３１…ブロック絶縁膜、３２…電荷蓄積膜、３３…トンネル絶縁膜、４０…絶縁体、５０…コア層、５１…キャップ層、８０…上層配線、１００…積層体、２０１…カラム制御回路、２０２…ロウ制御回路、２０３…データ入出力バッファ、２０４…ホスト、２０５…アドレスレジスタ、２０６…コマンドインターフェース、２０７…ステートマシン、２０８…電圧生成回路、２１０ａ…第１ポンプ回路、２１０ｂ…第２ポンプ回路、２１１、２１１−０、２１１−１…ロウドライバ、２１１ａ０〜２１１ａ３…ドライバ、２２０、２２０−０、２２０−１、２２１…カラムドライバ、２２０ａ、２２０ａ０〜２２０ａ３…ドライバ、２２０ｂ、２２０ｂ０〜２２０ｂ３…補償電圧生成回路、３０１…メモリセルアレイ、３１０…半導体層、３１１…分離領域、３１３…トンネル絶縁膜、３１５…電荷蓄積層、３１７…ＩＰＤ膜、３２０…ワード線、３３１…第１芯材、３３３…第２芯材、３３５…スペース、３４３…マスク材、３５１…間隔が狭い箇所、３５５…間隔が広い箇所、３６０…ビット線、４００…下地層

Claims (9)

  1. 第１メモリセルと、
    第２メモリセルと、
    前記第１メモリセルの第１ゲート電極および前記第２メモリセルの第２ゲート電極に接続された第１ワード線と、
    前記第１メモリセルのチャネルの一端に電気的に接続された第１ビット線と、
    前記第２メモリセルのチャネルの一端に電気的に接続された第２ビット線と、
    前記第１メモリセルおよび前記第２メモリセルのチャネルのそれぞれの他端に電気的に接続されたソース線と、
    前記第１ワード線に電圧を供給するロウ制御回路と、
    前記第１ビット線、前記第２ビット線、および前記ソース線に電圧を供給するカラム制御回路と、
    を備え、
    前記第１メモリセルおよび前記第２メモリセルのデータを消去した後、
    前記第１ゲート電極と前記第１メモリセルのチャネルとの間の第１電圧と、前記第２ゲート電極と前記第２メモリセルのチャネルとの間の第２電圧とを相違させつつ、前記第１メモリセルおよび前記第２メモリセルのしきい値電圧をシフトさせる、半導体装置。
  2. 前記しきい値電圧は、消去状態のしきい値電圧範囲内でシフトされる、請求項１記載の半導体装置。
  3. 前記第１メモリセルは、前記第１ワード線に形成され、第１方向に延伸し、前記第１メモリセルの電流通路を含む第１柱状部を含み、
    前記第２メモリセルは、前記第１ワード線に形成され、前記第１方向に延伸し、前記第２メモリセルの電流通路を含む第２柱状部を含み、
    前記第１メモリセルの前記第１方向に交差する第２方向を含む面における断面の面積は、前記第２メモリセルの前記第２方向を含む面における断面の面積よりも小さく、
    前記第１電圧は、前記第２電圧よりも低い値を有する、請求項１又は２に記載の半導体装置。
  4. 前記第１メモリセルにチャネルを直列に接続し、前記第１メモリセルに積層して形成された第３メモリセルと、
    前記第３メモリセルの第３ゲート電極に電気的に接続された第２ワード線と、
    を、さらに備え、
    前記第１〜第３メモリセルのデータを消去した後、
    前記第３ゲート電極と前記第３メモリセルのチャネルとの間の第３電圧を、前記第１電圧と相違させ、前記第３メモリセルのしきい値電圧をシフトさせる、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第３メモリセルが前記第１メモリセルの上層に積層された場合には、
    前記第３電圧は、前記第１電圧よりも高い値を有する、請求項４記載の半導体装置。
  6. 前記第１ワード線に接続された第４ゲート電極を有する第４メモリセルと、
    前記第１ワード線に接続された第５ゲート電極を有する第５メモリセルと、
    前記第４メモリセルのチャネルの一端に電気的に接続された第３ビット線と、
    前記第５メモリセルのチャネルの一端に電気的に接続された第４ビット線と、
    を、さらに備え、
    前記第１、第２、第４、および第５のメモリセルのデータを消去した後、
    前記第４ゲート電極と前記第４メモリセルのチャネルとの間の第４電圧、および
    前記第５ゲート電極と前記第５メモリセルのチャネルとの間の第５電圧の少なくとも１つを、前記第１電圧と相違させ、前記第４、第５メモリセルのしきい値電圧をシフトさせる、請求項１記載の半導体装置。
  7. 前記第１、第２、第４、および第５電圧の値は、
    前記第１、第２、第４、および第５メモリセルの書き込み速度および消去速度に基づいて設定された、請求項６記載の半導体装置。
  8. 第１メモリセルと、
    第２メモリセルと、
    前記第１メモリセルの第１ゲート電極および前記第２メモリセルの第２ゲート電極に接続された第１ワード線と、
    前記第１メモリセルのチャネルの一端に電気的に接続された第１ビット線と、
    前記第２メモリセルのチャネルの一端に電気的に接続された第２ビット線と、
    前記第１メモリセルおよび前記第２メモリセルのチャネルのそれぞれの他端に電気的に接続されたソース線と、
    前記第１ワード線に電圧を供給するロウ制御回路と、
    前記第１ビット線、前記第２ビット線、および前記ソース線に電圧を供給するカラム制御回路と、
    を含む、半導体装置の動作方法であって、
    前記第１メモリセルおよび前記第２メモリセルのデータを消去する第１手順と、
    前記第１手順の後、前記第１ゲート電極と前記第１メモリセルのチャネルとの間の第１電圧と、前記第２ゲート電極と前記第２メモリセルのチャネルとの間の第２電圧とを相違させつつ、前記第１メモリセルおよび前記第２メモリセルのしきい値電圧をシフトさせる第２手順と、
    を備えた、半導体装置の動作方法。
  9. 前記しきい値電圧は、消去状態のしきい値電圧範囲内でシフトされる、請求項８記載の半導体装置の動作方法。
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