KR101858325B1 - 워드 라인들의 순차적 선택을 갖는 3d 비-휘발성 메모리에 대한 소거 - Google Patents

워드 라인들의 순차적 선택을 갖는 3d 비-휘발성 메모리에 대한 소거 Download PDF

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Abstract

3D 적층 메모리 디바이스에 대한 소거 동작이 저장 소자의 위치에 근거하여 각각의 저장 소자에 대한 소거 기간의 시작 시간 및/또는 소거 기간의 지속시간을 조정한다. 선택 게이트 트랜지스터들에서 게이트-유발 드레인 누설이 생성되기에 충분한 레벨까지 채널을 사전-충전하기 위해 NAND 스트링의 하나의 구동 말단 혹은 양쪽 구동 말단들에 전압이 인가된다. 구동 말단으로부터의 저장 소자의 거리에 근거하는 타이밍을 이용해, 소거 기간에 전하 트랩핑 층으로의 정공들의 터널링이 일어나게 하기 위해 제어 게이트 전압이 낮추어진다. 제어 게이트 전압을 낮춤으로써 결과적으로 채널-제어 게이트 간 전압은 터널링이 일어나게 하기에 충분히 높아진다. 소거 기간의 지속시간은 또한 구동 말단으로부터의 거리가 더 커지는 경우 증가한다. 결과적으로, 폭이 좁은 소거 분포가 달성될 수 있다.

Description

워드 라인들의 순차적 선택을 갖는 3D 비-휘발성 메모리에 대한 소거{ERASE FOR 3D NON-VOLATILE MEMORY WITH SEQUENTIAL SELECTION OF WORD LINES}
우선권의 주장(CLAIM OF PRIORITY)
본 출원은 미국 가특허 출원 번호 제61/682,600호(발명의 명칭: "Erase For 3D Non-Volatile Memory With Sequential Selection Of Word Lines", 발명자: 코스타(Costa) 외, 출원일: 2012년 8월 13일)로부터의 우선권을 주장하며, 이 특허문헌은 그 전체가 참조로 본 명세서에 통합된다.
본 발명은 3D-비-휘발성 메모리 디바이스(3D-non-volatile memory device)에서의 메모리 셀(memory cell)들을 소거하기 위한 기법들에 관한 것이다.
최근, 비트당 가격 감축가능(Bit Cost Scalable, BiCS) 아키텍처(architecture)로 때때로 지칭되는 3D 적층 메모리 구조(3D stacked memory structure)를 사용하여 초고밀도 저장 디바이스(ultra high density storage device)들이 제안되고 있다. 예를 들어, 3D NAND 적층 메모리 디바이스는 교번하는 전도성 및 유전성 층들의 어레이(array)로부터 형성될 수 있다. 동시에 다수의 메모리 층들을 정의하기 위해 이러한 층들 내에는 메모리 홀(memory hole)이 드릴링(drilling)된다. 그 다음에, 메모리 홀을 적절한 물질들로 충전함으로써 NAND 스트링(string)이 형성된다. 직선형 NAND 스트링이 하나의 메모리 홀 내에서 연장되며, 파이프-형상(pipe-shaped) 혹은 U자-형상(U-shaped)의 NAND 스트링(P-BiCS)이 메모리 셀들의 수직 기둥들의 쌍(pair)을 포함하고, 여기서 메모리 셀들의 수직 기둥들의 쌍은 두 개의 메모리 홀들 내에서 연장되어 하부 백 게이트(bottom back gate)에 의해 결합된다. 메모리 셀들의 제어 게이트들은 전도성 층들에 의해 제공된다.
상이한 도면들에서 도면번호가 동일한 요소들은 공통되는 컴포넌트들을 나타낸다.
도 1a는 3D 적층 비-휘발성 메모리 디바이스의 사시도이다.
도 1b는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 기능적 블록도이다.
도 2a는 도 1a에서의 BLK0의 예시적 구현예로서, 블록(200)의 U자-형상 NAND 실시예의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0 및 SGDL-SB1)을 보여주고 있다.
도 2b는 도 2a의 블록(200)을 도시하며, 예시적인 워드 라인 서브세트들(WL3D-SB 및 WL3S-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0 및 BL-SB1)을 보여주고 있다.
도 2c는 도 2a에서 라인(220)을 따라 절단된, 도 2a의 블록(200)의 일부분(210)의 단면도를 도시한다.
도 3a는 도 2c의 기둥 C0의 영역(236)의 클로즈-업(close-up) 도면을 도시하며, 드레인-측 선택 게이트 SGD0 및 메모리 셀 MC303을 보여주고 있다.
도 3b는 도 3a의 기둥 C0의 단면도를 도시한다.
도 4a는 도 1a의 블록(BLK0)의 직선형 NAND 스트링 실시예(480)의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0A 및 SGDL-SB1A) 및 예시적인 비트 라인 서브세트들을 보여주고 있다.
도 4b는 도 4a의 블록(BLK0)을 도시하며, 예시적인 WL 라인 서브세트(WL3-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0A 및 BL-SB1A)을 보여주고 있다.
도 4c는 도 4a에서 라인(486)을 따라 절단된, 도 4a의 블록(480)의 일부분(488)의 단면도를 도시한다.
도 5a는 예시적인 소거 프로세스의 흐름도를 도시한다.
도 5b는 도 5a의 단계(504)에서 사용될 수 있는 예시적인 소거 프로세스의 흐름도를 도시한다.
도 6a는 하나의 예시적 소거 동작에 관한 깊은 소거 상태, 최종 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다.
도 6b는 또 다른 하나의 예시적 소거 동작에 관한 소프트 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다.
도 6c는 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 6c에서 Verase는 연속적인 소거-검증 반복들에서 스텝 상승된다.
도 7a 내지 도 7f는 소거 동작의 소거-검증 반복 중 소거 부분 동안의 예시적인 전압들을 도시한다.
도 7a는 2-측 소거에서의 비트 라인 및 소스 라인에 대한 예시적인 전압들 혹은 1-측 소거에서의 소스 라인에 대한 예시적인 전압들을 도시한다.
도 7b는 2-측 소거에서의 SGD 트랜지스터 및 SGS 트랜지스터에 대한 예시적인 전압들 혹은 1-측 소거에서의 SGD 트랜지스터에 대한 예시적인 전압들을 도시한다.
도 7c는 NAND 스트링의 구동 말단에 가장 가까이 있는 제어 게이트들에 대한 예시적인 제어 게이트 전압들을 도시한다.
도 7d는 NAND 스트링의 구동 말단으로부터 가장 멀리 있는 제어 게이트들에 대한 예시적인 제어 게이트 전압들을 도시한다.
도 7e는 도 7c와 관련된 채널 영역에서의 채널 전압(712) 및 도 7d와 관련된 채널 영역에서의 채널 전압(714)을 도시한다.
도 7f는 도 7e의 파형(712)에서 도 7c에서의 파형(708)이 공제된 것에 근거하는 채널 영역에서의 터널링 전압(tunneling voltage)(716) 및 도 7e의 파형(714)에서 도 7d에서의 파형(710)이 공제된 것에 근거하는 채널 영역에서의 터널링 전압(718)을 도시한다.
도 8a 내지 도 8c는 소거 동작의 소거-검증 반복 중 검증 부분에서의 전압들을 도시한다.
도 8a는 비트 라인 전압(800)을 도시한다.
도 8b는 SGS 트랜지스터 및 SGD 트랜지스터 전압(802)을 도시한다.
도 8c는 비선택된 워드 라인 전압(804) 및 선택된 워드 라인 전압(806)을 도시한다.
도 9a는 2-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 시작 시간의 지연(delay)을 도시한다.
도 9b는 2-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 지속시간을 도시한다.
도 9c는 1-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 시작 시간의 지연을 도시한다.
도 9d는 1-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 지속시간을 도시한다.
도 10a는 선택적 워드 라인 소거 및 모든 워드 라인 소거와 비교하여 순차적 워드 라인 소거를 사용하여 달성되는 균일한 소거 깊이를 도시한다.
도 10b는 도 10a에서의 바(bar)들의 세트(1006)에 관한 것으로, 선택적 워드 라인 소거 및 모든 워드 라인 소거와 비교하여 순차적 워드 라인 소거를 사용하여 달성되는 폭이 좁아진 Vth 분포를 도시한다.
도 11a는 2-측 소거 동안 U자-형상의 NAND 스트링에서의 정공들 및 전자들의 움직임을 도시한다.
도 11b는 1-측 소거 동안 U자-형상의 NAND 스트링에서의 정공들 및 전자들의 움직임을 도시한다.
3D 적층 비-휘발성 메모리 디바이스는 복수의 블록(block)들 내에 정렬될 수 있고, 여기서 소거 동작은 전형적으로 한 번에 한 블록에 대해 수행된다. 소거 동작은 복수의 소거-검증 반복들을 포함할 수 있는바, 여기서 소거-검증 반복들은 해당 블록에 대한 검증 조건이 충족될 때까지(이 포인트에서 소거 동작은 끝남) 수행된다. 하나의 접근법에서, 메모리 디바이스는 NAND 스트링들을 포함하는바, 여기서 NAND 스트링들은 일 말단 상에는 드레인-측 선택 게이트(drain-side select gate)(SGD) 트랜지스터를 가지고 있으며, 다른 말단 상에는 소스-측 선택 게이트(source-side select gate)(SGS) 트랜지스터를 가지고 있다. 선택 게이트 트랜지스터들은 소거 동작에서 중요한 역할을 하는데, 왜냐하면 선택 게이트 트랜지스터들은 합당한 시간 프레임(time frame)에서 NAND 스트링의 플로팅 바디(floating body)를 충전하기에 충분한 양의 게이트-유발 드레인 누설(Gate-Induced Drain Leakage, GIDL) 전류를 발생시키기 위해 사용되기 때문이다. GIDL은 선택 게이트 트랜지스터들의 드레인-게이트 간 전압(drain-to-gate voltage)(Vdg)에 비례하여 증가한다. 그러나, 소거 동작 동안 다양한 해결과제들에 직면하게 된다.
메모리 디바이스에서의 소거 속도는 충전 시간에 의해 크게 영향을 받으며, 이러한 충전 시간은 또한 채널 전위와 터널링 속도와 그리고 GIDL 전류 간의 복잡한 상호작용들에 의해 영향을 받는다. 예를 들어, 스트링의 말단에 더 가까이 있는 채널의 영역들은 스트링의 말단에서의 선택 게이트에서의 GIDL 발생으로 인해 더 빨리 충전될 것으로 예측된다. 더욱이, 터널링이 시작됨에 따라 채널을 따라 전압 강하가 일어날 수 있다. 터널링 동안, 채널로부터의 정공들은 터널링 층을 통과하여 저장 소자들의 전하 트랩핑 층(charge trapping layer)으로 진행한다. 여기서 정공들은 전자들과 재결합하여 전하 트랩핑 층에서의 전하를 감소시키며, 그럼으로써 저장 소자들이 소거되게 된다. 더 복잡해지는 점은 채널이 형성되는 메모리 홀이 제조 프로세스로 인해 상부보다 하부에서 더 작은 직경을 갖는 원통형의 형상을 전형적으로 갖는다는 것이다.
블록 및 서브-블록 소거를 위한 워드 라인 순차 선택 기법이 제안되는바, 이는 예를 들어, 소거 분포들의 폭을 좁힘으로써 소거 성능을 향상시킬 수 있다. 일 실시형태에서, 스트링 내의 저장 소자들의 소거는 임의의 시퀀스로 차례로 개시되며, 이에 따라 저장 소자들은 각각의 시프트된 소거 기간들에서 소거되게 된다. 예를 들어, 스트링의 구동 말단으로부터 더 멀리 있는 저장 소자들에 대한 소거보다 스트링의 구동 말단에 더 가까이 있는 저장 소자들에 대한 소거가 더 빨리 개시될 수 있다. 이것은 스트링을 따라 있는 채널의 상이한 영역들이 공통의 사전-충전 레벨까지 충전되기에 충분한 시간을 제공한다. 스트링의 구동 말단으로부터 점점더 멀리 있는 저장 소자들에 대해 더 작은 증분치들만큼 증가시킴으로써 시작 시간들은 증분될 수 있다.
또 하나의 다른 실시형태에서는, 스트링의 구동 말단으로부터 더 멀리 있는 저장 소자들에 대해서보다 스트링의 구동 말단에 더 가까이 있는 저장 소자들에 대해서 소거 기간이 더 짧아지게 되는 상이한 소거 기간들이 사용된다. 두 가지 실시형태들은 잘 결합될 수 있다. 다양한 다른 실시형태들이 다음의 설명을 고려할 때 명백해질 것이다. 워드 라인 순차 선택 기법의 성능은, 하나의 워드 라인이 한번에 소거되는 선택적 워드 라인 소거, 그리고 모든 워드 라인들이 동일한 소거 기간에 소거되는 모든 워드 라인 소거와 같은 그러한 다른 소거 기법들보다 더 좋다.
이러한 소거 기법은, 저장 소자들의 전체 블록을 소거하는데 사용될 수 있거나, 혹은 저장 소자들의 세트 내의 저장 소자들의 하나 이상의 서브세트들을 소거하는데 사용될 수 있다. 예를 들어, 이러한 서브세트들은 공통 비트 라인, 공통 SGD 라인 혹은 공통 워드 라인과 관련된 저장 소자들의 그룹들일 수 있다. 각각의 서브세트는 검증 조건을 충족시킬 때(예를 들어, 실패 비트(fail bit)들의 최대 허용가능 수보다 더 크지 않은 실패 비트들을 가질 것) 금지될 수 있다. 실패 비트는 소정의 소거-검증 반복에서 검증 테스트를 통과하지 못한 저장 소자(예를 들어, 메모리 셀의 Vth가 Vv_erase보다 아래에 있는 그러한 메모리 셀)일 수 있다.
이점들로는 소거 분포가 조여지는(tighten) 것, 소거 속도가 향상되는 것, 채널 전위 부스팅(channel potential boosting)이 향상되는 것, 그리고 선택 게이트 트랜지스터(선택 디바이스)의 신뢰성이 향상되는 것이 있다.
도 1a는 3D 적층 비-휘발성 메모리 디바이스의 사시도이다. 메모리 디바이스(100)는 기판(101)을 포함한다. 기판 상에는 메모리 셀들의 예시적 블록들 BLK0과 BLK1, 그리고 주변 구역(104)이 있으며, 주변 구역(104)에는 블록들이 사용하기 위한 회로가 있다. 기판(101)은 또한 블록들 아래에 회로를 가질 수 있는바, 이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된 하나 이상의 하위 금속 층들도 함께 구비할 수 있다. 블록들은 메모리 디바이스의 중간 영역(102) 내에 형성된다. 메모리 디바이스의 상위 영역(103)에서는, 하나 이상의 상위 금속 층들이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된다. 각각의 블록은 메모리 셀들의 적층된 구역을 포함하는바, 여기서 적층의 교번하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 층상 면(tiered side)들을 갖는바, 이러한 층상 면들로부터 수직 콘택(vertical contact)들이 전도성 경로들에 대한 연결들을 형성하기 위해 상위 금속 층까지 상향으로 연장된다. 두 개의 블록들이 예로서 도시되어 있지만, x-방향 및/또는 y-방향으로 연장되는 추가적인 블록들이 사용될 수 있다.
하나의 가능한 접근법에서, x-방향에서의 평면의 길이는 워드 라인들에 대한 신호 경로들이 하나 이상의 상위 금속 층들에서 연장되는 방향(워드 라인 방향 혹은 SGD 라인 방향)을 나타내고, y-방향에서의 평면의 폭은 비트 라인들에 대한 신호 경로들이 하나 이상의 상위 금속 층들에서 연장되는 방향(비트 라인 방향)을 나타낸다. z-방향은 메모리 디바이스의 높이를 나타낸다.
도 1b는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 기능적 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(memory die)(108)를 포함할 수 있다. 메모리 다이(108)는 (예를 들어, 블록들 BLK0 및 BLK1을 포함하는) 저장 소자들의 3D(3-차원(three-dimensional)) 메모리 어레이(126), 제어 회로(110), 및 판독/기입 회로들(128)을 포함한다. 메모리 어레이(126)는 로우 디코더(row decoder)(124)를 통해 워드 라인들에 의해 어드레싱가능하고, 컬럼 디코더(column decoder)(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기입 회로들(128)은 복수의 감지 블록(sense block)들(130)(감지 회로)을 포함하고 저장 소자들의 페이지가 병렬로 판독 혹은 프로그래밍될 수 있게 한다. 전형적으로, 제어기(122)는 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예를 들어, 탈착가능한 저장 카드)에 포함된다. 커맨드(command)들 및 데이터는, 라인(line)들(120)을 통해 호스트와 제어기(122) 간에 전달되고, 그리고 라인들(118)을 통해 제어기와 하나 이상의 메모리 다이(108) 간에 전달된다.
제어 회로(110)는, 메모리 어레이(126)에 관한 메모리 동작들을 수행하기 위해 판독/기입 회로들(128)과 협력하고, 상태 머신(state machine)(112), 온-칩 어드레스 디코더(on-chip address decoder)(114), 그리고 파워 제어 모듈(power control module)(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(114)는, 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(124 및 132)에 의해 사용되는 하드웨어 어드레스 간의 어드레스 인터페이스(address interface)를 제공한다. 파워 제어 모듈(116)은, 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 파워 및 전압들을 제어한다. 이것은 워드 라인 층들 및 워드 라인 층 일부분들에 대한 구동기(driver)들, 드레인-측 및 소스-측 선택 게이트 구동기들(이것은 예컨대, NAND 스트링과 같은 메모리 셀들의 스트링의 드레인-측 및 소스-측 또는 드레인-말단 및 소스-말단으로 지칭됨), 그리고 소스 라인들을 포함할 수 있다. 감지 블록들(130)은 일 접근법에서 비트 라인 구동기들을 포함할 수 있다.
일부 구현예들에서, 컴포넌트들 중 일부는 결합될 수 있다. 다양한 설계에서, 메모리 어레이(126) 이외의 컴포넌트들 중 하나 이상의 컴포넌트는 (단독으로 혹은 결합되어) 적어도 하나의 제어 회로로서 고려될 수 있다. 예를 들어, 제어 회로는, 제어 회로(110), 상태 머신(112), 디코더들(114/132), 파워 제어(116), 감지 블록들(130), 판독/기입 회로들(128), 및 제어기(122) 등 중 어느 하나를 포함할 수 있거나 혹은 이들의 조합을 포함할 수 있다.
또 다른 실시예에서, 비-휘발성 메모리 시스템은 듀얼(dual) 로우/컬럼 디코더들 및 판독/기입 회로들을 사용한다. 다양한 주변 회로들에 의한 메모리 어레이(126)로의 액세스(access)는 어레이의 양 측 상에서 대칭적으로 구현되는바, 이에 따라 각 측 상의 액세스 라인들 및 회로의 밀도는 1/2로 감소하게 된다. 따라서, 로우 디코더는 두 개의 로우 디코더들로 분할되고, 컬럼 디코더는 두 개의 컬럼 디코더들로 분할된다. 유사하게, 판독/기입 회로들은 어레이(126)의 상부로부터 비트 라인들에 연결되는 판독/기입 회로들, 그리고 하부로부터 비트 라인들에 연결되는 판독/기입 회로들로 분할된다. 이러한 방식으로, 판독/기입 모듈들의 밀도는 1/2로 감소하게 된다.
NAND 플래시 메모리에 추가하여 다른 타입의 비-휘발성 메모리가 또한 사용될 수 있다.
도 2a는 도 1a에서의 BLK0의 예시적 구현예로서, 블록(200)의 U자-형상 NAND 실시예의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0 및 SGDL-SB1)을 보여주고 있다. 이 도면은 적층 내의 복수의 워드 라인 층들 중에서 대표적인 층의 도면이다. 도 2c를 또한 참조하면, 적층은 교번하는 유전성 및 전도성 층들을 포함한다. 유전성 층들은 D0 내지 D5을 포함하고, 예를 들어, SiO2로 만들어질 수 있다. 전도성 층들은 BG, WL0 내지 WL3, 그리고 SG를 포함하는바, 여기서 BG는 백 게이트 층(Back Gate layer)이고, WL0 내지 WL3은 워드 라인 층들을 형성하는바, 예를 들어, 해당 층에서 메모리 셀들의 제어 게이트들에 대한 전도성 경로들을 형성하고, 그리고 SG는 선택 게이트 층을 형성하는바, 예를 들어, NAND 스트링들의 선택 게이트 트랜지스터들의 제어 게이트들에 대한 전도성 경로를 형성한다. 도 2a의 워드 라인 층은 예를 들어, WL0 내지 WL3 중 어느 하나를 나타낼 수 있다. 전도성 층들은 예를 들어, 도핑(doping)된 폴리실리콘(polysilicon) 혹은 금속 실리사이드(metal silicide)를 포함할 수 있다. 전도성 상태를 유지시키기 위해 5V 내지 10V의 예시적인 전압이 드레인-측 기둥과 소스-측 기둥을 연결시키는 백 게이트에 인가될 수 있다.
각각의 블록에 대해서, 워드 라인 층은 두 개의 워드 라인 층 일부분들(202 및 204)로 분할된다. 각각의 블록은 슬릿 패턴(slit pattern)을 포함한다. 슬릿은 예를 들어, 적층 내에서 (전형적으로는 하부에서의 에칭 정지 층으로부터 적어도 적층의 상부 층까지) 수직으로 연장되는 보이드(void)를 말한다. 슬릿은 워드 라인 층 일부분들을 서로로부터 절연시키기 위해 절연체로 충전될 수 있다. 슬릿(206)은 블록 내에서 지그-재그 패턴(zig-zag pattern)으로 연장되는 단일의 연속하는 슬릿이며, 이에 따라 블록은 두 개의 부분들(202 및 204)로 분할되고, 이들은 서로로부터 절연되어 있다. 이러한 접근법은 워드 라인 층 일부분들이 독립적으로 구동될 수 있기 때문에, 메모리 셀들을 제어함에 있어 더 큰 융통성(flexibility)을 제공할 수 있다.
각각의 블록은 기둥형(columnar)의 예컨대 수직의 메모리 홀(memory hole)들 혹은 필러(pillar)들의 로우(row)들을 포함한다(원(circle)들로 나타내어짐). 각각의 로우는 도면에서 수직의 기둥 그룹을 나타낸다. 메모리 홀들은 적층 내에서 수직으로 연장되고, 메모리 셀들을 포함하는바, 예를 들어, 수직 NAND 스트링 내에서와 같은 그러한 메모리 셀들을 포함한다. 라인(220)을 따라 메모리 셀들의 예시적인 기둥들은 C0 내지 C11을 포함한다. 도면에서 좌측 및 우측으로 연장되는 메모리 홀들의 매우 많은 로우들이 전형적으로 사용될 것이기 때문에, 본 도면은 단순화된 도면을 나타낸다. 또한, 도면들은 반드시 일정한 비율로 도시된 것이 아니다. 메모리 셀들의 기둥들은 서브-블록들과 같은 서브세트들 내에 정렬될 수 있다.
메모리 셀들의 서브세트들은, WL 서브세트들, SGD 라인 서브세트들, 및 BL 서브세트들과 같은, 상이한 타입들을 가질 수 있다.
도 2b는 도 2a의 블록(200)을 도시하며, 예시적인 워드 라인 서브세트들(WL3D-SB 및 WL3S-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0 및 BL-SB1)을 보여주고 있다. 본 예는 WL3 층이 도시된 것으로 가정한다. WL3S-SB는 각각의 U자-형상의 NAND 스트링의 소스-측에서 하나의(예를 들어, 정확히 하나의) 메모리 셀과 통신하는 워드 라인 층 혹은 워드 라인 층 일부분이고, WL3D-SB는 각각의 U자-형상의 NAND 스트링의 드레인-측에서 하나의(예를 들어, 정확히 하나의) 메모리 셀과 통신하는 워드 라인 층 혹은 워드 라인 층 일부분이다.
각각의 서브세트는 소거되는 것으로부터 독립적으로 금지될 수 있다. 예를 들어, WL 서브세트는, WL의 전압을 플로팅(floating)시킴으로써, 소거되는 것으로부터 독립적으로 금지될 수 있다. SGD 라인 서브세트는, SGD 라인의 전압을 (소거를 금지시키는) 충분히 높은 레벨(그러나 선택된 BL 바이어스(bias)보다는 낮은 레벨)로 설정함으로써, 소거되는 것으로부터 독립적으로 금지될 수 있다. 만약 Vdg가 비선택된 채널들의 충전을 위해 GIDL를 발생시킬 수 없을 정도로 충분히 작다면, 비선택된 SGD 라인 서브세트는 소거되는 것으로부터 금지될 수 있다. 유사하게, BL 서브세트는, BL의 전압을 (소거를 금지시키는) 충분히 낮은 레벨로 설정함으로써, 소거되는 것으로부터 독립적으로 금지될 수 있다. 용어 "소거 금지" 혹은 이와 유사한 것은 예를 들어, 실질적으로 소거를 막거나 혹은 소거가 일어나지 않게 하는 것을 말한다. 본 명세서에서 사용되는 바와 같은 "서브세트(subset)"는 일반적으로 진부분집합(proper subset)을 말한다. A⊂B 그리고 A≠B인 관계를 가질 때, 서브세트 "A"는 세트 "B"의 진부분집합이다. 즉, A는 B 내에도 또한 포함되어 있는 하나 이상의 셀들을 포함하지만, A는 B 내의 모든 셀들을 포함하지는 않는다. A는 B보다 더 적은 메모리 셀들을 포함한다. 동일한 타입의 서브세트들은 전형적으로 서로 완전히 다르며 공통 셀들을 포함하지 않는다. 상이한 타입의 서브세트들은 하나 이상의 공통 셀들을 포함할 수 있다.
U자-형상의 NAND 스트링들이 사용되는 경우, 각각의 SGD 라인 서브세트는 메모리 셀들의 기둥들의 두 개의 인접하는 로우들을 포함할 수 있다. 임의의 서브세트 내에서, 인접하는 로우들은 슬릿에 의해 분리된다. 슬릿의 일측 상에 있는 메모리 셀들의 기둥들은 NAND 스트링들의 드레인-측 기둥들(예를 들어, 도 2c에서 C0, C3, C4 및 C7), 그리고 슬릿의 타측 상에 있는 메모리 셀들의 기둥들은 NAND 스트링들의 소스-측 기둥들(예를 들어, 도 2c에서 C1, C2, C5 및 C6)이다. 두 개의 드레인-측 기둥들 사이에 두 개의 소스-측 기둥들이 있는 패턴이 y-방향으로 반복됨에 유의해야 한다.
워드 라인 구동기들은 워드 라인 층 일부분들(202 및 204)에 전압 파형들과 같은 신호들을 독립적으로 제공할 수 있다.
도면들은 일정한 비율을 도시되지 않았으며 모든 메모리 기둥들을 보여주지 않는다. 예를 들어, 더 실재적인 블록은, 블록 내의 총 384k개의 메모리 기둥들에 대해서, y 방향으로는 도시된 바와 같은 12개의 메모리 기둥들을 가질 수 있지만 x 방향으로는 32k개의 메모리 기둥들과 같은 매우 많은 수의 메모리 기둥들을 가질 수 있다. U자-형상의 NAND 스트링들의 경우, 이러한 예에서는 192K개의 NAND 스트링들이 제공된다. 직선형 NAND 스트링들의 경우, 이러한 예에서는 384k개의 NAND 스트링들이 제공된다. 기둥 하나 당 네 개의 메모리 셀들이 존재하고 이에 따라 세트 내에는 총 384k×4=l,536k개 혹은 1,536,000개의 셀들이 존재하다고 가정한다.
블록(200)의 일부분(210)이 도 3a와 연계하여 아래에서 더 상세히 설명된다.
도 2c는 도 2a에서 라인(220)을 따라 절단된, 도 2a의 블록(200)의 일부분(210)의 단면도를 도시한다. 메모리 셀들의 기둥들(C0 내지 C7)이 복수-층 적층(multi-layer stack)으로 도시된다. 적층(230)은 기판(101), 기판 상의 절연 필름(insulating film)(250), 그리고 절연 필름 상의 전도성 층인 백 게이트 층(BG)을 포함한다. U자-형상의 NAND 스트링의 메모리 셀들의 기둥들의 쌍들 아래의 백 게이트의 일부분들 내에는 트렌치(trench)가 제공된다. 메모리 셀들을 형성하기 위해 기둥들 내에 제공되는 물질들의 층들이 트렌치들 내에 또한 제공되고, 그리고 트렌치들 내의 나머지 공간은 기둥들을 연결시키는 연결 부분들(263 내지 266)을 제공하기 위해 반도체 물질로 충전된다. 따라서, 백 게이트는 각각의 U자-형상의 NAND 스트링의 두 개의 기둥들을 연결시킨다. 예를 들어, NS0(여기서, NS=NAND 스트링(NAND String))은 기둥들(C0 및 C1) 그리고 연결 부분(263)을 포함한다. NS0은 드레인 말단(232) 및 소스 말단(240)을 갖는다. NS1은 기둥들(C2 및 C3) 그리고 연결 부분(264)을 포함한다. NS1은 드레인 말단(244) 및 소스 말단(242)을 갖는다. NS2는 기둥들(C4 및 C5) 그리고 연결 부분(265)을 포함한다. NS3은 기둥들(C6 및 C7) 그리고 연결 부분(266)을 포함한다.
소스 라인(SL0)은 두 개의 인접하는 메모리 스트링들(NS0 및 NS1)의 소스 말단들(240 및 242)에 연결된다. 소스 라인(SL0)은 또한, x 방향으로 NS0 및 NS1 뒤에 있는 메모리 스트링들의 다른 세트들에 연결된다. 단면으로 도시된 U자-형상의 NAND 스트링들 뒤로, 예를 들어 x-축을 따라, SGD 라인 방향으로, 적층(230) 내의 추가적인 U자-형상의 NAND 스트링들이 연장됨을 상기하기 바란다. U자-형상의 NAND 스트링들(NS0 내지 NS3)은 각각 상이한 SGD 라인 서브세트 내에 있지만, 공통 BL 서브세트 내에 있다.
도 2a로부터의 슬릿 부분(206)이 또한 예로서 도시된다. 이러한 단면도에서, 복수의 슬릿 부분들이 보여지는바, 여기서 각각의 슬릿 부분은 U자-형상의 NAND 스트링의 드레인-측 기둥과 소스-측 기둥 사이에 있다. 비트 라인(BL0)의 일부분이 또한 도시된다.
짧은 파선(dashed line)들은 아래에서 더 논의되는 바와 같이, 메모리 셀들 및 선택 게이트 트랜지스터들을 도시한다. 적층의 영역(236)이 도 3a에서 더 상세히 제시된다.
도 3a는 도 2c의 기둥 C0의 영역(236)의 클로즈-업(close-up) 도면을 도시하며, 드레인-측 선택 게이트 트랜지스터 SGD0 및 메모리 셀 MC303을 보여주고 있다. 절연성 층들(D3 내지 D5) 및 전도성 층들(WL3 및 SG)의 일부분들이 이 영역에서 보여진다. 각각의 기둥은 기둥의 측벽들을 따라 증착된 다수의 층들을 포함한다. 이러한 층들은 예를 들어, 원자 층 증착(atomic layer deposition)을 사용하여 증착되는 옥사이드-나이트라이드-옥사이드(oxide-nitride-oxide) 및 폴리실리콘(polysilicon) 층들을 포함할 수 있다. 예를 들어, 블록 옥사이드(block oxide)(BOX)가 층(296)으로서 증착될 수 있고, 전하 트랩핑 층(Charge Trapping Layer)(CTL)으로서 SiN과 같은 나이트라이드가 층(297)으로서 증착될 수 있고, 터널 옥사이드(Tunnel oxide)(TNL)가 층(298)으로서 증착될 수 있고, 폴리실리콘 바디(body) 혹은 채널(channel)(CH)이 층(299)으로서 증착될 수 있고, 그리고 코어 필러 유전체(core filler dielectric)가 영역(300)으로서 증착될 수 있다. 추가적인 메모리 셀들이 유사하게 기둥들에 걸쳐 형성된다.
메모리 셀이 프로그래밍되는 경우, 메모리 셀과 관련된 CTL의 일부분 내에 전자들이 저장된다. 예를 들어, 전자들은 MC303에 대한 CTL(297) 내에서 "-" 기호들로 나타나 있다. 이러한 전자들은 채널로부터 TNL를 통해 CTL로 끌어 당겨진다. 메모리 셀의 임계 전압은 저장된 전하의 양에 비례하여 증가한다.
소거 동작 동안, 채널 내의 전압은, 아래에서 더 논의되는 바와 같이, 게이트-유발 드레인 누설(GIDL)로 인해 상승된다. 그 다음에, 하나 이상 선택된 워드 라인 층들의 전압은 0V와 같은 감소된 레벨로 구동되어 TNL을 가로지르는 전기장이 생성되게 하는바, 이 전기장은 정공들로 하여금 메모리 셀의 바디로부터 CTL로 주입되게 하고, 이것은 결과적으로 소거-검증 레벨(Vv_erase)을 향하는 Vth 다운시프트(downshift)가 일어나게 된다. 이러한 프로세스는, 아래에서 더 논의되는 바와 같이, 검증 조건이 충족될 때까지 연속적인 반복들에서 되풀이될 수 있다. 비선택된 워드 라인들에 대해서, 이 워드 라인들은 상승 레벨에서 유지되고, 이에 따라 TNL를 가로지르는 전기장은 상대적으로 작게 되어 어떠한 정공 터널링도 일어나지 않거나 혹은 매우 적은 정공 터널링이 일어나게 될 것이다. 비선택된 워드 라인들의 메모리 셀들은 작은 Vth 다운시프트를 겪거나 혹은 Vth 다운시프트를 겪지 않을 것이며, 결과적으로 이들은 소거되지 않을 것이다.
도 3b는 도 3a의 기둥 C0의 단면도를 도시한다. 한 가지 가능한 접근법에서, 원통형인 코어 필러 이외에, 각각의 층은 링-형상(ring-shaped)을 갖는다.
도 4a는 도 1a의 블록(BLK0)의 직선형 NAND 스트링 실시예(480)의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0A 및 SGDL-SB1A)을 보여주고 있다. 이러한 구성에서, NAND 스트링은 단지 하나의 기둥만을 갖고, 소스-측 선택 게이트는 U자-형상의 NAND 스트링에서와 같이 기둥의 상부 상에 있는 것이 아니라 기둥의 하부 상에 있다. 더욱이, 블록의 소정의 레벨은 하나의 워드 라인 층을 갖는바, 이러한 워드 라인 층은 그 층의 메모리 셀들 각각에 연결된다. 예를 들어, 도 4b는 도 4a의 블록(BLK0)을 도시하며, 예시적인 WL 라인 서브세트(WL3-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0A 및 BL-SB1A)을 보여주고 있다. 다수의 슬릿들(예컨대, 예시적인 슬릿(482))이 또한 사용될 수 있다. 절연체로 충전되는 이러한 슬릿들은, 도핑되지 않은 폴리실리콘 층(undoped polysilicon layer)들이 습식 에칭(wet etch)에 의해 제거되는 경우 및 교번하는 유전성 층들이 형성되도록 유전체가 증착되는 경우, 적층에 대한 구조적 지지체(structural support)를 제공하기 위해, 제조 프로세스에서 사용된다. 점선(486)은 기둥들(C12 내지 C17)을 관통해 연장된다. 라인(486)을 따라 절단된, 일부분(488)의 단면도가 도 4c에서 제시된다.
도 4c는 도 4a에서 라인(486)을 따라 절단된, 도 4a의 블록(480)의 일부분(488)의 단면도를 도시한다. NAND 스트링들(NS8 내지 NS11)에 대응하는 메모리 셀들의 기둥들이 복수-층 적층으로 도시된다. 적층(490)은 기판(101), 기판 상의 절연 필름(250), 그리고 소스 라인(SL0A)의 일부분을 포함한다. 단면으로 도시된 NAND 스트링들 앞뒤로, 예를 들어, x-축을 따라, SGD 라인 서브세트 내의 추가적인 직선형 NAND 스트링들이 연장됨을 상기하기 바란다. NS8은 소스 말단(494) 및 드레인 말단(492)을 갖는다. 도 4a로부터의 슬릿(482)이 또한 다른 슬릿들과 함께 도시된다. 비트 라인(BL0A)의 일부분이 또한 도시된다. 점선들은 메모리 셀들 및 선택 게이트 트랜지스터들을 도시한다. 본 명세서에서 설명되는 소거 기법들은 U자-형상의 NAND 혹은 직선형 NAND와 함께 사용될 수 있다.
도 5a는 예시적인 소거 프로세스의 흐름도를 도시한다. 단계(500)는 저장 소자들의 세트(예를 들어, 블록 혹은 서브-블록)에 대한 소거 동작을 시작한다. 소거될 각각의 저장 소자에 대해 상태=비금지됨이 설정된다. 일반적으로, 저장 소자들 모두 혹은 저장 소자들 중 단지 일부만이 소거를 위해 선택될 수 있다. 예를 들어, 스트링 내의 저장 소자들 중 일부만이 소거돼야 하는 경우, 저장 소자들은 서로 인접하는 저장 소자들 및/또는 서로 비-인접하는 저장 소자들일 수 있다. 더욱이, 말단 저장 소자는 소거 과정을 겪지 않는 더미 저장 소자(dummy storage element)로서 다루어 질 수 있다.
저장 소자 혹은 워드 라인이 "금지됨(inhibited)"의 상태를 갖는지 아니면 "비금지됨(uninhibited)"의 상태를 갖는지를 표시하는 상태 데이터가 각각의 저장 소자 혹은 워드 라인에 대해 유지될 수 있는바, 여기서 "금지됨"의 상태는 소거 동작의 연속적인 소거 반복 중 소거 부분에서의 후속 소거로부터 저장 소자 혹은 워드 라인이 금지됨을 표시하고, "비금지됨"의 상태는 소거 동작의 연속적인 소거 반복 중 소거 부분에서의 후속 소거로부터 저장 소자 혹은 워드 라인이 금지되지 않음(즉, 저장 소자 혹은 워드 라인은 계속 소거 과정을 겪게 됨)을 표시한다. 상태 데이터는 예를 들어, 온-칩 제어 회로(on-chip control circuitry)(110) 혹은 오프-칩 제어기(off-chip controller)(122)에 의해 유지될 수 있고, 각각의 소거 반복의 검증 테스트(verify test)의 결과에 근거하여 업데이트(update)될 수 있다. 서브세트들이 독립적으로 금지 혹은 비금지될 수 있도록 각각의 서브세트에 대한 상태 데이터가 또한 유지될 수 있다.
단계(502)에서는, Verase(1-측 소거 동작에서 비트 라인에 인가되는 피크 전압(peak voltage) 혹은 2-측 소거 동작에서 비트 라인 및 소스 라인에 인가되는 피크 전압)를 초기화한다. 도 6c를 또한 참조하기 바란다. 단계(504)는 상태=비금지됨을 갖는 저장 소자들에 대해 소거 반복을 수행하여 이러한 저장 소자들은 소거 과정을 겪게 된다. 예시적 소거 반복이 도 5b와 연계하여 더 설명된다. 단계(506)는 상태=비금지됨을 갖는 저장 소자들에 대해 검증 테스트를 수행한다. 검증 테스트는 어떤 메모리 셀들이 검증 전압(Vv_v_erase)보다 낮은 Vth를 갖는지를 표시한다. 저장 소자의 Vth가 Vv_v_erase보다 낮을 때 저장 소자는 검증 테스트를 통과한 것으로 고려되며, 저장 소자의 Vth가 Vv_erase보다 낮지 않을 때 저장 소자는 검증 테스트에 실패한 것으로 고려된다. 검증 테스트에 실패한 저장 소자들의 수를 표시하는 실패 비트 카운트(fail bit count)가 제공될 수 있다. 또는, 검증 테스트를 통과한 저장 소자들의 수를 표시하는 통과 비트 카운트(pass bit count)가 제공될 수 있다. 단계(508)는 검증 테스트를 통과한 저장 소자들에 대해 상태=금지됨을 설정한다.
결정 단계(510)는 저장 소자들의 세트에 대해 검증 조건이 충족되는지를 결정한다. 예를 들어, 실패 비트들의 수 ≤ N인 경우 검증 조건은 충족될 수 있다(여기서 N은 자연수임). 예를 들어, N은 세트 내의 메모리 셀들의 총 개수의 1% 내지 10%일 수 있다. 만약 결정 단계(510)가 참(true)이면, 소거 동작은 단계(514)에서 성공적으로 끝난다. 저장 소자들의 서브세트가 소거될 때, 서브세트의 타입(예를 들어, WL 서브세트, SGD 라인 서브세트, 혹은 BL 서브세트)에 근거하여 N은 다양할 수 있다. 만약 결정 단계(510)가 거짓(false)이면, Verase=Verase_max인지가 결정 단계(512)에서 결정되는바, 여기서 Verase_max는 최대 허용가능 소거 전압이다. 손상(damage)을 피하기 위해 이러한 전압은 임의의 최대치로 제한된다. 만약 결정 단계(512)가 참이면, 소거 동작은 비성공적으로 끝난다(단계(520)에 있게 됨). 만약 결정 단계(512)가 거짓이면, 단계(516)에서 Verase는 스텝 상승(step up)되고, 단계(504)에서 다음 소거 반복이 수행된다.
도 5b는 도 5a의 단계(504)에서 사용될 수 있는 예시적인 소거 프로세스의 흐름도를 도시한다. 소거 프로세스는 1-측 소거에서는 스트링의 일측에 소거 전압을 인가할 수 있고, 2-측 소거에서는 스트링의 양측에 소거 전압을 인가할 수 있다. 단계(520)와 단계(522)는 2-측 소거와 관련되며, 단계(524)와 단계(526)는 1-측 소거와 관련된다. 단계(528) 및 단계(530)는 1-측 소거와 2-측 소거에 공통된다. 단계(520)는 비트 라인 말단 및 소스 라인 말단으로부터 채널의 사전-충전(pre-charging)을 시작하는 것이다. 예를 들어, 이것은 Vbl=Vsl=Vgidl로 설정하는 것, 그리고 소거가 일어나지 않게 하는 레벨에서 제어 게이트들을 플로팅시키거나 혹은 구동시키는 것과 관련될 수 있다. Vbl은 비트 라인 전압이고, Vsl은 선택 라인 전압이며, Vgidl은 미리결정된 전압 레벨이다. Vbl 및 Vsl에 관한 더 상세한 설명에 대해서는 도 7a의 t1-t3을 참조하기 바란다. 제어 게이트 전압들에 관한 더 상세한 설명에 대해서는 도 7d 및 도 7f의 t1-t3을 참조하기 바란다. 단계(522)는 비트 라인 말단 및 소스 라인 말단으로부터 채널의 추가 충전을 시작하는 것이다. 예를 들어, 이것은 Vbl=Vsl=Verase로 설정하는 것과 관련될 수 있다(여기서, Verase>Vgidl). 더 상세한 설명에 대해서는 도 7a의 t3-t14를 참조하기 바란다.
대안적으로, 1-측 소거에서, 단계(524)는 비트 라인 말단으로부터 채널의 사전-충전을 시작하는 것이다. 예를 들어, 이것은 Vbl=Vgidl, Vsl=2V로 설정하는 것, 그리고 소거가 일어나지 않게 하는 레벨에서 제어 게이트들을 플로팅시키거나 혹은 구동시키는 것과 관련될 수 있다. Vsl은 Vsgs보다 약간 더 높게 바이어스되어 SGS 접합부(junction)를 리버스 바이어스(reverse bias)시키게 되고, 이에 따라 SGS 트랜지스터는 스위치 오프(switch off)되어 GIDL 전류로 채널이 충전되는 것을 돕게 된다. Vbl 및 Vsl에 관한 더 상세한 설명에 대해서는 도 7a의 t1-t3을 참조하기 바란다. 제어 게이트 전압들에 관한 더 상세한 설명에 대해서는 도 7d 및 도 7f의 t1-t3을 참조하기 바란다. 단계(526)는 비트 라인 말단으로부터 채널의 추가 충전을 시작하는 것이고, 이것은 예컨대 Vbl=Verase로 설정함으로써(도 7a의 t3-t14 참조) 아울러 예로서 Vsl=Vera-Vgidl+2=14V를 유지함으로써 행해진다. 예를 들어, Vbl이 20V(Verase)로 부스팅(boosting)되는 경우에, Vsgd=12V, Vsgs=12V 그리고 Vsl=14V이다. SGS 트랜지스터에서 일어나는 펀치 쓰루(punch through)를 막기 위해 Vsgs와 Vsl이 모두 상승된다.
공통 단계들에서, 단계(528)는 저장 소자들의 위치에 근거하는 각각의 시작 시간에서 저장 소자들의 소거를 시작하는 것이다. 예를 들어, 이것은 소거가 일어나게 하는 레벨에서 저장 소자들의 제어 게이트 전압들을 구성하는 것과 관련될 수 있는바, 예를 들어, 제어 게이트 전압들을 플로팅 레벨 혹은 구동 레벨로부터 0V와 같은 감소된 레벨로 더 낮게 구동시키는 것과 관련될 수 있다. CGD1/CGS1(2-측 소거) 혹은 CGD1(1-측 소거)에 대한 제어 게이트 전압들에 관해서 더 상세한 설명들에 대해서는 도 7d의 t3-t9를 참조하기 바란다. 이들은 스트링의 구동 말단들에 가장 가까이 있는 제어 게이트들이다. CGD31/CGS31(2-측 소거) 혹은 CGD1(1-측 소거)에 대한 제어 게이트 전압들에 관해서 더 상세한 설명들에 대해서는 도 7f의 t5-t12를 참조하기 바란다. 이들은 스트링의 구동 말단들에 가장 멀리 있는 제어 게이트들이다.
단계(530)는 저장 소자들의 위치에 근거하는 각각의 소거 기간의 각각의 종료 시간에서 저장 소자들의 소거를 멈추는 것으로, 이것은 예를 들어, 소거가 일어나게 하지 않는 레벨에서 저장 소자들의 제어 게이트 전압들을 구성함으로써 행해진다. 이것은 예를 들어, 제어 게이트 전압들을 감소된 레벨로부터 상위 레벨로 더 높게 구동시키는 것과 관련될 수 있다. CGD1/CGS1(2-측 소거) 혹은 CGD1(1-측 소거)에 대한 제어 게이트 전압들에 관해서 더 상세한 설명들에 대해서는 도 7d의 t9-t14를 참조하기 바란다. CGD31/CGS31(2-측 소거) 혹은 CGD1(1-측 소거)에 대한 제어 게이트 전압들에 관해서 더 상세한 설명들에 대해서는 도 7f의 t12-t14를 참조하기 바란다.
도 6a는 하나의 예시적 소거 동작에 관한 깊은 소거 상태, 최종 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다. 저장 소자들은 이들의 임계 전압들이 (데이터 상태들을 나타내는) 각각의 범위들 내에 있도록 프로그래밍될 수 있다. 초기에, 저장 소자들 모두를 소거된 상태(E)에 있도록 하는 소거 동작이 수행된다. 후속적으로, 저장 소자들 중 일부는, 예를 들어, A, B 혹은 C 데이터 상태들을 나타내도록, 더 높은 임계 전압으로 프로그래밍될 수 있다.
x-축은 임계 전압을 표시하고, y-축은 저장 소자들의 수를 표시한다. 본 예에서는, 4개의 데이터 상태들(이들 각각은 임계 전압 분포에 의해 나타내어짐)이 존재한다(초기 (깊게) 소거된 상태 분포(600), 소프트 프로그래밍된 소거 상태(E) 분포(602), A 상태 분포(604), B 상태 분포(606), 및 C 상태 분포(608)). 추가적인 데이터 상태들(예를 들어, 8개 혹은 16개의 데이터 상태들)을 갖는 메모리 디바이스들이 또한 사용될 수 있다. 분포(600)는, 저장 소자들이 소거 상태 분포(602)를 지나 전형적으로 과도-소거될 때의 소거 동작 이후에 실현된다. 소거 동작에서는, 하나 이상의 소거 펄스들이 NAND 스트링의 소스 말단 및/또는 드레인 말단에 인가되는바, 이러한 펄스들의 인가는 소거되는 저장 소자들의 임계 전압이 소거-검증 레벨(Vv_erase)(이것은 일 접근법에서, 0V일 수 있거나 혹은 0V에 가까울 수 있음) 아래로 전이(transition)할 때까지 행해진다. 블록에 대한 소거 동작이 완료되는 경우, 소프트 프로그래밍 동작이 수행될 수 있고, 여기서 하나 이상의 양의 전압 펄스들이 예를 들어, 워드 라인을 통해 저장 소자들의 제어 게이트들에 인가되고, 이에 따라 소프트 프로그래밍(soft programming)(SPGM) 검증 레벨(Vv_spgm) 아래에 있음과 아울러 이 검증 레벨에 더 가까이 있는 분포(600) 내의 저장 소자들 중 일부 혹은 모두의 임계 전압들을 소거 상태 분포(602)로 증가시키게 된다.
예를 들어, 저장 소자들 중 특정의 작은 일부분은 Vv_spgm보다 높은 Vth를 갖도록 소프트 프로그래밍될 수 있고, 이러한 때에 소프트 프로그래밍은 끝나게 되는데, 이 경우 대부분의 다른 저장 소자들은 Vv_spgm 가까이 있는 그러나 Vv_spgm 아래에 있는 Vth를 갖은 채 남아 있게 된다. Vv_spgm은 전형적으로 Vv_erase보다 크거나 혹은 Vv_erase와 같다. 유리한 것으로 소프트 프로그래밍 동작은 결과적으로 소거 상태 분포(602)의 폭을 좁혀준다. 소프트 프로그래밍 동작이 완료되는 경우, 더 높은 데이터 상태들로의 프로그래밍, 예를 들어, 검증 레벨들(VvA, VvB 및 VvC)을 사용하여 상태들(A, B 및 C) 각각으로의 프로그래밍이 일어날 수 있다. 후속하는 판독 동작은 레벨들(VreadA, VreadB 및 VreadC)을 사용할 수 있다.
도 6b는 또 다른 하나의 예시적 소거 동작에 관한 소프트 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다. 이러한 접근법에서는, 소프트 소거 이후에 소거 상태 분포(610)에 도달한다. 하나의 옵션에서는, 어떠한 소프트 프로그래밍도 수행되지 않는다. Vv_erase는 도 6a 및 도 6b에서 동일할 수 있거나 상이할 수 있다.
본 명세서에서 논의되는 순차적 워드 라인 소거 기법들은, 예로서, 도 6a 및 도 6b의 소거 프로세스들에서 사용될 수 있다.
도 6c는 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 6c에서 Verase는 연속적인 소거-검증 반복들에서 스텝 상승된다. 파형(620)은 다수의 소거-검증 반복들(EV0, EV1, EV2, ...)을 나타낸다. 각각의 소거-검증 반복은 소거 펄스(611 내지 615), 그리고 후속하는 검증 펄스(예를 들어, Vv_erase 크기를 갖는 619)를 포함한다. 소거 펄스들은 2개의 레벨들을 갖는다. 제 1 레벨은 Vgidl이고 제 2 레벨은 Verase이다. 본 예에서, Verase는 스텝 크기 Verase_step만큼 각각의 반복에서 스텝 상승되며, 이에 따라 소거 펄스(611)는 Verase0의 피크 진폭을 갖게 되고, 소거 펄스(612)는 Verase1의 피크 진폭을 갖게 되고, 소거 펄스(613)는 Verase2의 피크 진폭을 갖게 되고, 소거 펄스(614)는 Verase3의 피크 진폭을 갖게 되고, 그리고 소거 펄스(615)는 Verase의 최대 허용 레벨(maximum allowed level)인 Verase_max의 피크 진폭을 갖게 된다. 본 경우에서는, 소거 반복에서 최대 소거 전압에 상대적으로 곧바로 도달한다. Vgidl은 각각의 소거 펄스에서 고정될 수 있거나, 혹은 각각의 소거 펄스와 함께 예를 들어, 스텝 상승에 의해 변할 수 있다. 각각의 소거 펄스는 도 7a에서 시간 t1-t15에서의 파형에 대응한다.
도 7a 내지 도 7f는 소거 동작의 소거-검증 반복 중 소거 부분 동안의 예시적인 전압들을 도시한다.
소거 동작은 복수의 소거-검증 반복들을 포함할 수 있는바, 예를 들어, 도 6c와 연계하여 논의되는 바와 같은 EV0, EV1, EV2, ...을 포함할 수 있다. 각각의 소거-검증 반복은 소거 부분(혹은 소거 반복), 그리고 후속해서 일어나는 검증 부분(혹은 검증 반복)을 포함할 수 있다. 더욱이, 각각의 소거 부분은 복수의 레벨들을 가질 수 있다. 일 접근법에서, 2-레벨 소거 부분이 사용된다. 더욱이, 소거 동작은 1-측 소거 혹은 2-측 소거와 관련될 수 있다. 1-측 소거는 NAND 스트링을 충전하기 위해 비트 라인을 통해 NAND 스트링의 드레인-말단에 전압을 인가하며, 반면 NAND 스트링의 소스-말단은 NAND 스트링을 충전하는데 사용되지 않는다. 2-측 소거는 드레인-말단 및 소스-말단 양쪽 모두를 통해 NAND 스트링을 충전한다. 2-측 소거 혹은 양-측 소거는 1-측 소거보다 더 빠르지만, 더 커다란 칩 크기를 요구한다. 일반적으로, 소거 부분은 사전-충전 국면(t1-t3), 그리고 소거 국면(t3-t14)을 포함할 수 있다.
도 7a 내지 도 7f는 공통의 시간 축을 가지고 있지만, 시간 증분치들은 반드시 동등한 간격으로 이격되어 있지 않으며, 도면들은 반드시 일정한 비율로 도시되지 않았다. 더욱이, 제공되는 전압 레벨들은 단지 예시적인 것들인데, 왜냐하면 다른 값들이 사용될 수 있기 때문이다.
도 7a는 2-측 소거에서의 비트 라인 및 소스 라인에 대한 예시적인 전압들 혹은 1-측 소거에서의 소스 라인에 대한 예시적인 전압들을 도시한다.
선택된 비트 라인 혹은 소스 라인은 현재 소거 반복에서 소거될 저장 소자들을 갖는 하나 이상의 NAND 스트링들과 통신한다. 파형(700)은 Vbl 및 Vsl(2-측 소거) 혹은 Vbl(1-측 소거)을 도시하는바, 이것은 초기에 0V(Vss)에 있고, 그 다음에 t2-t3에서 Vgidl(예를 들어, 8 V)로 상승되고, 그 다음에 t3-t14에서 Verase(예를 들어, 20 V)로 상승되고, 그 다음에 0V로 되돌아온다. 파형(702)은 Vsl(1-측 소거)을 나타내는바, 이것은 예컨대 t3-t14에서 Vsl=Vera-Vgidl+2=14V로 상승되고, 예컨대 다른 시간에서는 2V에서 제공된다.
Vbl이 Vgidl에 있을 때, 정공들이 SGD 드레인 에지에서 발생되고 이에 따라 NAND 스트링의 비트 라인 말단으로부터 채널이 충전되게 된다. 유사하게, Vsl이 Vgidl에 있을 때, 정공들이 SGS 드레인 에지에서 발생되고 이에 따라 NAND 스트링의 소스 라인 말단으로부터 채널이 또한 충전되게 된다. Vgidl은 GIDL을 생성하기 위한 최소 전압에 있는 전압이거나 혹은 이러한 최소 전압보다 큰 전압이다. Vbl이 Verase로 상승될 때, 채널의 충전은 비트 라인 말단으로부터 계속된다. 유사하게, Vsl이 Verase로 상승될 때, 채널의 충전은 소스 라인 말단으로부터 계속된다.
도 7b는 2-측 소거에서의 SGD 트랜지스터 및 SGS 트랜지스터에 대한 예시적인 전압들 혹은 1-측 소거에서의 SGD 트랜지스터에 대한 예시적인 전압들을 도시한다. t2-t3에서, Vbl이 8V에 있고 Vsgd 및/또는 Vsgs가 0V에 있는 경우, SGD 트랜지스터 및/또는 SGS 트랜지스터의 접합부는 Vgidl(Vbl 및/또는 Vsl과 Vsgd 간의 전위차)에서 리버스 바이어스된다. 결과적으로, 전자-정공 쌍들이 비트 라인 접합부 및/또는 소스 라인 접합부 가까이에서 발생될 것이다. 전자들은 전기장에 의해 일소(sweep away)될 것이고 비트 라인 단말부 및/또는 소스 라인 단말부에서 모일 것이며, 반면 정공들은 채널로 드리프트(drift)할 것이고 채널을 충전하는 것을 도울 것이다. 즉, 전자들은 (예를 들어, BL 혹은 SL에서) 높은 전위를 향해 드리프트할 것이고, 반면 정공들은 낮은 전위를 향해 드리프트할 것이다. 충분히 긴 사전-충전 시간이 주어지면, 채널은 Vgidl 가까이로 부스팅될 것이다.
t3-t14(파형(706))에서, Vsgd 및/또는 Vsgs(선택된 스트링)는 Verase-Vgidl(예를 들어, 20-8=12V)로 상승된다. 이러한 시간에서 Vbl 및/또는 Vsl이 Verase로 상승되기 때문에, SGD 트랜지스터 및/또는 SGS 트랜지스터의 접합부는 여전히 Vgidl에서 리버스 바이어스된다(Verase-(Verase-Vgidl)=Vgidl이므로). 결과적으로, 전자-정공 쌍들은 계속 발생될 것이고, 채널은 더 높은 전위로 충전될 것이다.
비선택된 스트링(파형(704))에 대해, Vsgd 및/또는 Vsgs는 Verase-Vrev(예를 들어, 20-2=18V)로 상승된다. Vrev는 선택 게이트 상에서 유지되는 2V와 같은 리버스 바이어스이다. 비선택된 스트링의 1-측 소거에 대해, Vsgd는 Verase-Vrev(예를 들어, 20-2=18V)로 상승된다.
도 7c는 NAND 스트링의 구동 말단에 가장 가까이 있는 제어 게이트들에 대한 예시적인 제어 게이트 전압들을 도시한다. 파형(708)이 도시된다. 제어 게이트 전압들(이것은 또한 워드 라인 전압들임)은 t2-t3에서 8V와 같은 임의의 레벨에서 플로팅될 수 있거나 혹은 구동될 수 있고, t5-t9에서 0V와 같은 감소된 레벨로 더 낮게 구동될 수 있고, 그리고 t10-t14에서 12V와 같은 더 높은 레벨로 다시 상승될 수 있다. t2-t3 및 t10-t14에서 제어 게이트 전압들은 관련된 저장 소자들의 소거가 일어나지 않게 하는 레벨에서 구성되고, 반면 t5-t9에서 제어 게이트 전압들은 관련된 저장 소자들의 소거가 소거 기간에서 일어나게 하는 레벨에서 구성된다. 소거가 일어나게 하기 위해, 채널 전압은 제어 게이트 전압보다 충분히 더 높아야하는바, 예를 들어, 임계차보다 크거나 혹은 임계차에 있어야 하며, 이것은 저장 소자들의 전하 트랩핑 층으로의 정공들의 터널링이 일어나게 한다.
제어 게이트 전압들은 일반적으로 소거 동작에 걸쳐 GIDL을 통한 채널의 충전이 일어나게 하는 레벨에 있을 수 있다. 예를 들어, t2-t3에서 제어 게이트 전압들은 8V와 같은 레벨에서 플로팅될 수 있거나 혹은 구동될 수 있는데, 이것은 메모리 셀들의 접합부 상의 리버스 바이어스 스트레스(reverse bias stress)를 최소화시키게 된다. 구체적으로 살펴보면, 채널을 사전-충전하기 위해 Vb1이 8V에서 바이어스될 때, 최대 채널 전위는 8V이다. 만약 Vwl이 8V에서 바이어스되면, 메모리 셀의 접합부는 0V를 보게 된다. 최대 채널 전위가 8V이기 때문에, 채널 전위는 메모리 셀을 소거하기에 충분히 높지 않다. 따라서, 이러한 시간에서 Vwl을 8V에서 바이어스시켜 메모리 셀의 접합부 상에서의 리버스 바이어스 스트레스 시간이 최소화되게 한다. 또한, t9-t14에서 제어 게이트 전압들은 제어 게이트들의 게이티드 접합부(gated junction)들에서 (비록 관련된 저장 소자들의 소거가 일어나지는 않게 되지만) GIDL을 발생시키기에 충분히 큰 레벨(예를 들어, 12V)에서 플로팅될 수 있거나 혹은 구동될 수 있다. 예를 들어, 만약 Vbl=20V이고 Vcg=12V라면, 게이티드 접합부 바이어스는 8V인바, 이것은 후속 소거를 일으킴 없이 GIDL을 발생시키기에 충분히 크다.
채널 전위가 낮을 때 일어날 수 있는 저장 소자들의 소프트 프로그래밍을 피하기 위해 제어 게이트 레벨은 제시된 바와 같이 소거 기간 이전이 소거 기간 이후보다 더 낮을 수 있다(예를 들어, 8V 대 12V). 특히, 채널의 상이한 영역들은 스트링의 구동 말단으로부터의 이들의 거리로 인해, 아울러 터널링이 시작될 때 일어나는 채널에서의 전위 강하들로 인해, 상이한 속도로 충전될 것이다. 이것에 대처하기 위해, 각각의 제어 게이트 혹은 워드 라인 전압은 관련된 저장 소자의 소거가 스트링 내의 제어 게이트의 위치에 근거하여 일어나지 않게 하거나 일어나게 하도록 상이하게 구성될 수 있다. 즉, 시작, 지속, 및 종료를 포함하는 소거 기간의 타이밍은 저장 소자들의 시퀀스에서 저장 소자의 위치에 근거하여 각각의 저장 소자에 맞춰 조정될 수 있다. 이것은 공통 양만큼 소거될 각각의 저장 소자가 폭이 좁은 Vth 분포를 제공할 수 있게 한다(도 10b를 또한 참조하기 바람).
일 접근법에서, 스트링의 구동 말단에 가장 가까이 있는 제어 게이트는 소거 기간의 첫 번째 시작 시간을 가짐과 아울러 가장 짧은 소거 기간을 가질 것이며, 스트링의 구동 말단으로부터 가장 멀리 있는 제어 게이트는 소거 기간의 마지막 시작 시간을 가짐과 아울러 가장 긴 소거 기간을 가질 것이다. 본질적으로, 관측한 바에 따르면, 스트링의 구동 말단에 가장 가까이 있는 제어 게이트는 소거하기 가장 쉽고, 스트링의 구동 말단으로부터 가장 멀리 있는 제어 게이트는 소거하기 가장 어렵다. 거리는 스트링을 따르는 거리를 말한다.
양쪽 말단들로부터 구동되는 U자-형상의 NAND 스트링에 대해(2-측 소거에 대해), (CGD1/CGS1과 관련된) 최상부 저장 소자는 첫 번째로 소거를 시작할 수 있고 가장 짧은 소거 기간을 가질 수 있으며, 반면 (CGD31/CGS31과 관련된) 최하부 저장 소자는 마지막으로 소거를 시작할 수 있고 가장 긴 소거 기간을 가질 수 있다. 중간 저장 소자들은 스트링 말단들로부터 멀어지는 방향에 비례하여 더 늦은 시작 시간들 및 더 긴 소거 기간들을 가질 것이다. 소거 기간들이 오프셋(offset)되어 있지만, 일반적으로 이들은 적어도 부분적으로 오버랩(overlap)될 것이다. 예시적 구현예에서, 32개의 워드 라인들이 있고 그리고 관련된 제어 게이트들(이들은 상부로부터 하부로, 드레인 측 상에서는 CGD0-CGD31로 라벨링되어 있고, 소스 측 상에서는 CGS0-CGS31로 라벨링되어 있음)(도 11a를 또한 참조하기 바람)이 있다고 가정한다. 더욱이, CGD0 및 CGS0은 소거되지 않는 더미 저장 소자(dummy storage element)들의 제어 게이트들이라고 가정한다. 이 경우, 일 접근법에서, CGD1-CGD31 및 CGS1-CGS31이 소거 동작에 관련된다.
2-측 소거에 대해, CGD1 및 CGS1은 구동 비트 라인 말단 및 구동 소스 라인 말단에 각각 가장 가까이 있고, CGD31 및 CGS31은 구동 비트 라인 말단 및 구동 소스 라인 말단으로부터 각각 가장 멀리 있다. 1-측 소거에 대해, CGD1은 구동 비트 라인에 가장 가까이 있고, CGS1은 구동 비트 라인으로부터 가장 멀리 있다.
단지 비트 라인 말단으로부터만 구동되는 U자-형상의 NAND 스트링에 대해(1-측 소거에 대해), (CGDl과 관련된) 드레인 측 상의 최상부 저장 소자는 첫 번째로 소거를 시작할 수 있고 가장 짧은 소거 기간을 가질 수 있으며, 반면 (CGSl과 관련된) 소스 측 상의 최상부 저장 소자는 마지막으로 소거를 시작할 수 있고 가장 긴 소거 기간을 가질 수 있다. 중간 저장 소자들은 비트 라인 말단으로부터 멀어지는 방향에 비례하여 더 늦은 시작 시간들 및 더 긴 소거 기간들을 가질 것이다.
모든 제어 게이트들보다 더 적은 수의 제어 게이트들이 소스 동작에 관련될 수 있다. 예를 들어, 인접하는 제어 게이트들 및/또는 비-인접하는 제어 게이트들이 소거 동작에 관련될 수 있다.
또 하나의 다른 실시형태에서, 워드 라인들은 이들의 위치에 근거하여 상이한 제어 게이트 바이어스들을 수신할 수 있다.
각각의 제어 게이트가 각각의 워드 라인에 전기적으로 연결되어 있기 때문에 제어 게이트 전압들이 각각의 워드 라인 전압들과 동일함에 유의해야 한다.
도 7d는 NAND 스트링의 구동 말단으로부터 가장 멀리 있는 제어 게이트들에 대한 예시적인 제어 게이트 전압들을 도시한다. 파형(710)이 도시된다. 2-측 소거에 대해, 소거 기간은, 가장 멀리 있는 제어 게이트들(CGD31/CGS31)이 임의의 감소된 레벨로 구동될 때 t7(혹은 t6)에서 시작하고, CGD31/CGS31이 다시 상위 레벨로 구동될 때 t12(혹은 t13)에서 끝난다. 1-측 소거에 대해, 소거 기간은, 가장 멀리 있는 제어 게이트(CGS1)가 임의의 감소된 레벨로 구동될 때 t7(혹은 t6)에서 시작하고, CGS1이 다시 상위 레벨로 구동될 때 t12(혹은 t13)에서 끝난다.
가장 가까이 있는 제어 게이트와 가장 멀리 있는 제어 게이트에 대해 중간에 있는 제어 게이트들에 있어서, 그 관련된 제어 게이트 전압들은 파형(708)의 가장 가까이 있는 저장 소자 경우에 대한 전압들과 파형(710)의 가장 멀리 있는 저장 소자 경우에 대한 전압들 사이에 있을 것이다.
비선택된 워드 라인에 대해, 제어 게이트는 12V와 같은 더 높은 바이어스에서 플로팅될 수 있거나 혹은 구동될 수 있다. 만약 채널 전위가 소거 동안 20V에 도달한다면, WL은 12V에서 바이어스된다. 따라서, 데이터 WL의 게이티드 접합부는 8V를 보게 되고, 이것은 GIDL을 발생시켜 채널 충전을 촉진시키기에 충분히 큰 것이다. 사전-충전 단계 동안, 비선택된 WL은 Vgidl에서 바이어스되고, 이것은 Vbl 바이어스와 동일하다. 유일한 차이는 비선택된 WL 바이어스에 대해 Vss 단계가 없다는 것이다.
도 7e는 도 7c와 관련된 채널 영역(부분)에서의 채널 전압(712) 및 도 7d와 관련된 채널 영역에서의 채널 전압(714)을 도시한다. 표시된 바와 같이, 상이한 저장 소자들과 관련된 채널의 상이한 영역들은 소거 프로세스에서의 임의의 주어진 시간에서 상이한 전위들을 가질 수 있다. 전위는 다양한 인자들에 근거하여 채널의 상이한 영역들에서 동적으로 변할 수 있다. Vbl 및 Vsl이 Vgidl로 상승될 때, 채널은 GIDL로부터의 정공 발생으로 인해 Vgidl에 가까운 미리결정된 레벨까지 부스팅되기 시작한다. 본질적으로, 만약 충분한 사전-충전 시간이 주어진다면 Vch=Vgidl이다. 여기서, 파형(712)은 가장 가까이 있는 제어 게이트의 채널 영역에 대해 Vch가 t3에서 Vgidl에 도달한 것을 표시하며, 파형(712)은 가장 멀리 있는 제어 게이트의 채널 영역에 대해 Vch가 t5에서 Vgidl에 도달한 것을 표시한다.
스트링을 따라 있는 채널 영역의 상대적 위치에 근거하여, 채널의 각각의 영역은 미리결정된 레벨에 약간 다른 시간에 도달할 것이다. 따라서, 소거 기간들의 시작 시간들은 서로 다르다. CGD1/CGS1의 채널 영역이 미리결정된 레벨에 먼저 도달할 것이고, 그 다음에 CGD2/CGS2의 채널 영역이 도달하는 등등이 일어난다. CGD2/CGS2의 채널 영역의 전위는 CGD1/CGS1의 채널 영역의 전위보다 낮다. 데이터 워드 라인들의 더 많은 제어 게이트들이 Vss로 낮아짐에 따라, 이들의 게이티드 접합부들에서는 추가적인 정공들이 발생될 것이고 이것은 채널 충전 촉진을 돕게 된다.
따라서, 제어 게이트들을 Vss로 구동시킴에 있어서의 각각의 워드 라인 층 간의 지연은 스트링들의 구동 말단들로부터 더 멀어짐에 따라 더 작아지게 된다. 선택된 데이터 워드 라인들의 저장 소자들이 (예를 들어, 가장 가까이 있는 제어 게이트들에 대해서는 t9에서 그리고 가장 멀리 있는 제어 게이트들에 대해서는 t12에서) 이들의 소거 레벨들에 도달할 것으로 예측되는 경우, 이들의 제어 게이트들은 12V와 같은 임의의 레벨(Vgidl')에서 바이어스된다. 채널 전위와 Vgidl' 간의 차이는 게이티드 접합부들에서 GIDL를 발생시키기에 충분히 커야하고, 반면 저장 소자들의 소거를 피하기에 충분히 작아야 한다. 따라서, 선택된 데이터 WL들의 과도-소거는 있는 그대로 피해진다. 구동 말단으로부터 더 멀리 있는 저장 소자들의 소거 속도의 불필요한 감속이 또한 피해진다. 데이터 WL들이 Vgidl'에서 바이어스된 이들의 소거 레벨들에 도달한 경우, 복수의 로컬 전위 강하들은 관측되지 않을 수 있다.
대안적 양측 WL 순차 선택 방법은 비선택된 데이터 WL들을 Vgidl'에서 바이어스시키는 대신에 이들을 플로팅시키는 것이다. 이러한 경우에, 데이터 WL들이 이들의 소거 레벨들에 도달한 경우, 이들은 플로팅되기 시작한다. 복수의 로컬 전위 강하들을 소거 동안 피할 수는 없지만, 이들은 최소화될 수 있다. 구동 말단으로부터 더 멀리 있는 데이터 WL들은 복수의 로컬 전위 강하들로 인해 더 느린 소거 속도를 가질 것으로 예측된다. 따라서, 구동 말단으로부터 더 멀리 있는 데이터 WL들에 대해 더 긴 소거 기간이 예측된다.
1 측 소거에 대해, 비선택된 WL들은 소거 동안 플로팅되는 대신에 Vgidl'에서 바이어스된다. 2 측 WL 순차 선택 소거와의 차이는 GIDL 전류가 단지 SGD의 게이티드 접합부에서만 먼저 발생된다는 것이다. 정공들은 채널 충전을 위해 하부 층 대신에 SL 방향으로 흐르고, 반면 전자들은 BL로 스위프(sweep)된다. WL 순차 선택은 스트링의 BL 혹은 드레인 측을 따라 상부 층으로부터 하부 층으로 일어나고, 그 다음에 스트링의 SL 혹은 소스 측을 따라 하부 층으로부터 상부 층으로 일어난다. 양 측 WL 순차 선택 방법에서, WL 선택은 상부에서 하부로 층별로 일어난다. 동일한 층에서의 WL들은 BL 측과 SL 측 양쪽 모두를 따라 그 대칭적 동작으로 인해 동일한 시간에서 선택된다. 구동 비트 라인 말단으로부터 멀리 있으며 SL에 가까이 있는 메모리 셀들은 채널을 따라 일어나는 복수의 로컬 전위 강하들로 인해 느린 속도를 가질 것으로 예측된다.
블록 및 서브-블록 소거 프로세스에서의 WL 순차 선택 방법에 있어서, 정공들이 데이터 WL들의 게이티드 접합부들에서 발생되어 채널 충전을 촉진시키기 때문에 소거 속도는 더 빠르게 될 것으로 예측되며; 복수의 로컬 전위 강하 영향들이 최소화되기 때문에 소거 분포들은 더 작아지게 될 것으로 예측되며; 그리고 선택 게이트 상의 GIDL 전류 요건들은 더 완화될 것으로 예측되는바, 이것은 채널 전위 부스팅을 도울 수 있어 Vpgm 디스터브(disturb)가 감소되게 되고, 그리고 선택 디바이스의 신뢰도를 향상시킬 수 있다.
일 접근법에서, 소거 기간은 미리결정된 레벨에 Vch가 도달할 것으로 예측될 때 시작할 수 있다. 저장 소자들의 각각의 채널 영역들이 공통 전위에 도달하여 폭이 좁은 Vth 분포를 제공하게 될 때 저장 소자들에 대한 소거 기간을 시작하는 것이 바람직하다.
가장 가까이 있는 제어 게이트(파형(712))에 대해 Vch가 Vgidl에 도달한 경우, Vch는 GIDL이 계속됨에 따라 Vbl/Vsl이 더 높게 Verase로 부스팅될 때 더 높게 부스팅된다. Vch는 대략 Verase의 레벨로 부스팅된다. Vch는 가장 멀리 있는 제어 게이트(파형(714))에 대해서보다 가장 가까이 있는 제어 게이트(파형(712))에 대해 더 빨리 Verase에 도달한다. 가장 멀리 있는 제어 게이트(파형(714))에 대한 Vch는 t8-t9에서 대략 14V와 같이 Vgidl과 Verase 사이에 있는 임의의 레벨에서 초기에 안정된 상태를 유지한다. 이것은 복수의 로컬 전위 강하들로 인한 것인데, 예를 들어, 구동 스트링 말단에 더 가까이 있는 저장 소자들과 관련된 전하 트랩핑 층으로의 정공들의 터널링으로 인한 것이다.
본질적으로, 충분한 수의 정공들이 가장 멀리 있는 제어 게이트에 대한 채널 영역까지 진행하고, 이것은 Vch가 Verase에 도달할 수 있게 한다. 도 7e의 파형들은 채널 내에서 일어나는 동적 변화를 간략하게 나타낸 것임에 유의해야 한다. 채널 영역에 대한 Vch가 8V와 같은 임계차보다 크거나 이러한 임계차에 있을 때 그 채널 영역에 대해 GIDL이 일어나게 된다.
Vbl 및 Vsl이 t15에서 Verase로부터 0V로 낮아지는 경우, 채널 전위도 또한 0V로 되돌아 간다.
가장 가까이 있는 제어 게이트와 가장 멀리 있는 제어 게이트에 대해 중간에 있는 저장 소자들에 있어서, 그 관련된 Vch는 파형(712)의 가장 가까이 있는 제어 게이트 경우와 파형(714)의 가장 멀리 있는 제어 게이트 경우 사이에 있을 것이다.
도 7f는 도 7e의 파형(712)에서 도 7c에서의 파형(708)이 공제된 것에 근거하는 채널 영역에서의 터널링 전압(716) 및 도 7e의 파형(714)에서 도 7d에서의 파형(710)이 공제된 것에 근거하는 채널 영역에서의 터널링 전압(718)을 도시한다. 터널링 전압은 저장 소자의 채널-제어게이트 간 전압(channel-to-control gate voltage)이다. 언급된 바와 같이, 소거가 일어나게 하기 위해, 채널 전압은 제어 게이트 전압보다 충분히 더 높아야하는바, 예를 들어, 임계차보다 크거나 혹은 임계차에 있어야 하며, 이것은 저장 소자들의 전하 트랩핑 층으로의 정공들의 터널링이 일어나게 한다. 예로서, 이러한 임계차는 12V라고 가정한다. 따라서, Vch-Vcg>12V일 때 터널링이 일어난다. 상이한 채널 영역들에 대해 Vch가 변할 수 있기 때문에, 터널링 전압도 또한 소거 프로세스에서의 임의의 주어진 시간에서 상이한 저장 소자들에 대해 변할 수 있다.
파형(716)을 참조하면, 초기에 t0-t3에서 Vch-Vcg는 음의 값이다. t4에서 Vch-Vcg는 12V보다 크게 증가하는바, 이것은 가장 가까이 있는 제어 게이트가 0V로 구동되는 때이다. Vch에서의 증가로 인해 Vch-Vcg는 t6에서 대략 20V까지 더 증가한다. t9-t10에서 Vch-Vcg는 20V로부터 8V로 감소하는바, 이것은 가장 가까이 있는 제어 게이트가 12V로 구동되는 때이다. 따라서, 가장 가까이 있는 제어 게이트와 관련된 저장 소자들에 대한 터널링은 대략 t4-t9에서 일어나는바, 이 기간이 소거 기간이다. t14-t15에서 Vch-Vcg는 8V로부터 0V로 감소한다.
파형(718)을 참조하면, 초기에 t0-t5에서 Vch-Vcg는 음의 값이다. t7a에서 Vch-Vcg는 12V보다 크게 증가하는바, 이것은 가장 멀리 있는 제어 게이트가 0V로 구동되는 때이다. t8-t9에서 Vch-Vcg는 대략 14V에서 안정된 상태를 유지한다. Vch에서의 증가로 인해 Vch-Vcg는 t11에서 대략 20V까지 더 증가한다. t12-t13에서 Vch-Vcg는 20V로부터 8V로 감소하는바, 이것은 가장 멀리 있는 제어 게이트가 12V로 구동되는 때이다. 따라서, 가장 멀리 있는 제어 게이트와 관련된 저장 소자들에 대한 터널링은 대략 t7a-t12에서 일어나는바, 이 기간이 소거 기간이다. t14-t15에서 Vch-Vcg는 8V로부터 0V로 감소한다.
가장 가까이 있는 제어 게이트와 가장 멀리 있는 제어 게이트에 대해 중간에 있는 저장 소자들에 있어서, 그 관련된 Vch는 파형(716)의 가장 가까이 있는 제어 게이트 경우와 파형(718)의 가장 멀리 있는 제어 게이트 경우 사이에 있을 것이다.
도 8a 내지 도 8c는 소거 동작의 소거-검증 반복 중 검증 부분에서의 전압들을 도시한다. 도 8a는 비트 라인 전압(800)을 도시한다. 도 8b는 SGS 트랜지스터 및 SGD 트랜지스터 전압(802)을 도시한다. 도 8c는 비선택된 워드 라인 전압(804) 및 선택된 워드 라인 전압(806)을 도시한다. 검증 부분 동안, NAND 스트링들의 선택된 세트들은 선택된 메모리 셀들의 임계 전압들이 검증 테스트를 통과했는지 여부를 결정하기 위해 감지 회로를 사용하여 감지된다. 감지 동안, Vbl은 감지 전압(Vsense)(도 8a에서의 파형(800))으로 설정된다. Vsgs 및 Vsgd(도 8b에서의 파형(802))는 이들이 전도성 상태가 되게 하는 임의의 레벨로 설정된다. Vsgs 및 Vsgd는 동일한 레벨 혹은 상이한 레벨로 설정될 수 있다. Vwl_unselected(도 8c에서의 파형(804))는 비선택된 메모리 셀들이 전도성 상태에 있도록 하기 위해 충분히 높은 레벨(예를 들어, 8V)로 설정된다. Vwl_selected(도 8c에서의 파형(1106))는 Vv_erase로 설정된다. NAND 스트링에 연결된 감지 회로는 NAND 스트링이 전도성 상태에 있는지 여부를 감지하는바, 이러한 전도성 상태는 NAND 스트링의 선택된 메모리 셀들이 소거되었고 따라서 검증 테스트를 통과했음을 표시한다.
일 접근법에서, 검증 부분은 하나의 BL(예를 들어, BL 서브세트)에 연결되어 있는 선택된 NAND 스트링들에 대한 검증 테스트를 한번에 수행하는 것과 관련된다. 도 8a 내지 도 8c는 공통의 시간 축을 가지고 있지만, 시간 증분치들은 반드시 동등한 간격으로 이격되어 있지 않으며, 도면들은 반드시 일정한 비율로 도시되지 않았다.
도 9a는 2-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 시작 시간의 지연(delay)을 도시한다. x-축은 스트링의 가장 가까이 있는 구동 말단에 대한 저장 소자들의 시퀀스에서의 저장 소자의 위치(예를 들어, 스트링 내의 저장 소자의 위치)를 도시한다. y-축은 저장 소자의 소거 기간의 시작 시간을 도시한다. 첫 번째로 소거되는 저장 소자들(예를 들어, CGD1/CGS1과 관련된 저장 소자들, CGD0/CGS0은 더미 제어 게이트들이라고 가정함)의 소거 기간의 시작 시간은 기준 시간 제로(0)이다(Ts1=0 msec). 마지막으로 소거되는 저장 소자들(예를 들어, CGD31/CGS31)의 소거 기간의 시작 시간은 Ts31이다(예를 들어, Ts1=0.1 msec, 혹은 이보다 작음). 선택된 메모리 셀들의 스트링을 따라서 스트링의 구동 말단으로부터의 거리가 더 커지게 됨에 따라 시작 시간이 점진적으로 더 작은 증분치들만큼 증가하도록 시작 시간은 비선형 함수를 따라 지연된다.
도 9b는 2-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 지속시간을 도시한다. x-축은 스트링의 가장 가까이 있는 구동 말단에 대한 저장 소자들의 시퀀스에서의 저장 소자의 위치를 도시한다. y-축은 저장 소자의 소거 기간의 지속시간을 도시한다. 첫 번째로 소거되는 저장 소자들(예를 들어, CGD31/CGS31)의 소거 기간은 기준 시간 Tep1이다(예를 들어, 1 msec). 마지막으로 소거되는 저장 소자들(예를 들어, CGD31/CGS31)의 소거 기간은 Tep31이다(예를 들어, 3 msec). 소거 기간은 선형 함수 혹은 비-선형 함수를 따라 증가한다. 일 접근법에서, 선택된 메모리 셀들의 스트링을 따라서 스트링의 일 말단으로부터의 거리들이 더 커지게 됨에 따라 각각의 소거 기간들은 점진적으로 더 작은 증분치들만큼 증가한다. 일반적으로, 각각의 선택된 메모리 셀에 대해, 그 선택된 메모리 셀의 스트링을 따라서 스트링의 일 말단으로부터의 거리가 더 커지는 경우 각각의 소거 기간은 더 커진다. Ts31은 비교를 위해 제시된 것이며 전형적으로는 소거 기간들의 작은 일부분이다.
도 9c는 1-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 시작 시간의 지연을 도시한다. x-축은 스트링의 가장 가까이 있는 구동 말단에 대한 저장 소자들의 시퀀스에서의 저장 소자의 위치(예를 들어, 스트링 내의 저장 소자의 위치)를 도시한다. 데이터(비-더미) 저장 소자들 중에서, CGD1은 구동 드레인 말단에 가장 가까이 있고, CGS1은 구동 드레인 말단으로부터 가장 멀리 있으며, CGD0 및 CGS0은 더미 제어 게이트들이라고 가정한다. y-축은 저장 소자의 소거 기간의 시작 시간을 도시한다. 첫 번째로 소거되는 저장 소자(예를 들어, CGD1)의 소거 기간의 시작 시간은 기준 시간 제로(0)이다(TsD1=0 msec). 마지막으로 소거되는 저장 소자(예를 들어, CGS1)의 소거 기간의 시작 시간은 TsS1이다(예를 들어, TsS1=0.1 msec, 혹은 이보다 작음).
도 9d는 1-측 소거에 대한, 저장 소자의 위치에 따른 소거 기간의 지속시간을 도시한다. x-축은 스트링의 가장 가까이 있는 구동 말단에 대한 저장 소자들의 시퀀스에서의 저장 소자의 위치를 도시한다. y-축은 저장 소자의 소거 기간의 지속시간을 도시한다. 첫 번째로 소거되는 저장 소자(예를 들어, CGD1)의 소거 기간은 기준 시간 TepD1이다(예를 들어, 1 msec). 마지막으로 소거되는 저장 소자(예를 들어, CGS1)의 소거 기간은 TepS1이다(예를 들어, 3 msec). TsS1은 비교를 위해 제시된 것이며 전형적으로는 소거 기간들의 작은 일부분이다.
일 변형예에서, 저장 소자는 복수의 그룹들로 그룹화되고, 일 그룹 내의 저장 소자들은 동일한 시작 시간 및/또는 소거 지속시간을 갖고, 반면 서로 다른 그룹들은 서로 다른 동일한 시작 시간들 및/또는 소거 지속시간들을 갖는다. 따라서, WL 순차 선택 방법은 WL별 선택으로 한정되지 않는다. 대신에, 서로 인접하는 수 개의 WL들이 그룹화되어 이들은 함께 선택될 수 있으며 이에 따라 소거 프로세스는 간략하게 될 수 있다. 소거 프로세스는 그룹별 순차 선택 프로세스가 된다. 예를 들어, 도 9a 및 도 9b를 참조하면, 점진적으로 더 큰 그룹들이 CGD1/CGS1 및 CGD2/CGS2, CGD3/CGS3-CGD7/CGS7, CGD8/CGS8-CGD15/CGS15 및 CGD16/CGS16-CGD31/CGS31로서 정의될 수 있다. 도 9c 및 도 9d를 참조하면, 점진적으로 더 큰 그룹들이 CGD1 및 CGD2, CGD3-CGD7, CGD8-CGD15, CGD16-CGD31, CGS31-CGS16, CGS15-CGS8, CGS7-CGS3, CGS2 및 CGS1로서 정의될 수 있다. 따라서, 선택된 저장 소자들은 스트링의 구동 말단(일 말단)으로부터 멀어지는 방향에서 점진적으로 더 큰 그룹들 내에 정렬될 수 있고, 여기서 각각의 그룹은 공통 시작 시간 및 지속시간 중 적어도 하나를 갖는다.
스트링들의 구동 말단 혹은 말단들로부터 더 멀어짐에 따라 그룹들이 점점 더 많은 워드 라인들을 갖는 그러한 상이한 개수의 워드 라인들을 갖는 그룹들의 예들이 존재한다. 그룹들은 대체적으로 유사한 시작 시간 및 소거 기간을 공유할 수 있다. 또 하나의 다른 변형예는 혼합형 프로세스이며, 이러한 혼합형 프로세스에서는 하나 이상의 개별 워드 라인들이 선택됨과 아울러 하나 이상의 그룹들이 선택된다. 예를 들어, 도 9a 및 도 9b를 참조하면, CGD1/CGS1이 개별적 선택되고 이후 언급된 바와 같이 점점 더 커지는 그룹들이 선택된다.
도 10a는 선택적 워드 라인 소거 및 모든 워드 라인 소거와 비교하여 순차적 워드 라인 소거를 사용하여 달성되는 균일한 소거 깊이를 도시한다. x-축은 스트링의 가장 가까이 있는 구동 말단으로부터의 저장 소자의 거리를 도시하고, x-축은 상이한 스트링들 내에 있지만 공통 거리를 갖는 저장 소자들에 대한 Vth 분포의 상위 테일(upper tail)의 Vth를 도시한다. 예를 들어, 바(bar)들의 세트(100)는, 본 명세서에서 설명되는 바와 같은 순차적 워드 라인 소거의 경우, 선택적 워드 라인 소거(한번에 하나의 워드 라인)의 경우, 및 모든 워드 라인 소거의 경우에 대해서, 각각의 스트링의 구동 말단에 가장 가까이 있는 저장 소자들에 대한 Vth를 보여준다. 바들의 세트들(1002, 1004, .., 1006)은 각각의 스트링의 구동 말단으로부터 연속적으로 더 멀리 있는 저장 소자들에 대한 Vth를 보여준다. 패턴이 없는 무패턴 바들은 순차적 워드 라인 소거를 나타내고, 교차-해칭된 패턴을 갖는 바들은 선택적 워드 라인 소거를 나타내고, 그리고 사선 패턴을 갖는 바들은 모든 워드 라인 소거를 나타낸다. 바들의 세트(1006)는 Vth_seq, Vth_sel 및 Vth_all의 진폭들을 갖는다.
더 큰 진폭의 바는 더 높은 Vth를 나타내고, 따라서 상대적으로 더 적게 소거되는 저장 소자를 나타낸다. Vth 분포의 폭이 좁은 경우에 있어서, 저장 소자들은 상대적으로 동등하게 소거돼야 한다. 바들의 상이한 세트들 내의 무패턴 바들을 비교하면, 순차적 워드 라인 소거 프로세스는 결과적으로 소거 깊이를 상대적으로 균일하게 하며, 이에 따라 Vth 분포의 폭은 더 좁혀짐(이것은 이로운 것임)을 알 수 있다. 대조적으로, 선택적 워드 라인 소거 및 모든 워드 라인 소거 프로세스들의 바들은 거리 증가에 따라 더 높아지게 되며, 이것은 Vth 분포의 폭이 더 넓어지게 한다. 순차적 워드 라인 소거 프로세스는 또한 결과적으로 소거 속도를 더 빠르게 한다. 모든 WL 소거 모드에 있어서의 소거 속도가 두 번째이고, 선택적 WL 소거 모드에서 있어서의 소거 속도가 세 번째이다.
도 10b는 도 10a에서의 바들의 세트(1006)에 관한 것으로, 선택적 워드 라인 소거 및 모든 워드 라인 소거와 비교하여 순차적 워드 라인 소거를 사용하여 달성되는 폭이 좁아진 Vth 분포를 도시한다. 분포(1020), 분포(1022), 및 분포(1024)는 순차적 워드 라인 소거 경우, 모든 워드 라인 소거 경우, 및 선택적 워드 라인 소거 경우를 각각 나타낸다. 알 수 있는 바와 같이, 순차적 워드 라인 소거가 결과적으로 Vth 분포의 폭을 가장 좁게 한다. Vth 분포의 상위 테일은 분포의 우측 부분을 말한다. 이러한 테일은 특정 개수(Nt)의 저장 소자들에 대응하는 Vth로서 측정될 수 있다. Vth_seq, Vth_all 및 Vth_sel의 값들은 바들의 세트(1006)에 대한 동일 명칭의 값들에 대응한다.
도 11a는 2-측 소거 동안 U자-형상의 NAND 스트링에서의 정공들 및 전자들의 움직임을 도시한다. 이전의 논의와 관련하여, 예시적인 U자-형상의 NAND(1100)은 드레인 측(1101) 및 소스 측(1151)을 포함한다. 드레인 측은 비트 라인(1196)에 연결되는 채널 층(1102)을 포함하는바, 이는 소스 라인(1197)에 연결되는 소스 층 상의 채널 층(1152)으로서 계속 이어진다. 전하 트랩핑 층(CTL)(1190), 터널 층(TNL)(1191), 및 블록 옥사이드(BOX)(1192)는 스트링의 메모리 홀 둘레로 연장되는 링 형상의 층들이다. 채널 층들의 상이한 영역들은 각각의 저장 소자들 혹은 선택 게이트 트랜지스터들과 관련된 채널 영역들을 나타낸다. 이러한 채널 영역들은 적층된 메모리 디바이스 내에서 저장 소자들 혹은 선택 게이트 트랜지스터들의 제어 게이트들과 동일한 높이 및 적층 레벨에 있다.
드레인 측은 제어 게이트(1106) 및 채널 영역(1107)을 갖는 SGD 트랜지스터(1105)를 포함한다. 드레인 측은 또한, 저장 소자들(1110, 1115, 1120, 1125 및 1130), 제어 게이트들(1111, 1116, 1121, 1126 및 1131), CTL 영역들(1113, 1118, 1123, 1128 및 1133), 그리고 채널 영역들(1112, 1117, 1122, 1127 및 1132)을 각각 포함한다.
소스 측은 제어 게이트(1156) 및 채널 영역(1157)을 갖는 SGS 트랜지스터(1155)를 포함한다. 소스 측은 또한, 저장 소자들(1160, 1165, 1170, 1175 및 1180), 제어 게이트들(1161, 1166, 1171, 1176 및 1181), CTL 영역들(1163, 1168, 1173, 1178 및 1183), 그리고 채널 영역들(1162, 1167, 1172, 117 및 1182)을 각각 포함한다.
백 게이트(1135)는 제어 게이트(1136) 및 채널 영역(1137)을 갖는다.
대표적인 정공들이 채널 층들 내에 "+" 기호를 갖는 원들로서 도시되며, 대표적인 전자들이 채널 층들 내에 "-" 기호를 갖는 원들로서 도시된다. 이전에 논의된 바와 같이, 전자-정공 쌍들은 GIDL 프로세스에 의해 발생된다. 초기에 소거 프로세스 동안, 전자-정공 쌍들은 SGD 트랜지스터 및 SGS 트랜지스터에서 발생된다. 정공들은 구동 말단들로부터 멀리 움직이고, 이에 따라 채널이 충전된다. 전자들은 비트 라인에서의 양의 전하로 인해 비트 라인을 향해 움직인다. 후속적으로, 각각의 저장 소자의 소거 기간 동안, 추가적인 정공들이 저장 소자에 대한 채널 내에 형성된 접합부들에서 GIDL에 의해 발생된다. 그러나, 정공들은 또한 이들이 CTL 영역들로 터널링됨에 따라 채널로부터 제거된다.
전자들이 또한 GIDL 프로세스에 의해 발생된다. 초기에, 소거 프로세스 동안, 전자들은 SGD 트랜지스터 및 SGS 트랜지스터에서 발생되고 구동 말단을 향해 움직인다. 후속적으로, 각각의 저장 소자의 소거 기간 동안, 추가적인 전자들이 저장 소자에 대한 채널 내에 형성되는 접합부들에서 GIDL에 의해 발생된다.
드레인 측에서, 예시적인 전자들(1140 및 1141)이 비트 라인을 향해 움직인다. 전자(1140)는 SGD 트랜지스터에서 발생되고, 전자(1141)는 채널 영역(1117) 내에서 저장 소자(1115)의 접합부에서 발생된다. 또한, 드레인 측에서, 정공(1142)을 포함하는 예시적인 정공들이 화살표들로 표시된 바와 같이 비트 라인으로부터 멀리 움직인다. 정공(1142)은 채널 영역(1117) 내에서 저장 소자(1115)의 접합부에서 발생되며 화살표(1143)로 표시된 바와 같이 CTL 영역(1118)으로 터널링될 수 있다.
소스 측에서, 예시적인 전자들(1145 및 1149)이 소스 라인을 향해 움직인다. 전자(1145)는 SGS 트랜지스터에서 발생되고, 전자(1149)는 채널 영역(1167) 내에서 저장 소자(1165)의 접합부에서 발생된다. 또한, 소스 측에서, 정공(1147)을 포함하는 예시적인 정공들이 화살표로 표시된 바와 같이 소스 라인으로부터 멀리 움직인다. 정공(1147)은 채널 영역(1167) 내에서 저장 소자(1165)의 접합부에서 발생되며 화살표(1148)로 표시된 바와 같이 CTL 영역(1168)으로 터널링될 수 있다.
소거 기간들의 시작 시간들이 시차가 있기 때문에, 터널링은 초기에 스트링의 구동 말단에 가장 가까이 있는 저장 소자들에 대해 일어날 것이고, 그 다음의 후속 저장 소자에 대해 순차적으로 진행될 것이다. 소거 기간들은 부분적으로 오버랩된다. 도면에서, 터널링은 모든 저장 소자들에 대해 진행 중이다.
도 11b는 1-측 소거 동안 U자-형상의 NAND 스트링에서의 정공들 및 전자들의 움직임을 도시한다. 도 11a의 도면은 소스 측 상의 정공들이 도 11a에서와는 반대 방향으로 움직이는 것을 보여 주도록 수정되었는바, 여기서 소스 측 상의 정공들은 비트 라인 말단으로부터 멀어지며 소스 라인 말단을 향하는 방향으로 움직인다. 유사하게, 소스 측 상의 전자들은 도 11a에서와는 반대 방향으로 움직이는바, 소스 측 상의 전자들은 비트 라인 말단을 향해 소스 라인 말단으로부터 멀어지는 방향으로 움직인다.
이에 따라, 알 수 있는 것으로, 일 실시예의 경우, 3D 적층 비-휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법이 제공된다. 본 방법은, 스트링의 하나의 말단(예를 들어, 비트 라인 말단, 이 경우 또 하나의 다른 말단은 소스 라인 말단이 됨)에 사전-충전 전압(8V)을 인가함으로써 스트링의 채널을 사전-충전하는 단계(여기서 스트링은 복수의 선택된 저장 소자들을 포함함); 그리고 각각의 소거 기간들에서 그 선택된 저장 소자들의 소거가 일어나도록 그 선택된 저장 소자들의 제어 게이트 전압들을 (0V로) 구성하면서 채널의 전위가 높아지게 채널을 충전하기 위해 스트링의 하나의 말단에 사전-충전 전압(8V)보다 더 높은 소거 전압(20V)을 인가함으로써 후속적으로 각각의 선택된 저장 소자를 소거하는 단계를 포함하며, 각각의 소거 기간의 시작 시간과 지속시간 중 적어도 하나는 스트링 내의 선택된 저장 소자의 위치에 근거한다.
또 하나의 다른 실시예에서는, 3D 적층 비휘발성 메모리 디바이스가 제공되는바, 이 디바이스는 복수의 선택된 저장 소자들을 포함하는 스트링과; 그리고 하나 이상의 제어 회로들을 포함한다. 하나 이상의 제어 회로들은, 스트링에 대한 소거 동작을 수행하기 위해, 스트링의 하나의 말단에 사전-충전 전압(8V)을 인가함으로써 스트링의 채널을 사전-충전한 다음에, 각각의 소거 기간들에서 그 선택된 저장 소자들의 소거가 일어나게 하는 선택된 저장 소자들의 제어 게이트 전압들(0V)을 구성함으로써, 아울러 채널의 전위가 높아지게 채널을 충전하기 위해 스트링의 하나의 말단에 사전-충전 전압(8V)보다 더 높은 소거 전압(20V)을 인가함으로써, 각각의 선택된 저장 소자를 소거하며, 각각의 소거 기간의 시작 시간과 지속시간 중 적어도 하나는 스트링 내의 선택된 저장 소자의 위치에 근거한다.
또 하나의 다른 실시예에서는, 3D 적층 비-휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법이 제공된다. 본 방법은, 스트링의 하나의 말단에 사전-충전 전압(8V)을 인가함으로써 스트링의 채널을 사전-충전하는 단계(여기서 스트링은 복수의 선택된 저장 소자들을 포함함); 그리고 각각의 소거 기간들에서 그 선택된 저장 소자들의 소거가 일어나도록 그 선택된 저장 소자들의 제어 게이트 전압들을 플로팅 혹은 구동 레벨(8V)로부터 임의의 감소된 레벨(0V)로(즉, 0V로) 구동시킴과 아울러 각각의 선택된 저장 소자에 대해, 각각의 소거 기간의 끝에서, 제어 게이트 전압을 감소된 레벨(0V)로부터 그 선택된 저장 소자들의 소거가 일어나지 않게 하는 레벨(12V)로 더 높게 구동시키면서, 채널의 전위가 높아지게 채널을 충전하기 위해 스트링의 하나의 말단에 사전-충전 전압(8V)보다 더 높은 소거 전압(20V)을 후속적으로 인가하는 단계를 포함하며, 각각의 소거 기간의 시작 시간과 지속시간 중 적어도 하나는 스트링 내의 선택된 저장 소자의 위치에 근거한다.
예시 목적 및 설명 목적으로 본 발명의 앞서의 상세한 설명이 제공되었다. 이것은 개시되는 형태에 정확히 본 발명을 한정시키려는 것이 아니며 또한 가능한 실시예 모두를 말하려는 것도 아니다. 앞서의 가르침을 고려하여 많은 수정 및 변형이 가능하다. 앞서 설명된 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하도록 선택되었고, 그럼으로써 본 발명의 기술분야에서 다른 숙련된 자들이 고려되는 특정 용도에 적합하도록 다양한 수정을 통해 다양한 실시예들로 본 발명을 가장 잘 이용할 수 있도록 선택된 것이다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.

Claims (15)

  1. 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링(string)에 대해 소거 동작을 수행하기 위한 방법으로서,
    상기 스트링의 하나의 말단(end)에 사전 충전 전압(pre-charge voltage)을 인가함으로써 상기 스트링의 채널을 사전 충전(pre-charging)하는 단계 - 상기 스트링은 복수의 선택된 저장 소자들을 포함함 - ; 및
    후속하여, 각각의 소거 기간(erase period)들에서 상기 선택된 저장 소자들의 소거가 일어나도록 상기 선택된 저장 소자들의 제어 게이트 전압들을 구성하면서 상기 채널의 전위가 높아지게 상기 채널을 충전하기 위해 상기 스트링의 상기 하나의 말단에 상기 사전 충전 전압보다 더 높은 소거 전압을 인가함으로써 각각의 선택된 저장 소자를 소거하는 단계
    를 포함하고,
    각각의 소거 기간의 시작 시간은 상기 스트링 내의 상기 선택된 저장 소자의 위치에 근거하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  2. 제1항에 있어서,
    각각의 소거 기간의 상기 시작 시간 및 지속시간은 상기 스트링 내의 상기 선택된 저장 소자의 상기 위치에 근거하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  3. 제1항에 있어서,
    각각의 선택된 저장 소자에 대해, 상기 스트링의 상기 하나의 말단으로부터 상기 선택된 저장 소자의 상기 스트링을 따른 거리가 더 커지는 경우 상기 시작 시간이 더 늦어지는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  4. 제3항에 있어서,
    상기 스트링의 상기 하나의 말단으로부터 상기 선택된 저장 소자들의 상기 스트링을 따른 거리들이 더 커지게 됨에 따라 상기 시작 시간들은 점진적으로 더 작은 증분치만큼 증가하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  5. 제1항에 있어서,
    각각의 선택된 저장 소자에 대해, 상기 스트링의 상기 하나의 말단으로부터 상기 선택된 저장 소자의 상기 스트링을 따른 거리가 더 커지는 경우 상기 각각의 소거 기간의 지속시간이 더 커지는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  6. 제5항에 있어서,
    상기 스트링의 상기 하나의 말단으로부터 상기 선택된 저장 소자들의 상기 스트링을 따른 거리들이 더 커지게 됨에 따라 상기 각각의 소거 기간들은 점진적으로 더 작은 증분치만큼 증가하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  7. 제1항에 있어서,
    상기 스트링의 상기 하나의 말단에 상기 사전 충전 전압을 인가하는 것은 상기 스트링의 상기 하나의 말단에서 선택 게이트의 게이트-유도 드레인 누설(gate-induced drain leakage)에 의해 상기 채널을 충전시키는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  8. 제7항에 있어서,
    각각의 선택된 저장 소자에 대해, 각각의 시작 시간은 상기 선택된 저장 소자 바로 아래에 있는 상기 채널의 영역이 미리결정된 전압에 도달할 것으로 예측되는 시간에 근거하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  9. 제1항에 있어서,
    상기 선택된 저장 소자들의 소거가 일어나게 하도록 구성된 상기 제어 게이트 전압들은, 상기 채널로부터 상기 선택된 저장 소자들의 전하 트랩핑 영역(charge trapping region)들로의 정공(hole)들의 터널링(tunneling)을 유도하도록 상기 채널에서의 전압과 비교하여 충분히 낮은 전압인 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  10. 제1항에 있어서,
    소거가 일어나도록 상기 제어 게이트 전압들을 구성하는 것은, 상기 제어 게이트 전압들을 플로팅 레벨(floating level)로부터 감소된 레벨(reduced level)로 낮아지게 하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  11. 제10항에 있어서,
    각각의 선택된 저장 소자에 대해, 상기 각각의 소거 기간의 끝에서, 상기 제어 게이트 전압을 상기 감소된 레벨로부터 상기 선택된 저장 소자들의 소거가 일어나지 않게 하는 레벨로 높아지게 하는 단계를 더 포함하고,
    상기 선택된 저장 소자들의 소거가 일어나지 않게 하는 레벨은 상기 채널로부터 상기 선택된 저장 소자들의 전하 트랩핑 영역들로의 정공들의 터널링이 일어나지 않게 하도록 상기 채널에서의 전압과 비교하여 충분히 높은 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  12. 제1항에 있어서,
    상기 선택된 저장 소자들은 상기 스트링의 상기 하나의 말단으로부터 멀어지는 방향으로 점진적으로 더 커지는 그룹들 내에 정렬되고, 각각의 그룹은 공통된 시작 시간을 갖는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 저장 소자들의 스트링에 대해 소거 동작을 수행하기 위한 방법.
  13. 3D 적층 비휘발성 메모리 디바이스로서,
    복수의 선택된 저장 소자들을 포함하는 스트링; 및
    하나 이상의 제어 회로들을 포함하고,
    상기 하나 이상의 제어 회로들은, 상기 스트링에 대한 소거 동작을 수행하기 위해,
    상기 스트링의 하나의 말단에 사전 충전 전압을 인가함으로써 상기 스트링의 채널을 사전 충전한 다음에,
    각각의 소거 기간들에서 상기 선택된 저장 소자들의 소거가 일어나게 하는 상기 선택된 저장 소자들의 제어 게이트 전압들을 구성함으로써, 아울러 상기 채널의 전위가 높아지게 상기 채널을 충전하기 위해 상기 스트링의 상기 하나의 말단에 상기 사전 충전 전압보다 더 높은 소거 전압을 인가함으로써, 각각의 선택된 저장 소자를 소거하며,
    각각의 소거 기간의 시작 시간은 상기 스트링 내의 상기 선택된 저장 소자의 위치에 근거하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스.
  14. 제13항에 있어서,
    상기 하나 이상의 제어 회로들은, 소거가 일어나게 하도록 상기 제어 게이트 전압들을 구성하기 위해, 상기 제어 게이트 전압들을 플로팅 레벨(floating level)로부터 감소된 레벨(reduced level)로 낮아지게 하도록 구성되는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스.
  15. 제13항에 있어서,
    상기 하나 이상의 제어 회로들은, 소거가 일어나게 하도록 상기 제어 게이트 전압들을 구성하기 위해, 상기 제어 게이트 전압들을 구동 레벨(driven level)로부터 감소된 레벨(reduced level)로 낮아지게 하도록 구성되는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스.
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