KR20160133688A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR20160133688A
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Abstract

메모리 장치는 메모리 셀 어레이 및 전압 발생기를 포함한다. 메모리 셀 어레이는 워드라인들 및 비트라인들의 교차 영역에 배열되는 메모리 셀들을 포함한다. 메모리 셀 어레이는 각각 분리된 접지 선택 전압이 인가되는 복수의 플레인(plane)들을 포함한다. 전압 발생기는 소거 검증 결과에 기초하여 복수의 플레인들의 각각에 인가되는 접지 선택 전압을 선택적으로 제공한다. 본 발명에 따른 메모리 장치는 소거 검증 결과에 기초하여 복수의 플레인들의 각각에 인가되는 접지 선택 전압을 선택적으로 제공함으로써 성능을 향상킬 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 메모리 장치의 고성능화가 진행되고 있다. 메모리 장치의 고성능화를 위해 다양한 연구들이 이루어지고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 소거 검증 결과에 기초하여 복수의 플레인들의 각각에 인가되는 접지 선택 전압을 선택적으로 제공함으로써 성능을 향상킬 수 있는 메모리 장치를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 소거 검증 결과에 기초하여 복수의 플레인들의 각각에 인가되는 접지 선택 전압을 선택적으로 제공함으로써 성능을 향상킬 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이 및 전압 발생기를 포함한다. 상기 메모리 셀 어레이는 워드라인들 및 비트라인들의 교차 영역에 배열되는 메모리 셀들을 포함한다. 상기 메모리 셀 어레이는 각각 분리된 접지 선택 전압이 인가되는 복수의 플레인(plane)들을 포함한다. 상기 전압 발생기는 소거 검증 결과에 기초하여 상기 복수의 플레인들의 각각에 인가되는 상기 접지 선택 전압을 선택적으로 제공한다.
예시적인 실시예에 있어서, 상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 소거 완료된 소거 완료 플레인에 인가하는 상기 접지 선택 전압은 제1 접지 선택 전압일 수 있다. 상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 소거 완료되지 않은 소거 비완료 플레인에 인가하는 상기 접지 선택 전압은 제2 접지 선택 전압일 수 있다.
예시적인 실시예에 있어서, 상기 제1 접지 선택 전압은 상기 제2 접지 선택 전압보다 클 수 있다.
예시적인 실시예에 있어서, 상기 제1 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 접지 선택 전압을 제공하는 접지 선택 전압 라인은 플로팅(floating) 신호에 기초하여 턴-온되는 플로팅 트랜지스터와 연결될 수 있다.
예시적인 실시예에 있어서, 상기 제1 시간 전까지 상기 플로팅 트랜지스터는 턴-온되고, 상기 제1 접지 선택 전압은 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 제1 시간 이후 상기 플로팅 트랜지스터는 턴-오프되고, 상기 접지 선택 접압 라인은 플로팅될 수 있다.
예시적인 실시예에 있어서, 상기 제1 시간 이후 상기 플로팅 트랜지스터는 턴-오프되고, 상기 복수의 플레인들 중 상기 소거 완료 플레인에 상기 제1 접지 선택 전압의 제공을 차단할 수 있다.
예시적인 실시예에 있어서, 상기 제2 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 비완료 플레인에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 제1 시간 이후 상기 제2 접지 선택 접압이 제공되는 접지 선택 전압 라인은 플로팅될 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 상기 접지 선택 전압을 제공하는 접지 선택 전압 라인과 인접한 더미(dummy) 트랜지스터를 더 포함할 수 있다. 상기 소거 검증 결과에 기초하여 상기 더미 트랜지스터의 게이트에 인가되는 더미 게이트 전압은 선택적으로 제공될 수 있다.
예시적인 실시예에 있어서, 상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 상기 소거 완료 플레인에 인가하는 상기 더미 게이트 전압은 제1 더미 게이트 전압일 수 있다. 상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 상기 소거 비완료 플레인에 인가하는 상기 더미 게이트 전압은 제2 더미 게이트 전압일 수 있다.
예시적인 실시예에 있어서, 상기 제1 더미 게이트 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공될 수 있다. 상기 제1 시간 이후 상기 제1 더미 게이트 전압을 제공하는 더미 게이트 라인은 플로팅될 수 있다.
예시적인 실시예에 있어서, 상기 제2 더미 게이트 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공될 수 있다. 상기 제1 시간 이후 상기 제2 더미 게이트 전압을 제공하는 더미 게이트 라인은 플로팅될 수 있다.
예시적인 실시예에 있어서, 상기 제1 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간으로부터 미리 정해진 시간 간격 후 인 제2 시간전까지 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공될 수 있다. 상기 제2 시간 이후, 상기 접지 선택 접압을 제공하는 접지 선택 전압 라인은 플로팅될 수 있다.
예시적인 실시예에 있어서, 상기 제2 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간으로부터 미리 정해진 시간 간격 후 인 제2 시간전까지 상기 복수의 플레인들 중 상기 소거 비완료 플레인에 제공될 수 있다. 상기 제2 시간 이후, 상기 접지 선택 접압을 제공하는 접지 선택 전압 라인은 플로팅될 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 3차원 메모리 셀 어레이일 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이, 컨트롤 회로 및 전압 발생기를 포함할 수 있다. 상기 메모리 셀 어레이는 워드라인들 및 비트라인들의 교차 영역에 배열되는 메모리 셀들을 포함한다. 상기 메모리 셀 어레이는 각각 분리된 접지 선택 전압이 인가되는 복수의 플레인(plane)들을 포함한다. 상기 컨트롤 회로는 소거 검증 결과를 제공한다. 상기 전압 발생기는 상기 소거 검증 결과에 기초하여 상기 복수의 플레인들의 각각에 인가되는 상기 접지 선택 전압을 선택적으로 제공할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 시스템은 메모리 컨트롤러 및 메모리 장치를 포함한다. 상기 메모리 컨트롤러는 커맨드 및 어드레스를 제공한다. 상기 메모리 장치는 상기 커맨드 및 상기 어드레스에 기초하여 구동한다. 상기 메모리 장치는 메모리 셀 어레이 및 전압 발생기를 포함한다. 상기 메모리 셀 어레이는 워드라인들 및 비트라인들의 교차 영역에 배열되는 메모리 셀들을 포함한다. 상기 메모리 셀 어레이는 각각 분리된 접지 선택 전압이 인가되는 복수의 플레인(plane)들을 포함한다. 상기 전압 발생기는 소거 검증 결과에 기초하여 상기 복수의 플레인들의 각각에 인가되는 상기 접지 선택 전압을 선택적으로 제공한다.
본 발명에 따른 메모리 장치는 소거 검증 결과에 기초하여 복수의 플레인들의 각각에 인가되는 접지 선택 전압을 선택적으로 제공함으로써 성능을 향상킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 3은 도 1의 메모리 장치에 제공되는 제1 접지 선택 전압을 설명하기 위한 도면이다.
도 4는 도 2의 메모리 셀 어레이에 포함되는 플레인의 일 동작 예를 설명하기 위한 도면이다.
도 5는 접지 선택 전압 라인과 연결되는 플로팅 트랜지스터를 설명하기 위한 도면이다.
도 6은 도 1의 메모리 장치에 제공되는 제2 접지 선택 전압을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 8은 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 9는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 도면이다.
도 10은 도 2의 메모리 셀 어레이에 포함되는 플레인의 다른 동작 예를 설명하기 위한 도면이다.
도 11은 도 10의 더미 트랜지스터의 게이트에 제공되는 제1 더미 게이트 전압을 설명하기 위한 도면이다.
도 12는 도 10의 더미 게이트 전압 라인과 연결되는 플로팅 트랜지스터를 설명하기 위한 도면이다.
도 13은 도 10의 더미 트랜지스터의 게이트에 제공되는 제2 더미 게이트 전압을 설명하기 위한 도면이다.
도 14는 제2 시간에 접지 선택 전압 라인이 플로팅되는 경우, 도 1의 메모리 장치에 제공되는 제1 접지 선택 전압을 설명하기 위한 도면이다.
도 15는 제2 시간에 접지 선택 전압 라인이 플로팅되는 경우, 도 1의 메모리 장치에 제공되는 제2 접지 선택 전압을 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 18은 도 17의 메모리 시스템에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20는 본 발명의 실시예들에 따른 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이고, 도 2는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 전압 발생기(300)를 포함한다. 메모리 셀 어레이(100)는 워드라인들(WL) 및 비트라인들(BL)의 교차 영역에 배열되는 메모리 셀들을 포함한다. 메모리 셀 어레이(100)는 각각 분리된 접지 선택 전압(VGSL)이 인가되는 복수의 플레인(plane)들을 포함한다. 예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 메모리 장치(10)의 소거 단위인 하나의 블록은 제1 플레인(110)을 포함할 수도 있고, 또한, 메모리 장치(10)의 소거 단위인 하나의 블록은 제1 플레인(110) 및 제2 플레인(120)을 포함할 수도 있고, 또한, 메모리 장치(10)의 소거 단위인 하나의 블록은 제1 플레인(110), 제2 플레인(120) 및 제3 플레인(130)을 포함할 수도 있고, 또한, 메모리 장치(10)의 소거 단위인 하나의 블록은 제1 플레인(110), 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)을 포함할 수도 있다. 제1 플레인(110)은 제1 접지 선택 전압 라인(GSL1)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다. 또한, 제2 플레인(120)은 제2 접지 선택 전압 라인(GSL2)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다. 또한, 제3 플레인(130)은 제3 접지 선택 전압 라인(GSL3)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다. 동일한 방식으로, 제4 플레인(140)은 제4 접지 선택 전압 라인(GSL4)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다.
전압 발생기(300)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공한다. 예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 메모리 장치(10)는 제1 내지 4 플레인들(110 내지 140)에 포함되는 메모리 셀들의 데이터를 소거하기 위하여 소거 동작을 수행할 수 있다. 메모리 장치(10)가 제1 내지 4 플레인들(110 내지 140)에 포함되는 메모리 셀들의 데이터를 소거하기 위하여 소거 동작을 수행한 후, 메모리 장치(10)는 제1 내지 4 플레인들(110 내지 140)에 포함되는 메모리 셀들의 데이터가 소거되었는지 여부를 판단하기 위하여 소거 검증 동작을 수행할 수 있다. 메모리 장치(10)가 소거 검증 동작을 수행하는 경우, 메모리 장치(10)는 제1 내지 4 플레인들(110 내지 140)에 대한 소거 검증 결과(EVR)를 생성할 수 있다.
예를 들어, 제1 플레인(110)에 포함되는 모든 메모리 셀들의 데이터가 소거되지 않은 경우, 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패일 수 있다. 제2 플레인(120)에 포함되는 모든 메모리 셀들의 데이터가 소거되는 경우, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공일 수 있다. 예를 들어, 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공일 수 있다. 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)은 데이터에 대한 소거가 완료되지 않은 소거 비완료 플레인(ENCP)일 수 있다. 또한, 제2 플레인(120)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한 제3 플레인(130)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한, 제4 플레인(140)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다.
제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)에 대해서는 다시 소거 동작을 수행하고, 제2 플레인(120)에 대해서는 다시 소거 동작을 수행하지 않고, 제3 플레인(130)에 대해서는 다시 소거 동작을 수행하지 않고, 제4 플레인(140)에 대해서는 다시 소거 동작을 수행하지 않을 수 있다. 도 3 및 도 6에서 후술하는 바와 같이, 제1 플레인(110)에 대해서는 다시 소거 동작을 수행하는 경우, 제1 플레인(110)에 제공되는 접지 선택 전압(VGSL)은 제2 접지 선택 전압(VGSL2)일 수 있다. 제2 플레인(120)에 대해서는 다시 소거 동작을 수행하지 않는 경우, 제2 플레인(120)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다. 또한, 제3 플레인(130)에 대해서는 다시 소거 동작을 수행하지 않는 경우, 제3 플레인(130)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다. 또한, 제4 플레인(140)에 대해서는 다시 소거 동작을 수행하지 않는 경우, 제4 플레인(140)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다.
본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공함으로써 소거 산포를 증가시킬 수 있다.
도 3은 도 1의 메모리 장치에 제공되는 제1 접지 선택 전압을 설명하기 위한 도면이고, 도 4는 도 2의 메모리 셀 어레이에 포함되는 플레인의 일 동작 예를 설명하기 위한 도면이다.
도 3 및 4를 참조하면, 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140) 중 소거 완료된 소거 완료 플레인(ECP)에 인가하는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다. 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140) 중 소거 완료되지 않은 소거 비완료 플레인(ENCP)에 인가하는 접지 선택 전압(VGSL)은 제2 접지 선택 전압(VGSL2)일 수 있다. 예시적인 실시예에 있어서, 제1 접지 선택 전압(VGSL1)은 제2 접지 선택 전압(VGSL2)보다 클 수 있다.
예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 제1 내지 4 플레인들(110 내지 140)은 메모리 장치(10)의 소거 단위인 하나의 블록일 수 있다. 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)은 데이터에 대한 소거가 완료되지 않은 소거 비완료 플레인(ENCP)일 수 있다. 또한, 제2 플레인(120)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한 제3 플레인(130)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한, 제4 플레인(140)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 이 경우, 제1 플레인(110)에 제공되는 접지 선택 전압(VGSL)은 제2 접지 선택 전압(VGSL2)일 수 있고, 제2 플레인(120)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있고, 제3 플레인(130)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있고, 제4 플레인(140)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다.
예시적인 실시예에 있어서, 제1 접지 선택 전압(VGSL1)은 메모리 셀 어레이(100)에 소거 전압(EV)이 제공되는 제1 시간(T1) 전까지 복수의 플레인들(110 내지 140) 중 소거 완료 플레인(ECP)에 제공될 수 있다. 예를 들어, 제1 시간(T1) 이전에 소거 전압(EV)은 0V일 수 있다. 제1 시간(T1) 이후 소거 전압(EV)은 증가할 수 있다. 제3 시간(T3) 과 제4 시간(T4) 사이에 소거 전압(EV)은 16V일 수 있다. 제4시간 이후에 소거 전압(EV)은 감소할 수 있다. 예를 들어, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)은 소거 완료 플레인(ECP)일 수 있다. 제1 시간(T1) 전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 접지 선택 전압(VGSL1)이 제공되는 경우, 접지 선택 트랜지스터(111)는 턴-온될 수 있다. 접지 선택 트랜지스터(111)가 턴-온되는 경우, 피-웰라인에 16V가 인가되더라도, 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 없다. 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되지 않는 경우, 소거 동작을 수행할 수 없다. 제1 시간(T1) 전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 접지 선택 전압(VGSL1)이 제공되는 경우, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 대한 소거 동작은 수행되지 않을 수 있다. 따라서, 제1 플레인(110)에 대한 소거 동작이 수행되는 동안, 제2 플레인(120), 제3 플레인(130) 및 제4 플렝인에 대한 소거 동작은 수행되지 않을 수 있다. 본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공함으로써 복수의 플레인들(110 내지 140) 중 선택적으로 소거 동작을 수행할 수 있다.
도 5는 접지 선택 전압 라인과 연결되는 플로팅 트랜지스터를 설명하기 위한 도면이다.
도 3 내지 5를 참조하면, 접지 선택 전압(VGSL)을 제공하는 접지 선택 전압 라인(GSL)은 플로팅(floating) 신호(FLS)에 기초하여 턴-온되는 플로팅 트랜지스터(112)와 연결될 수 있다. 예시적인 실시예에 있어서, 제1 시간(T1) 전까지 플로팅 트랜지스터(112)는 턴-온되고, 제1 접지 선택 전압(VGSL1)은 복수의 플레인들(110 내지 140) 중 소거 완료 플레인(ECP)에 제공될 수 있다. 예를 들어, 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다. 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨인 경우, 플로팅 트랜지스터(112)는 턴-온될 수 있다. 플로팅 트랜지스터(112)는 턴-온되는 경우, 전압 발생기(300)로부터 전달되는 제1 접지 선택 전압(VGSL1)이 접지 선택 전압 라인(GSL)을 통해서 접지 선택 트랜지스터(111)의 게이트에 제공될 수 있다. 예를 들어, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)은 소거 완료 플레인(ECP)일 수 있다. 제1 시간(T1) 전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 접지 선택 전압(VGSL1)이 제공되는 경우, 접지 선택 트랜지스터(111)는 턴-온될 수 있다. 접지 선택 트랜지스터(111)가 턴-온되는 경우, 피-웰라인에 16V가 인가되더라도, 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 없다. 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되지 않는 경우, 소거 동작을 수행할 수 없다.
예시적인 실시예에 있어서, 제1 시간(T1) 이후 플로팅 트랜지스터(112)는 턴-오프되고, 접지 선택 접압 라인(GSL)은 플로팅될 수 있다. 예를 들어, 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)가 제2 로직 레벨인 경우, 플로팅 트랜지스터(112)는 턴-오프될 수 있다. 플로팅 트랜지스터(112)는 턴-오프되는 경우, 전압 발생기(300)로부터 전달되는 제1 접지 선택 전압(VGSL1)이 접지 선택 전압 라인(GSL)을 통해서 접지 선택 트랜지스터(111)의 게이트에 제공될 수 없다. 제1 시간(T1) 이후에 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 접지 선택 전압(VGSL1)의 제공이 차단되는 경우, 제2 플레인(120)과 연결되는 제2 접지 선택 전압 라인(GSL2), 제3 플레인(130)과 연결되는 제3 접지 선택 전압 라인(GSL3) 및 제4 플레인(140)과 연결되는 제4 접지 선택 전압 라인(GSL4)은 플로팅될 수 있다.
제2 플레인(120)과 연결되는 제2 접지 선택 전압 라인(GSL2), 제3 플레인(130)과 연결되는 제3 접지 선택 전압 라인(GSL3) 및 제4 플레인(140)과 연결되는 제4 접지 선택 전압 라인(GSL4)이 플로팅되는 경우, 제2 플레인(120)과 연결되는 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 플레인(130)과 연결되는 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 플레인(140)과 연결되는 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)에 따라 변동할 수 있다. 예를 들어, 제1 시간(T1)과 제3 시간(T3) 사이의 구간에서 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)을 따라 증가할 수 있다. 또한, 제3 시간(T3)과 제4 시간(T4) 사이의 구간에서 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)을 따라 일정하게 유지될 수 있다. 또한, 제4 시간(T4) 이후, 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)을 따라 감소할 수 있다. 제1 시간(T1) 이후 접지 선택 전압 라인(GSL)이 플로팅되는 경우, 접지 선택 전압 라인(GSL)의 전압이 소거 전압(EV)에 따라 변동하므로 접지 선택 트랜지스터(111)의 파괴를 방지할 수 있다.
예시적인 실시예에 있어서, 제1 시간(T1) 이후 플로팅 트랜지스터(112)는 턴-오프되고, 복수의 플레인들(110 내지 140) 중 소거 완료 플레인(ECP)에 제1 접지 선택 전압(VGSL1)의 제공을 차단할 수 있다.
도 6은 도 1의 메모리 장치에 제공되는 제2 접지 선택 전압을 설명하기 위한 도면이다.
도 6을 참조하면, 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140) 중 소거 완료되지 않은 소거 비완료 플레인(ENCP)에 인가하는 접지 선택 전압(VGSL)은 제2 접지 선택 전압(VGSL2)일 수 있다. 예를 들어, 제2 접지 선택 전압(VGSL2)은 0V일 수 있다. 제1 접지 선택 전압(VGSL1)은 제2 접지 선택 전압(VGSL2)보다 클 수 있다. 예시적인 실시예에 있어서, 제2 접지 선택 전압(VGSL2)은 메모리 셀 어레이(100)에 소거 전압(EV)이 제공되는 제1 시간(T1) 전까지 복수의 플레인들(110 내지 140) 중 소거 비완료 플레인(ENCP)에 제공될 수 있다.
예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 제1 내지 4 플레인들(110 내지 140)은 메모리 장치(10)의 소거 단위인 하나의 블록일 수 있다. 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)은 데이터에 대한 소거가 완료되지 않은 소거 비완료 플레인(ENCP)일 수 있다. 또한, 제2 플레인(120)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한 제3 플레인(130)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한, 제4 플레인(140)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 이 경우, 제1 플레인(110)에 제공되는 접지 선택 전압(VGSL)은 제2 접지 선택 전압(VGSL2)일 수 있고, 제2 플레인(120)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있고, 제3 플레인(130)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있고, 제4 플레인(140)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다.
예를 들어, 제1 시간(T1) 이전에 소거 전압(EV)은 0V일 수 있다. 제1 시간(T1) 이후 소거 전압(EV)은 증가할 수 있다. 제3 시간(T3) 과 제4 시간(T4) 사이에 소거 전압(EV)은 16V일 수 있다. 제4시간 이후에 소거 전압(EV)은 감소할 수 있다. 예를 들어, 제1플레인은 소거 비완료 플레인(ENCP)일 수 있다. 제1 시간(T1) 전까지 제1 플레인(110)에 제2 접지 선택 전압(VGSL2)이 제공되는 경우, 접지 선택 트랜지스터(111)는 턴-오프될 수 있다. 접지 선택 트랜지스터(111)가 턴-오프되는 경우, 피-웰라인에 16V가 인가되면 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 있다. 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되는 경우, 소거 동작을 수행할 수 있다. 제1 시간(T1) 전까지 제1 플레인(110)에 제2 접지 선택 전압(VGSL2)이 제공되는 경우, 제1 플레인(110)에 대한 소거 동작은 수행될 수 있다. 따라서, 제1 플레인(110)에 대한 소거 동작이 수행되는 동안, 제2 플레인(120), 제3 플레인(130) 및 제4 플렝인에 대한 소거 동작은 수행되지 않을 수 있다. 본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공함으로써 복수의 플레인들(110 내지 140) 중 선택적으로 소거 동작을 수행할 수 있다.
접지 선택 전압(VGSL)을 제공하는 접지 선택 전압 라인(GSL)은 플로팅(floating) 신호(FLS)에 기초하여 턴-온되는 플로팅 트랜지스터(112)와 연결될 수 있다. 예시적인 실시예에 있어서, 제1 시간(T1) 전까지 플로팅 트랜지스터(112)는 턴-온되고, 제2 접지 선택 전압(VGSL2)은 복수의 플레인들(110 내지 140) 중 소거 비완료 플레인(ENCP)에 제공될 수 있다. 예를 들어, 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다. 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨인 경우, 플로팅 트랜지스터(112)는 턴-온될 수 있다. 플로팅 트랜지스터(112)는 턴-온되는 경우, 전압 발생기(300)로부터 전달되는 제2 접지 선택 전압(VGSL2)이 접지 선택 전압 라인(GSL)을 통해서 접지 선택 트랜지스터(111)의 게이트에 제공될 수 있다. 예를 들어, 제1 플레인(110)은 소거 비완료 플레인(ENCP)일 수 있다. 제1 시간(T1) 전까지 제1 플레인(110)에 제2 접지 선택 전압(VGSL2)이 제공되는 경우, 접지 선택 트랜지스터(111)는 턴-오프될 수 있다. 접지 선택 트랜지스터(111)가 턴-오프되는 경우, 피-웰라인에 16V가 인가되면, 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 있다. 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되는 경우, 소거 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 제1 시간(T1) 이후 제2 접지 선택 접압(VGSL2)이 제공되는 접지 선택 전압 라인(GSL)은 플로팅될 수 있다. 예를 들어, 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)가 제2 로직 레벨인 경우, 플로팅 트랜지스터(112)는 턴-오프될 수 있다. 플로팅 트랜지스터(112)는 턴-오프되는 경우, 전압 발생기(300)로부터 전달되는 제2 접지 선택 전압(VGSL2)이 접지 선택 전압 라인(GSL)을 통해서 접지 선택 트랜지스터(111)의 게이트에 제공될 수 없다. 제1 시간(T1) 이후에 제1 플레인(110)에 제2 접지 선택 전압(VGSL2)의 제공이 차단되는 경우, 제1 플레인(110)과 연결되는 제1 접지 선택 전압 라인(GSL1)은 플로팅될 수 있다.
제1 플레인(110)과 연결되는 제1 접지 선택 전압 라인(GSL1)이 플로팅되는 경우, 제1 플레인(110)과 연결되는 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)에 따라 변동할 수 있다. 예를 들어, 제1 시간(T1)과 제3 시간(T3) 사이의 구간에서 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)을 따라 증가할 수 있다. 또한, 제3 시간(T3)과 제4 시간(T4) 사이의 구간에서 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)을 따라 일정하게 유지될 수 있다. 또한, 제4 시간(T4) 이후, 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)을 따라 감소할 수 있다. 제1 시간(T1) 이후 접지 선택 전압 라인(GSL)이 플로팅되는 경우, 접지 선택 전압 라인(GSL)의 전압이 소거 전압(EV)에 따라 변동하므로 접지 선택 트랜지스터(111)의 파괴를 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이고, 도 8은 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이고, 도 9는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 도면이다.
도 7을 참조하면, 메모리 장치(100)는 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(110), 페이지 버퍼부(120), 로우 디코더(130), 전압 발생기(140) 및 제어 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(Single Level memory Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼부(120)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(110)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(110)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼부(120)는 플래시 메모리 장치(100)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(120)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다.
로우 디코더(130)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(140)는 제어 회로(150)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압, 소거 전압(EV) 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(150)는 메모리 셀 어레이(110)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼부(120), 로우 디코더(130) 및 전압 발생기(140)를 제어할 수 있다.
도 8을 참조하면, 메모리 셀 어레이(110b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 111b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(112b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 9를 참조하면, 메모리 셀 어레이(110c)는 수직 구조를 가지는 복수의 스트링(113c)들을 포함할 수 있다. 스트링(113c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(113c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(113c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다. 일 실시예에 있어서, 메모리 셀 어레이(110C)는 3차원 메모리 셀 어레이일 수 있다. 본 발명의 일 실시예에 있어서, 3차원 메모리 셀 어레이는 메모리 장치(10)에 포함될 수 있다. 다음의 특허 문서들은 3차원 메모리 어레이들에 대한 구성들을 설명한다: U.S. Pat. Nos. 7,679,133; 8,553,466; 8,654,587; 8,559,235; and US Pat. Pub. No. 2011/0233648.
도 10은 도 2의 메모리 셀 어레이에 포함되는 플레인의 다른 동작 예를 설명하기 위한 도면이고, 도 11은 도 10의 더미 트랜지스터의 게이트에 제공되는 제1 더미 게이트 전압을 설명하기 위한 도면이다.
도 10및 11을 참조하면, 메모리 셀 어레이(100)는 접지 선택 전압(VGSL)을 제공하는 접지 선택 전압 라인(GSL)과 인접한 더미(dummy) 트랜지스터(113)를 더 포함할 수 있다. 소거 검증 결과(EVR)에 기초하여 더미 트랜지스터(113)의 게이트에 인가되는 더미 게이트 전압(DGV)은 선택적으로 제공될 수 있다. 더미 게이트 전압(DGV)은 접지 선택 전압(VGSL)과 동일한 전압일 수 있다.
예시적인 실시예에 있어서, 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140) 중 소거 완료 플레인(ECP)에 인가하는 더미 게이트 전압(DGV)은 제1 더미 게이트 전압(DGV1)일 수 있다. 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140) 중 소거 비완료 플레인(ENCP)에 인가하는 더미 게이트 전압(DGV)은 제2 더미 게이트 전압(DGV2)일 수 있다. 예시적인 실시예에 있어서, 제1 더미 게이트 전압(DGV1)은 제2 더미 게이트 전압(DGV2)보다 클 수 있다.
예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 제1 내지 4 플레인들(110 내지 140)은 메모리 장치(10)의 소거 단위인 하나의 블록일 수 있다. 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)은 데이터에 대한 소거가 완료되지 않은 소거 비완료 플레인(ENCP)일 수 있다. 또한, 제2 플레인(120)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한 제3 플레인(130)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한, 제4 플레인(140)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 이 경우, 제1 플레인(110)에 제공되는 더미 게이트 전압(DGV)은 제2 더미 게이트 전압(DGV2)일 수 있고, 제2 플레인(120)에 제공되는 더미 게이트 전압(DGV)은 제1 더미 게이트 전압(DGV1)일 수 있고, 제3 플레인(130)에 제공되는 더미 게이트 전압(DGV)은 제1 더미 게이트 전압(DGV1)일 수 있고, 제4 플레인(140)에 제공되는 더미 게이트 전압(DGV)은 제1 더미 게이트 전압(DGV1)일 수 있다.
예시적인 실시예에 있어서, 제1 더미 게이트 전압(DGV1)은 메모리 셀 어레이(100)에 소거 전압(EV)이 제공되는 제1 시간(T1) 전까지 복수의 플레인들(110 내지 140) 중 소거 완료 플레인(ECP)에 제공될 수 있다. 예를 들어, 제1 시간(T1) 이전에 소거 전압(EV)은 0V일 수 있다. 제1 시간(T1) 이후 소거 전압(EV)은 증가할 수 있다. 제3 시간(T3) 과 제4 시간(T4) 사이에 소거 전압(EV)은 16V일 수 있다. 제4시간 이후에 소거 전압(EV)은 감소할 수 있다. 예를 들어, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)은 소거 완료 플레인(ECP)일 수 있다. 제1 시간(T1) 전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 더미 게이트 전압(DGV1)이 제공되는 경우, 더미 트랜지스터(113)는 턴-온될 수 있다. 더미 트랜지스터(113)가 턴-온되는 경우, 피-웰라인에 16V가 인가되더라도, 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 없다. 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되지 않는 경우, 소거 동작을 수행할 수 없다. 제1 시간(T1) 전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 더미 게이트 전압(DGV1)이 제공되는 경우, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 대한 소거 동작은 수행되지 않을 수 있다. 따라서, 제1 플레인(110)에 대한 소거 동작이 수행되는 동안, 제2 플레인(120), 제3 플레인(130) 및 제4 플렝인에 대한 소거 동작은 수행되지 않을 수 있다. 본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 더미 게이트 전압(DGV)을 선택적으로 제공함으로써 복수의 플레인들(110 내지 140) 중 선택적으로 소거 동작을 수행할 수 있다.
도 12는 도 10의 더미 게이트 전압 라인과 연결되는 플로팅 트랜지스터를 설명하기 위한 도면이다.
도 12를 참조하면, 더미 게이트 전압(DGV)을 제공하는 더미 게이트 전압 라인(DL)은 플로팅(floating) 신호(FLS)에 기초하여 턴-온되는 플로팅 트랜지스터(114)와 연결될 수 있다. 예시적인 실시예에 있어서, 제1 시간(T1) 전까지 플로팅 트랜지스터(114)는 턴-온되고, 제1 더미 게이트 전압(DGV1)은 복수의 플레인들(110 내지 140) 중 소거 완료 플레인(ECP)에 제공될 수 있다. 예를 들어, 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다. 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨인 경우, 플로팅 트랜지스터(114)는 턴-온될 수 있다. 플로팅 트랜지스터(114)는 턴-온되는 경우, 제1 더미 게이트 전압(DGV1)이 더미 게이트 전압 라인(DL)을 통해서 더미 트랜지스터(113)의 게이트에 제공될 수 있다. 예를 들어, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)은 소거 완료 플레인(ECP)일 수 있다. 제1 시간(T1) 전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 더미 게이트 전압(DGV1)이 제공되는 경우, 더미 트랜지스터(113)는 턴-온될 수 있다. 더미 트랜지스터(113)가 턴-온되는 경우, 피-웰라인에 16V가 인가되더라도, 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 없다. 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되지 않는 경우, 소거 동작을 수행할 수 없다.
예시적인 실시예에 있어서, 제1 시간(T1) 이후, 제1 더미 게이트 전압(DGV1)을 제공하는 더미 게이트 라인은 플로팅될 수 있다. 예를 들어, 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)가 제2 로직 레벨인 경우, 플로팅 트랜지스터(114)는 턴-오프될 수 있다. 플로팅 트랜지스터(114)는 턴-오프되는 경우, 제1 더미 게이트 전압(DGV1)이 더미 게이트 전압 라인(DL)을 통해서 더미 트랜지스터(113)의 게이트에 제공될 수 없다. 제1 시간(T1) 이후에 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 더미 게이트 전압(DGV1)의 제공이 차단되는 경우, 제2 플레인(120)과 연결되는 제2 더미 게이트 전압 라인(DL2), 제3 플레인(130)과 연결되는 제3 더미 게이트 전압 라인(DL3) 및 제4 플레인(140)과 연결되는 제4 더미 게이트 전압 라인(DL4)은 플로팅될 수 있다.
제2 플레인(120)과 연결되는 제2 더미 게이트 전압 라인(DL2), 제3 플레인(130)과 연결되는 제3 더미 게이트 전압 라인(DL3) 및 제4 플레인(140)과 연결되는 제4 더미 게이트 전압 라인(DL4)이 플로팅되는 경우, 제2 플레인(120)과 연결되는 제2 더미 게이트 전압 라인(DL2)의 전압, 제3 플레인(130)과 연결되는 제3 더미 게이트 전압 라인(DL3)의 전압 및 제4 플레인(140)과 연결되는 제4 더미 게이트 전압 라인(DL4)의 전압은 소거 전압(EV)에 따라 변동할 수 있다. 예를 들어, 제1 시간(T1)과 제3 시간(T3) 사이의 구간에서 제2 더미 게이트 전압 라인(DL2)의 전압, 제3 더미 게이트 전압 라인(DL3)의 전압 및 제4 더미 게이트 전압 라인(DL4)의 전압은 소거 전압(EV)을 따라 증가할 수 있다. 또한, 제3 시간(T3)과 제4 시간(T4) 사이의 구간에서 제2 더미 게이트 전압 라인(DL2)의 전압, 제3 더미 게이트 전압 라인(DL3)의 전압 및 제4 더미 게이트 전압 라인(DL4)의 전압은 소거 전압(EV)을 따라 일정하게 유지될 수 있다. 또한, 제4 시간(T4) 이후, 제2 더미 게이트 전압 라인(DL2)의 전압, 제3 더미 게이트 전압 라인(DL3)의 전압 및 제4 더미 게이트 전압 라인(DL4)의 전압은 소거 전압(EV)을 따라 감소할 수 있다. 제1 시간(T1) 이후 더미 게이트 전압 라인(DL)이 플로팅되는 경우, 더미 게이트 전압 라인(DL)의 전압이 소거 전압(EV)에 따라 변동하므로 더미 트랜지스터(113)의 파괴를 방지할 수 있다.
도 13은 도 10의 더미 트랜지스터의 게이트에 제공되는 제2 더미 게이트 전압을 설명하기 위한 도면이다.
도 13을 참조하면, 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140) 중 소거 완료되지 않은 소거 비완료 플레인(ENCP)에 인가하는 더미 게이트 전압(DGV)은 제2 더미 게이트 전압(DGV2)일 수 있다. 예를 들어, 제2 더미 게이트 전압(DGV2)은 0V일 수 있다. 제1 더미 게이트 전압(DGV1)은 제2 더미 게이트 전압(DGV2)보다 클 수 있다. 제1 더미 게이트 전압(DGV1)은 제1 접지 선택 전압(VGSL1)과 동일할 수 있고, 제2 더미 게이트 전압(DGV2)은 제2 접지 선택 전압(VGSL2)과 동일할 수 있다. 예시적인 실시예에 있어서, 제2 더미 게이트 전압(DGV2)은 메모리 셀 어레이(100)에 소거 전압(EV)이 제공되는 제1 시간(T1) 전까지 복수의 플레인들(110 내지 140) 중 소거 비완료 플레인(ENCP)에 제공될 수 있다.
예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 제1 내지 4 플레인들(110 내지 140)은 메모리 장치(10)의 소거 단위인 하나의 블록일 수 있다. 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)은 데이터에 대한 소거가 완료되지 않은 소거 비완료 플레인(ENCP)일 수 있다. 또한, 제2 플레인(120)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한 제3 플레인(130)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한, 제4 플레인(140)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 이 경우, 제1 플레인(110)에 제공되는 더미 게이트 전압(DGV)은 제2 더미 게이트 전압(DGV2)일 수 있고, 제2 플레인(120)에 제공되는 더미 게이트 전압(DGV)은 제1 더미 게이트 전압(DGV1)일 수 있고, 제3 플레인(130)에 제공되는 더미 게이트 전압(DGV)은 제1 더미 게이트 전압(DGV1)일 수 있고, 제4 플레인(140)에 제공되는 더미 게이트 전압(DGV)은 제1 더미 게이트 전압(DGV1)일 수 있다.
예를 들어, 제1 시간(T1) 이전에 소거 전압(EV)은 0V일 수 있다. 제1 시간(T1) 이후 소거 전압(EV)은 증가할 수 있다. 제3 시간(T3) 과 제4 시간(T4) 사이에 소거 전압(EV)은 16V일 수 있다. 제4시간 이후에 소거 전압(EV)은 감소할 수 있다. 예를 들어, 제1플레인은 소거 비완료 플레인(ENCP)일 수 있다. 제1 시간(T1) 전까지 제1 플레인(110)에 제2 더미 게이트 전압(DGV2)이 제공되는 경우, 더미 트랜지스터(113)는 턴-오프될 수 있다. 더미 트랜지스터(113)가 턴-오프되는 경우, 피-웰라인에 16V가 인가되면 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 있다. 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되는 경우, 소거 동작을 수행할 수 있다. 제1 시간(T1) 전까지 제1 플레인(110)에 제2 더미 게이트 전압(DGV2)이 제공되는 경우, 제1 플레인(110)에 대한 소거 동작은 수행될 수 있다. 따라서, 제1 플레인(110)에 대한 소거 동작이 수행되는 동안, 제2 플레인(120), 제3 플레인(130) 및 제4 플렝인에 대한 소거 동작은 수행되지 않을 수 있다. 본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 더미 게이트 전압(DGV) 및 접지 선택 전압(VGSL)을 선택적으로 제공함으로써 복수의 플레인들(110 내지 140) 중 선택적으로 소거 동작을 수행할 수 있다.
더미 게이트 전압(DGV)을 제공하는 더미 게이트 전압 라인(DL)은 플로팅(floating) 신호(FLS)에 기초하여 턴-온되는 플로팅 트랜지스터(114)와 연결될 수 있다. 예시적인 실시예에 있어서, 제1 시간(T1) 전까지 플로팅 트랜지스터(114)는 턴-온되고, 제2 더미 게이트 전압(DGV2)은 복수의 플레인들(110 내지 140) 중 소거 비완료 플레인(ENCP)에 제공될 수 있다. 예를 들어, 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다. 제1 시간(T1) 전까지 플로팅 신호(FLS)는 제1 로직 레벨인 경우, 플로팅 트랜지스터(114)는 턴-온될 수 있다. 플로팅 트랜지스터(114)는 턴-온되는 경우, 제2 더미 게이트 전압(DGV2)이 더미 게이트 전압 라인(DL)을 통해서 더미 트랜지스터(113)의 게이트에 제공될 수 있다. 예를 들어, 제1 플레인(110)은 소거 비완료 플레인(ENCP)일 수 있다. 제1 시간(T1) 전까지 제1 플레인(110)에 제2 더미 게이트 전압(DGV2)이 제공되는 경우, 더미 트랜지스터(113)는 턴-오프될 수 있다. 더미 트랜지스터(113)가 턴-오프되는 경우, 피-웰라인에 16V가 인가되면, 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 있다. 더미 트랜지스터(113)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되는 경우, 소거 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 제1 시간(T1) 이후 제2 더미 게이트 접압(DGV2)이 제공되는 더미 게이트 전압 라인(DL)은 플로팅될 수 있다. 예를 들어, 제1 시간(T1) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 시간(T1) 이후 플로팅 신호(FLS)가 제2 로직 레벨인 경우, 플로팅 트랜지스터(114)는 턴-오프될 수 있다. 플로팅 트랜지스터(114)가 턴-오프되는 경우, 제2 더미 게이트 전압(DGV2)이 더미 게이트 전압 라인(DL)을 통해서 더미 트랜지스터(113)의 게이트에 제공될 수 없다. 제1 시간(T1) 이후에 제1 플레인(110)에 제1 더미 게이트 전압(DGV1)의 제공이 차단되는 경우, 제1 플레인(110)과 연결되는 제1 더미 게이트 전압 라인(DL1)은 플로팅될 수 있다.
제1 플레인(110)과 연결되는 제1 더미 게이트 전압 라인(DL1)이 플로팅되는 경우, 제1 플레인(110)과 연결되는 제1 더미 게이트 전압 라인(DL1)의 전압은 소거 전압(EV)에 따라 변동할 수 있다. 예를 들어, 제1 시간(T1)과 제3 시간(T3) 사이의 구간에서 제1 더미 게이트 전압 라인(DL1)의 전압은 소거 전압(EV)을 따라 증가할 수 있다. 또한, 제3 시간(T3)과 제4 시간(T4) 사이의 구간에서 제1 더미 게이트 전압 라인(DL1)의 전압은 소거 전압(EV)을 따라 일정하게 유지될 수 있다. 또한, 제4 시간(T4) 이후, 제1 더미 게이트 전압 라인(DL1)의 전압은 소거 전압(EV)을 따라 감소할 수 있다. 제1 시간(T1) 이후 더미 게이트 전압 라인(DL)이 플로팅되는 경우, 더미 게이트 전압 라인(DL)의 전압이 소거 전압(EV)에 따라 변동하므로 더미 트랜지스터(113)의 파괴를 방지할 수 있다.
도 14는 제2 시간에 접지 선택 전압 라인이 플로팅되는 경우, 도 1의 메모리 장치에 제공되는 제1 접지 선택 전압을 설명하기 위한 도면이다.
도 14를 참조하면, 제1 접지 선택 전압(VGSL1)은 메모리 셀 어레이(100)에 소거 전압(EV)이 제공되는 제1 시간(T1)으로부터 미리 정해진 시간 간격(PDTI) 후 인 제2 시간(T2)전까지 복수의 플레인들(110 내지 140) 중 소거 완료 플레인(ECP)에 제공될 수 있다. 예를 들어, 제1 시간(T1) 이전에 소거 전압(EV)은 0V일 수 있다. 제1 시간(T1) 이후 소거 전압(EV)은 증가할 수 있다. 제3 시간(T3) 과 제4 시간(T4) 사이에 소거 전압(EV)은 16V일 수 있다. 제4시간 이후에 소거 전압(EV)은 감소할 수 있다. 예를 들어, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)은 소거 완료 플레인(ECP)일 수 있다. 제1 시간(T1)으로부터 미리 정해진 시간 간격(PDTI) 후 인 제2 시간(T2)전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 접지 선택 전압(VGSL1)이 제공되는 경우, 접지 선택 트랜지스터(111)는 턴-온될 수 있다. 접지 선택 트랜지스터(111)가 턴-온되는 경우, 피-웰라인에 16V가 인가되더라도, 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 없다. 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되지 않는 경우, 소거 동작을 수행할 수 없다. 제2 시간(T2) 전까지 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 접지 선택 전압(VGSL1)이 제공되는 경우, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 대한 소거 동작은 수행되지 않을 수 있다. 따라서, 제1 플레인(110)에 대한 소거 동작이 수행되는 동안, 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 대한 소거 동작은 수행되지 않을 수 있다. 본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공함으로써 복수의 플레인들(110 내지 140) 중 선택적으로 소거 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 제2 시간(T2) 이후, 접지 선택 접압(VGSL)을 제공하는 접지 선택 전압 라인(GSL)은 플로팅될 수 있다. 예를 들어, 제2 시간(T2) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제2 시간(T2) 이후 플로팅 신호(FLS)가 제2 로직 레벨인 경우, 플로팅 트랜지스터(112)는 턴-오프될 수 있다. 플로팅 트랜지스터(112)는 턴-오프되는 경우, 전압 발생기(300)로부터 전달되는 제1 접지 선택 전압(VGSL1)이 접지 선택 전압 라인(GSL)을 통해서 접지 선택 트랜지스터(111)의 게이트에 제공될 수 없다. 제2 시간(T2) 이후에 제2 플레인(120), 제3 플레인(130) 및 제4 플레인(140)에 제1 접지 선택 전압(VGSL1)의 제공이 차단되는 경우, 제2 플레인(120)과 연결되는 제2 접지 선택 전압 라인(GSL2), 제3 플레인(130)과 연결되는 제3 접지 선택 전압 라인(GSL3) 및 제4 플레인(140)과 연결되는 제4 접지 선택 전압 라인(GSL4)은 플로팅될 수 있다.
제2 플레인(120)과 연결되는 제2 접지 선택 전압 라인(GSL2), 제3 플레인(130)과 연결되는 제3 접지 선택 전압 라인(GSL3) 및 제4 플레인(140)과 연결되는 제4 접지 선택 전압 라인(GSL4)이 플로팅되는 경우, 제2 플레인(120)과 연결되는 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 플레인(130)과 연결되는 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 플레인(140)과 연결되는 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)에 따라 변동할 수 있다. 예를 들어, 제2 시간(T2)과 제3 시간(T3) 사이의 구간에서 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)을 따라 증가할 수 있다. 또한, 제3 시간(T3)과 제4 시간(T4) 사이의 구간에서 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)을 따라 일정하게 유지될 수 있다. 또한, 제4 시간(T4) 이후, 제2 접지 선택 전압 라인(GSL2)의 전압, 제3 접지 선택 전압 라인(GSL3)의 전압 및 제4 접지 선택 전압 라인(GSL4)의 전압은 소거 전압(EV)을 따라 감소할 수 있다. 제2 시간(T2) 이후 접지 선택 전압 라인(GSL)이 플로팅되는 경우, 접지 선택 전압 라인(GSL)의 전압이 소거 전압(EV)에 따라 변동하므로 접지 선택 트랜지스터(111)의 파괴를 방지할 수 있다.
도 15는 제2 시간에 접지 선택 전압 라인이 플로팅되는 경우, 도 1의 메모리 장치에 제공되는 제2 접지 선택 전압을 설명하기 위한 도면이다.
도 15를 참조하면, 제2 접지 선택 전압(VGSL2)은 메모리 셀 어레이(100)에 소거 전압(EV)이 제공되는 제1 시간(T1)으로부터 미리 정해진 시간 간격(PDTI) 후 인 제2 시간(T2)전까지 복수의 플레인들(110 내지 140) 중 소거 비완료 플레인(ENCP)에 제공될 수 있다. 예를 들어, 제2 시간(T2) 전까지 플로팅 신호(FLS)는 제1 로직 레벨일 수 있다. 제2 시간(T2) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다. 제2 시간(T2) 전까지 플로팅 신호(FLS)는 제1 로직 레벨인 경우, 플로팅 트랜지스터(112)는 턴-온될 수 있다. 플로팅 트랜지스터(112)는 턴-온되는 경우, 전압 발생기(300)로부터 전달되는 제2 접지 선택 전압(VGSL2)이 접지 선택 전압 라인(GSL)을 통해서 접지 선택 트랜지스터(111)의 게이트에 제공될 수 있다. 예를 들어, 제1 플레인(110)은 소거 비완료 플레인(ENCP)일 수 있다. 제2 시간(T2) 전까지 제1 플레인(110)에 제2 접지 선택 전압(VGSL2)이 제공되는 경우, 접지 선택 트랜지스터(111)는 턴-오프될 수 있다. 접지 선택 트랜지스터(111)가 턴-오프되는 경우, 피-웰라인에 16V가 인가되면, 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달될 수 있다. 접지 선택 트랜지스터(111)의 소스 및 드레인 사이의 채널을 통해서 정공(H)이 전달되는 경우, 소거 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 제2 시간(T2) 이후, 접지 선택 접압(VGSL)을 제공하는 접지 선택 전압 라인(GSL)은 플로팅될 수 있다. 예를 들어, 제2 시간(T2) 이후 플로팅 신호(FLS)는 제2 로직 레벨일 수 있다. 제2 시간(T2) 이후 플로팅 신호(FLS)가 제2 로직 레벨인 경우, 플로팅 트랜지스터(112)는 턴-오프될 수 있다. 플로팅 트랜지스터(112)는 턴-오프되는 경우, 전압 발생기(300)로부터 전달되는 제2 접지 선택 전압(VGSL2)이 접지 선택 전압 라인(GSL)을 통해서 접지 선택 트랜지스터(111)의 게이트에 제공될 수 없다. 제2 시간(T2) 이후에 제1 플레인(110)에 제1 접지 선택 전압(VGSL1)의 제공이 차단되는 경우, 제1 플레인(110)과 연결되는 제1 접지 선택 전압 라인(GSL1)은 플로팅될 수 있다.
제1 플레인(110)과 연결되는 제1 접지 선택 전압 라인(GSL1)이 플로팅되는 경우, 제1 플레인(110)과 연결되는 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)에 따라 변동할 수 있다. 예를 들어, 제2 시간(T2)과 제3 시간(T3) 사이의 구간에서 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)을 따라 증가할 수 있다. 또한, 제3 시간(T3)과 제4 시간(T4) 사이의 구간에서 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)을 따라 일정하게 유지될 수 있다. 또한, 제4 시간(T4) 이후, 제1 접지 선택 전압 라인(GSL1)의 전압은 소거 전압(EV)을 따라 감소할 수 있다. 제2 시간(T2) 이후 접지 선택 전압 라인(GSL)이 플로팅되는 경우, 접지 선택 전압 라인(GSL)의 전압이 소거 전압(EV)에 따라 변동하므로 접지 선택 트랜지스터(111)의 파괴를 방지할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100), 컨트롤 회로(500) 및 전압 발생기(300)를 포함할 수 있다. 메모리 셀 어레이(100)는 워드라인들(WL) 및 비트라인들(BL)의 교차 영역에 배열되는 메모리 셀들을 포함한다. 메모리 셀 어레이(100)는 각각 분리된 접지 선택 전압(VGSL)이 인가되는 복수의 플레인(plane)들을 포함한다. 컨트롤 회로(500)는 소거 검증 결과(EVR)를 제공한다. 예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 메모리 장치(10)는 제1 내지 4 플레인에 포함되는 메모리 셀들의 데이터를 소거하기 위하여 소거 동작을 수행할 수 있다. 메모리 장치(10)가 제1 내지 4 플레인에 포함되는 메모리 셀들의 데이터를 소거하기 위하여 소거 동작을 수행한 후, 메모리 장치(10)는 제1 내지 4 플레인에 포함되는 메모리 셀들의 데이터가 소거되었는지 여부를 판단하기 위하여 소거 검증 동작을 수행할 수 있다. 메모리 장치(10)가 소거 검증 동작을 수행하는 경우, 컨트롤 회로(500)는 제1 내지 4 플레인에 대한 소거 검증 결과(EVR)를 생성할 수 있다.
전압 발생기(300)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공할 수 있다. 본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공함으로써 복수의 플레인들(110 내지 140) 중 선택적으로 소거 동작을 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이고, 도 18은 도 17의 메모리 시스템에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 17 및 18을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(15) 및 메모리 장치(10)를 포함한다. 메모리 컨트롤러(15)는 커맨드(CMD) 및 어드레스(ADDR)를 제공한다. 메모리 장치(10)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 구동한다. 메모리 장치(10)는 메모리 셀 어레이(100) 및 전압 발생기(300)를 포함한다. 메모리 셀 어레이(100)는 워드라인들(WL) 및 비트라인들(BL)의 교차 영역에 배열되는 메모리 셀들을 포함한다. 메모리 셀 어레이(100)는 각각 분리된 접지 선택 전압(VGSL)이 인가되는 복수의 플레인(plane)들을 포함한다. 예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 제1 내지 4 플레인들(110 내지 140)은 메모리 장치(10)의 소거 단위인 하나의 블록일 수 있다. 제1 플레인(110)은 제1 접지 선택 전압 라인(GSL1)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다. 또한, 제2 플레인(120)은 제2 접지 선택 전압 라인(GSL2)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다. 또한, 제3 플레인(130)은 제3 접지 선택 전압 라인(GSL3)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다. 동일한 방식으로, 제4 플레인(140)은 제4 접지 선택 전압 라인(GSL4)을 통해서 접지 선택 전압(VGSL)을 수신할 수 있다.
전압 발생기(300)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공한다. 예를 들어, 메모리 셀 어레이(100)는 제1 내지 4 플레인들(110 내지 140)을 포함할 수 있다. 메모리 장치(10)는 제1 내지 4 플레인에 포함되는 메모리 셀들의 데이터를 소거하기 위하여 소거 동작을 수행할 수 있다. 메모리 장치(10)가 제1 내지 4 플레인에 포함되는 메모리 셀들의 데이터를 소거하기 위하여 소거 동작을 수행한 후, 메모리 장치(10)는 제1 내지 4 플레인에 포함되는 메모리 셀들의 데이터가 소거되었는지 여부를 판단하기 위하여 소거 검증 동작을 수행할 수 있다. 메모리 장치(10)가 소거 검증 동작을 수행하는 경우, 메모리 장치(10)는 제1 내지 4 플레인에 대한 소거 검증 결과(EVR)를 생성할 수 있다.
예를 들어, 제1 플레인(110)에 포함되는 모든 메모리 셀들의 데이터가 소거되지 않은 경우, 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패일 수 있다. 제2 플레인(120)에 포함되는 모든 메모리 셀들의 데이터가 소거되는 경우, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공일 수 있다. 예를 들어, 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공일 수 있다. 제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)은 데이터에 대한 소거가 완료되지 않은 소거 비완료 플레인(ENCP)일 수 있다. 또한, 제2 플레인(120)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한 제3 플레인(130)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다. 또한, 제4 플레인(140)은 데이터에 대한 소거가 완료된 소거 완료 플레인(ECP)일 수 있다.
제1 플레인(110)에 대한 소거 검증 결과(EVR)는 실패이고, 제2 플레인(120)에 대한 소거 검증 결과(EVR)는 성공이고, 제3 플레인(130)에 대한 소거 검증 결과(EVR)는 성공이고, 제4 플레인(140)에 대한 소거 검증 결과(EVR)는 성공인 경우, 제1 플레인(110)에 대해서는 다시 소거 동작을 수행하고, 제2 플레인(120)에 대해서는 다시 소거 동작을 수행하지 않고, 제3 플레인(130)에 대해서는 다시 소거 동작을 수행하지 않고, 제4 플레인(140)에 대해서는 다시 소거 동작을 수행하지 않을 수 있다. 도 3 및 도 6에서 전술하는 바와 같이, 제1 플레인(110)에 대해서는 다시 소거 동작을 수행하는 경우, 제1 플레인(110)에 제공되는 접지 선택 전압(VGSL)은 제2 접지 선택 전압(VGSL2)일 수 있다. 제2 플레인(120)에 대해서는 다시 소거 동작을 수행하지 않는 경우, 제2 플레인(120)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다. 또한, 제3 플레인(130)에 대해서는 다시 소거 동작을 수행하지 않는 경우, 제3 플레인(130)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다. 또한, 제4 플레인(140)에 대해서는 다시 소거 동작을 수행하지 않는 경우, 제4 플레인(140)에 제공되는 접지 선택 전압(VGSL)은 제1 접지 선택 전압(VGSL1)일 수 있다.
본 발명에 따른 메모리 장치(10)는 소거 검증 결과(EVR)에 기초하여 복수의 플레인들(110 내지 140)의 각각에 인가되는 접지 선택 전압(VGSL)을 선택적으로 제공함으로써 성능을 향상킬 수 있다.
도 19은 본 발명의 실시예들에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 메모리 모듈(840)에 포함되는 버퍼 칩은 도 3의 버퍼칩(300)과 같이 구성되어 도 4와 같은 메모리 관리부(310)를 포함하여 복수의 메모리 장치들의 동작을 전반적으로 관리할 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명에 따른 클럭 신호 발생 장치는 고정 기준 전압 및 온도에 따라 변동하는 변동 기준 전압에 기초하여 클럭 신호를 제공함으로써 성능을 향상시킬 수 있어 클럭 신호 발생 장치를 포함하는 시스템에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 워드라인들 및 비트라인들의 교차 영역에 배열되는 메모리 셀들을 포함하고, 각각 분리된 접지 선택 전압이 인가되는 복수의 플레인(plane)들을 포함하는 메모리 셀 어레이;
    소거 검증 결과에 기초하여 상기 복수의 플레인들의 각각에 인가되는 상기 접지 선택 전압을 선택적으로 제공하는 전압 발생기를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 소거 완료된 소거 완료 플레인에 인가하는 상기 접지 선택 전압은 제1 접지 선택 전압이고,
    상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 소거 완료되지 않은 소거 비완료 플레인에 인가하는 상기 접지 선택 전압은 제2 접지 선택 전압이고,
    상기 제1 접지 선택 전압은 상기 제2 접지 선택 전압보다 큰 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서
    상기 제1 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공되는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 접지 선택 전압을 제공하는 접지 선택 전압 라인은 플로팅(floating) 신호에 기초하여 턴-온되는 플로팅 트랜지스터와 연결되고,
    상기 제1 시간 전까지 상기 플로팅 트랜지스터는 턴-온되고, 상기 제1 접지 선택 전압은 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공되고,
    상기 제1 시간 이후 상기 플로팅 트랜지스터는 턴-오프되고, 상기 접지 선택 접압 라인은 플로팅되는 것을 특징으로 하는 메모리 장치.
  5. 제2 항에 있어서,
    상기 제2 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 비완료 플레인에 제공되고,
    상기 제1 시간 이후 상기 제2 접지 선택 접압이 제공되는 접지 선택 전압 라인은 플로팅되는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서, 상기 메모리 셀 어레이는,
    상기 접지 선택 전압을 제공하는 접지 선택 전압 라인과 인접한 더미(dummy) 트랜지스터를 더 포함하고,
    상기 소거 검증 결과에 기초하여 상기 더미 트랜지스터의 게이트에 인가되는 더미 게이트 전압이 선택적으로 제공되는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 상기 소거 완료 플레인에 인가하는 상기 더미 게이트 전압은 제1 더미 게이트 전압이고,
    상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 상기 소거 비완료 플레인에 인가하는 상기 더미 게이트 전압은 제2 더미 게이트 전압인 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 제1 더미 게이트 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공되고,
    상기 제1 시간 이후 상기 제1 더미 게이트 전압을 제공하는 더미 게이트 라인은 플로팅되고,
    상기 제2 더미 게이트 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간 전까지 상기 복수의 플레인들 중 상기 소거 비완료 플레인에 제공되고,
    상기 제1 시간 이후 상기 제2 더미 게이트 전압을 제공하는 더미 게이트 라인은 플로팅되는 것을 특징으로 하는 메모리 장치.
  9. 제2 항에 있어서,
    상기 제1 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간으로부터 미리 정해진 시간 간격 후 인 제2 시간전까지 상기 복수의 플레인들 중 상기 소거 완료 플레인에 제공되고,
    상기 제2 시간 이후, 상기 접지 선택 접압을 제공하는 접지 선택 전압 라인은 플로팅되고,
    상기 제2 접지 선택 전압은 상기 메모리 셀 어레이에 소거 전압이 제공되는 제1 시간으로부터 미리 정해진 시간 간격 후 인 제2 시간전까지 상기 복수의 플레인들 중 상기 소거 비완료 플레인에 제공되고,
    상기 제2 시간 이후, 상기 접지 선택 접압을 제공하는 접지 선택 전압 라인은 플로팅되고,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이인 것을 특징으로 하는 메모리 장치.
  10. 워드라인들 및 비트라인들의 교차 영역에 배열되는 메모리 셀들을 포함하고, 각각 분리된 접지 선택 전압이 인가되는 복수의 플레인(plane)들을 포함하는 메모리 셀 어레이;
    소거 검증 결과를 제공하는 컨트롤 회로;
    상기 소거 검증 결과에 기초하여 상기 복수의 플레인들의 각각에 인가되는 상기 접지 선택 전압을 선택적으로 제공하는 전압 발생기를 포함하고,
    상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 소거 완료된 소거 완료 플레인에 인가하는 상기 접지 선택 전압은 제1 접지 선택 전압이고,
    상기 소거 검증 결과에 기초하여 상기 복수의 플레인들 중 소거 완료되지 않은 소거 비완료 플레인에 인가하는 상기 접지 선택 전압은 제2 접지 선택 전압인 것을 특징으로 하는 메모리 장치.
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